DE3688802T2

DE3688802T2 - Arithmetische Einheit mit einfachem Überlaufdetektionssystem.

Info

Publication number: DE3688802T2
Application number: DE86105173T
Authority: DE
Inventors: Yasushi Yokoyama
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-04-16
Filing date: 1986-04-15
Publication date: 1993-11-18
Anticipated expiration: 2006-04-16
Also published as: US4768160A; JPS61239327A; JPH0353652B2; DE3688802D1; EP0198470A2; EP0198470B1; EP0198470A3

Description

Die Erfindung betrifft eine Arithmetikeinheit mit einem einfachen Überlauferkennungssystem und insbesondere eine Arithmetikeinheit für die Ausführung arithmetischer Operationen zwischen einem ersten und einem zweiten Datenwort bei dezimalen Fest- und Gleitkommaoperationen und bei einer logischen Adreßoperation eines mit virtuellem Speichersystem arbeitenden Computers. Das erste Datenwort besteht ausschließlich aus einem Festwertteil und einem variablen Teil, dessen Ziffernstellen niedrigerwertig sind als die des Festwertteils. Die im Festwertteil und im variablen Teil enthaltenen Stellen sind fest bzw. variabel. Das Verhältnis einer Länge des Festwertteils zu der des variablen Teils im ersten Datenwort ist variabel.
Eine typische herkömmliche Arithmetikeinheit dieses Typs ist in Fig. 1 dargestellt. Das erste Datenwort hat eine Länge von 32 Bit und besteht aus Modus-1-Datenwort, Modus-2- Datenwort und Modus-3-Datenwort. Das Modus-1-Datenwort besteht aus einem 8-Bit-Festwertteil und einem variablen 24-Bit-Teil. Das Modus-2-Datenwort besteht aus einem 16-Bit-Festwertteil und einem variablen 16-Bit-Teil. Das Modus-3-Datenwort besteht lediglich aus einem variablen 32-Bit-Teil.
Das zweite Datenwort besteht aus einem variablen Teil, dessen Bitlänge mit der des variablen Teils des ersten Datenwortes übereinstimmt. Die Arithmetikeinheit in Fig. 1 weist auf: ein Modusregister 1 zur Ausgabe eines Modussignals entsprechend einem extern vorgegebenen Datenmodus; Eingaberegister 2 und 3 zur Speicherung des ersten bzw. des zweiten Datenwortes und zu deren Ausgabe, ausgelöst durch eine Additionsanweisung; einen Addierer 4 für die Addition der Ausgabedatenwörter A1 und B1 der 8 höherwertigen Bits aus den Eingaberegistern 2 und 3; einen Addierer 5 für die Addition der Datenwörter A2 und B2 der 8 niedrigerwertigen Bits der Datenwörter A1 und B1 aus den Eingaberegistern 2 und 3; einen Addierer 6 zum Addieren der Datenwörter A3 und B3 der niedrigstwertigen 16 Bits aus den Eingaberegistern 2 und 3; eine Schalteinrichtung 7 zur Übergabe des Datenwortes Null ("0") an den Addierer 4, wenn das Modussignal aus dem Modusregister 1 den Modus 1 oder 2 anzeigt, und des Datenwortes B1 aus dein Eingaberegister 3 an den Addierer 4, wenn das Modussignal den Modus 3 anzeigt; eine Schalteinrichtung 8 zur Übergabe des Datenwortes Null "0" an den Addierer 5, wenn das Modussignal den Modus 2 anzeigt, und des Datenwortes B2 aus dem Eingaberegister 3 an den Addierer 5, wenn das Modussignal den Modus 1 oder 3 anzeigt; eine Schalteinrichtung 9 zur Ausgabe eines Übertragssignals C2, C3 oder C1 vom Addierer 5, 6 oder 4, wenn das Modussignal den Modus 1, 2 oder 3 anzeigt; eine Übertragsbegrenzungsschaltung 10 zum Sperren der Übergabe des Übertragssignals C2 vom Addierer 5 an den Addierer 4, wenn das Modussignal den Modus 1 anzeigt; eine Übertragsbegrenzungsschaltung 11 zum Sperren der Übergabe des Übertragssignals C3 vom Addierer 6 an den Addierer 5, wenn das Modussignal den Modus 2 anzeigt; und ein Ausgaberegister 12 zum Zusammenführen der Ausgaben der Addierer 4, 5 und 6 und zum Ausgeben der Summe als arithmetisches Operationsergebnis.
Bei der oben beschriebenen Anordnung muß eine Vielzahl von Addierern mit verschiedenen kurzen Bitlängen verwendet werden, um den Bitlängen des Festwertteils und des variablen Teils verschiedener Eingabedatentypen zu entsprechen. Bei Parallelübertragssteuerung steigen die Übertragsverzögerungszeiten wegen der Übertragsanpassung der jeweiligen Addierer. Diese Addierer und die Übertragsbegrenzungsschaltungen komplizieren die Schaltkreisanordnung der herkömmlichen Arithmetik- und Logik-Einheit.
US-A-4 437 165 beschreibt eine Überlauferkennung für eine dezimale Arithmetikeinheit und verwendet zwei Eingaberegister und ein Modusregister und einen Addierer.
In PROCEEDINGS OF THE ASSOCIATION FOR COMPUTING MACHI- NERY, Toronto, 8. bis 10. 09. 1952, Washington, USA, Seite 23 bis 27, Sauls Lithograph Co., beschreibt C.L. PERRY unter dem Titel "The logical design of the Oak Ridge digital computer" einen Computer mit einer arithmetischen Überlauferkennung für den Fall, daß sich zwei Zeichen in der höchstwertigen Stelle unterscheiden. Dabei werden keine Addierer, Komparatoren und Moduswahlschalter verwendet.
Im IBM TECHNICAL DISCLOSURE BULLETIN, Vol. 15, No. 4, September 1972, New York, USA; auf den Seiten 1149 bis 1150 beschreibt J.L. ROSENFELD in "Variable width adder for microprogrammed computers used for emulation" eine arithmetische Operation bei der Emulation des Computers mit verschiedenen Wortbreiten und einer Überlauferkennung ohne Verwendung von Addierern, Komparatoren, Schaltern, Steuereinheiten für die Schalter und Modusregister.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der Erfindung, eine Arithmetikeinheit bereitzustellen, bei der die herkömmlichen Nachteile behoben werden können, indem nicht mehrere Spezialaddierer mit verschiedenen Bitlängen und auch keine Übertragsbegrenzungsschaltungen verwendet werden müssen, was die Schaltkreisanordnung vereinfacht, und indem die Übertragsverzögerungszeit reduziert wird. Diese Aufgabe der Erfindung wird mit den Merkmalen des unabhängigen Anspruchs 1 gelöst. In den abhängigen Ansprüchen 2 und 3 sind Ausführungsformen der Erfindung definiert.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 ein Blockschaltbild einer herkömmlichen Arithmetikeinheit;
Fig. 2 ein Blockschaltbild einer Arithmetikeinheit gemäß einer erfindungsgemäßen Ausführungsform; und
Fig. 3A bis 3C graphische Darstellungen der Verbindungen zwischen den Ein-und Ausgabedatenwörtern in bezug auf die Arithmetikeinheit gemäß Fig. 2.

Ausführliche Beschreibung der bevorzugten Ausführungsform

Die bevorzugte Ausführungsform der Erfindung wird anhand der beigefügten Zeichnungen beschrieben. Fig. 2 ist ein Blockschaltbild einer Arithmetikeinheit gemäß einer erfindungsgemäßen Ausführungsform. Gemäß Fig. 2 werden die zu verarbeitenden Eingabedatenwörter A und B von den Registern 20 und 30 aufgenommen und abgespeichert. Das Eingabedatenwort A ist ein 32-Bit-Wort, bestehend aus einem Festwertteil und einem variablen Teil, dessen Ziffernstellen niedrigerwertig sind als die des Festwertteils. Das Eingabedatenwort A kann ein Modus-1-Datenwort, bestehend aus einem 8-Bit-Festwertteil und einem variablen 24-Bit-Teil, ein Modus-2-Datenwort, bestehend aus einem 16-Bit-Festwertteil und einem variablen 16-Bit-Teil, oder ein Modus-3-Datenwort sein, das nur aus einem variablen Teil von 32 Bit besteht. Das Datenwort B ist ein variables Datenwort mit der gleichen Bitlänge wie der variable Teil des Datenwortes A. Der Modus der Eingabedatenwörter A und B wird im Modusregister 100 vor Ausführung einer arithmetischen Operation festgelegt. Die Eingaberegister 20 und 30 sind mit den Eingängen 41 und 42 eines Addierers 40 über 32-Bit-Datenbusse 21 und 31 verbunden. Der Addierer 40 addiert die 32-Bit-Datenwörter, die in die Eingänge 41 und 42 eingegeben werden. Das Summendatenwort S erscheint an einem Ausgang 43 des Addierers 40 und wird an den Datenbus 44 übergegeben. Der Datenbus 44 ist mit dem Eingang 51 der Schalteinrichtung 50 (wird weiter unten ausführlich beschrieben) verbunden.
Die höherwertigen 16-Bit-Leitungen 22 des Datenbusses 21 des Eingaberegisters 20 werden vom Datenbus 21 abgezweigt und mit einem Eingang 61 der Schalteinrichtung 60 verbunden.
Die Symbole in den Blöcken der Schalteinrichtungen 50 und 60 stellen die Verbindungen zwischen den Ein- und Ausgängen entsprechend dem Datenmodus auf folgende Weise dar. In der Schalteinrichtung 50 stellen die unterbrochenen Linien 54-1 und 54-2 und die durchgehende Linie 54-3 die Bitstrukturen des Eingabedatenwortes S für den Eingang 51 im Modus 1, 2 und 3 dar. Wenn die höherwertigen 8-Bit-Daten des Eingabedatenwortes S gleich S1 und die niedrigerwertigen 8-Bit-Daten gleich 52 sind, wie bei dem Datenwort A, besteht das Datenwort S im Modus 1 (Linie 54-1) aus einem 8-Bit-Festwertteil S1 und einem variablen 24-Bit-Teil. Im Modus 2 besteht das Datenwort S aus einem 16-Bit-Festwertteil S1 + S2 und einem variablen 16-Bit- Teil (Linie 54-2). Im Modus 3 besteht das Datenwort S nur aus einem variablen 32-Bit-Teil (Linie 54-3).
In der Schalteinrichtung 50 bezeichnet die Bezugsziffer 55 einen Schalter zum Extrahieren des variablen Teils des Signals S entsprechend dem Modussignal M aus dem Modusregister 100 zum Verbinden des extrahierten variablen Teils mit einem Ausgang 53, und die Bezugsziffer 56 bezeichnet einen Schalter zum Extrahieren des Festwertteils des Signals S entsprechend dem Modussignal M und zum Verbindung des extrahierten Festwertteils mit einem Ausgang 52. Da im Modus 3 kein Festwertteil vorhanden ist, übergibt der Schalter 56 S1 oder S1 + S2 an den Ausgang 52. Die Schalteinrichtung 60 ist so aufgebaut wie die Schalteinrichtung 50. In der Schalteinrichtung 60 erscheint das 8-Bit-Datenwort A1 oder das 16-Bit-Datenwort A1 + A2, die in den Eingang 61 eingegeben werden, an einem Ausgang 62, ausgelöst durch das Modussignal M.
Der Ausgang 52 und ein Ausgang 62 der Schalteinrichtungen 50 und 60 sind mit den Eingängen 71 und 72 eines Komparators 70 verbunden. Der Komparator 70 vergleicht das Datenwort, das in den Eingang 71 eingegeben wird, mit dem Datenwort, das in den Eingang 72 eingegeben wird, und gibt ein Koinzidenz- oder Nichtkoinzidenz-Signal über den Ausgang 73 aus. Der Komparator 70 vergleicht ein Ausgabedatenwort des Schalters 63 in der Schalteinrichtung 60 mit einem Ausgabedatenwort des Schalters 56 in der Schalteinrichtung 50 (die Funktionen der Schalter 50 und 60 wurden oben beschrieben). Der Komparator 70 vergleicht den Festwertteil der Summe S mit dem Festwertteil des Datenwortes A und wechselt daraufhin entsprechend zum Modus l oder 2. Wenn das Datenwort A (32-Bit-Wort) zu dem Datenwort B (32-Bit-Wort) addiert wird und dabei ein Überlaufin der Summe der variablen Teile der Datenwörter A und B auftritt, erfolgt ein Übertrag in den Festwertteil. Daraus folgt, daß der Festwertteil der Summe S sich von dem des Datenwortes A unterscheidet. Somit kann der Überlauf durch Beachtung des Nichtkoinzidenz-Signals vom Komparator 70 erkannt werden.
Der Ausgang 62 der Schalteinrichtung 60 ist über einen Datenbus 64 mit den höherwertigen 16 Bits des Eingangs 81 (32 Bit) des Ausgaberegisters 80 verbunden.
Der Ausgang 53 der Schalteinrichtung 50 ist über einen Datenbus 58 mit dem Eingang 81 des Ausgaberegisters 80 verbunden. Der Ausgang 82 des Ausgaberegisters 80 ist mit einem Datenbus 83 zwecks Ausgabe des Ergebnisses der arithmetischen Operationen verbunden.
Der Ausgang 73 des Komparators 70 ist mit einem Eingang 91 des Überlaufdetektors 90 verbunden. Der Eingang 92 des Überlaufdetektors 90 ist mit einem Übertragsausgang 45 des Addierers 40 verbunden. Das Modussignal M wird aus dem Modusregisters 100 an den Überlaufdetektor 90 übergeben. Der Überlaufdetektor 90 gibt ein Überlaufsignal OV aus, welches dem vom Modussignal M angezeigten Modus entspricht.
Die Operationen der in Fig. 2 dargestellten Arithmetikeinheit werden nachstehend für den Modus 1, 2 und 3 beschrieben.

(1) Modus 1

Der Festwertteil des Datenwortes A ist das die höherwertigen 8 Bits aufweisende Datenwort A1, und dessen variabler Teil ist das die niedrigerwertigen 24 Bits aufweisende Datenwort. Das Datenwort B (nur aus dem variablen Teil bestehend) ist ein 24-Bit-Datenwort.
In diesem Falle empfängt der Komparator 70 das die höherwertigen 8 Bits aufweisende Datenwort A1 des Datenwortes A und das die höherwertigen 8 Bits aufweisende Datenwort S1 der Summe S. Da das Datenwort B keine Bits enthält, die dem die höherwertigen 8 Bits aufweisenden Datenwort A1 (d. h. dem Festwertteil) des Datenwortes A entsprechen, ist A1 gleich S1, wenn kein Überlauf in der Summe der variablen Teile der Datenwörter A und B auftritt. Wenn jedoch ein Überlauf auftritt, erzeugt der Komparator 70 ein Nichtkoinzidenz-Signal. Unter Beachtung dieses Signals erzeugt der Überlaufdetektor 90 das Überlaufsignal OV. Die höherwertigen 8-Bit-Leitungen und die niedrigerwertigen 24-Bit-Leitungen des Ausgaberegisters 80 nehmen ausschließlich das Datenwort A1 bzw. das die niedrigerwertigen 24 Bits aufweisende Datenwort der Summe S auf. Daraus ergibt sich die Summe S gemäß Fig. 3A.

(2) Modus 2

Der Festwertteil des Datenwortes A ist das die höherwertigen 16 Bits aufweisende Datenwort, d. h. A1 + A2, und der variable Teil des Datenwortes A ist das die niedrigerwertigen 16 Bits aufweisende Datenwort, d. h. A - A1 - A2 = A3. Der variable Teil des Datenwortes B ist ein 16-Bit-Datenwort.
Der Komparator 70 empfängt das die höherwertigen 16 Bits aufweisende Datenwort (A1 + A2) des Datenwortes A und das die höherwertigen 16 Bits aufweisende Datenwort (S1 + S2) der Summe S. In diesem Falle wird wie bei Modus 1 der Überlauf durch das Nichtkoinzidenz-Signal des Komparator 70 auf der Grundlage der Summe der variablen Teile der Datenwörter A und B erkannt. Das Ausgaberegister 80 erzeugt ein Signal, dessen die höherwertigen 16 Bits aufweisendes Datenwort gleich A1 + A2 ist und dessen die niedrigerwertigen 16 Bits aufweisendes Datenwort gleich dem die niedrigerwertigen 16 Bits aufweisenden Datenwort der Summe S ist.

(3) Modus 3

Das Datenwort A enthält keinen Festwertteil, besteht dagegen nur aus einem variablen 32-Bit-Teil. Dasselbe gilt für das Datenwort B.
In diesem Falle empfängt der Überlaufdetektor 90 kein Ausgabesignal vom Komparator 70 als Antwort auf das Modussignal, welches den Modus 3 anzeigt, sondern ein Übertragssignal C vom Übertragsausgang 45 des Addierers 40 und gibt es als Überlaufsignal OV aus. Das Ausgaberegister 80 gibt die Summe S (32 Bit-Wort) ohne Veränderungen aus.
Wie beschrieben, kann ein Addierer mit voller Verarbeitungsbreite verwendet werden, und die Übertragsbegrenzungsschaltungen können weggelassen werden. Die Hardware-Konfiguration kann somit vereinfacht werden, was sich in niedrigeren Kosten auswirkt. Da außerdem, die vom Übertragsvorgriff der Parallelübertragung gesteuerte Bitbreite vergrößert werden kann, wird die Übertragsverzögerungszeit verkürzt. Somit kann eine mit hoher Geschwindigkeit arbeitende Arithmetikeinheit bereitgestellt werden.

Claims

1. Arithmetikeinheit mit einem Überlauferkennungssystem, mit folgenden Merkmalen:

die Arithmetikeinheit ist eingerichtet, um arithmetische Operationen zwischen ersten und zweiten Eingabedatenwörtern zum Erzeugen einer logischen Adresse auszuführen,

das erste Eingabedatenwort wird ausschließlich in einen Festwertteil und einen variablen Teil, dessen Ziffernstelle niedrigerwertig ist als die des Festwertteils, aufgeteilt,

eine vorbestimmte Breite des Festwertteils und des variablen Teils im ersten Eingabedatenwort ist so beschaffen, daß sie sich ändert,

das zweite Eingabedatenwort ist so beschaffen, daß es nur dem variablen Teil des ersten Eingabedatenwortes entspricht,

ein Modusregister (100) ist vorgesehen zur Bereitstellung eines Modussignals, das jede typische Breite der beiden Teile des ersten Eingabedatenwortes darstellt;

ein erstes und ein zweites Eingaberegister (20, 30) dient zur Speicherung von Daten und zur Bereitstellung des ersten und des zweiten Eingabedatenwortes;

ein einfacher Addierer (40) für volle Breite addiert das erste und das zweite Eingabedatenwort in voller Breite;

gekennzeichnet durch eine erste Wähleinrichtung (50), die gesteuert wird entsprechend dem Modussignal zur Aufteilung der Ausgabedaten aus dem einfachen Addierer (40) für volle Breite in einen Festwertteil und einen variablen Wertteil;

eine zweite Wähleinrichtung (60), die gesteuert wird entsprechend dem Modussignal zur Aufteilung des ersten Eingabedatenwortes aus den ersten Eingaberegistern (20) lediglich in einen Festwertteil;

einen Komparator (70) zum Vergleichen des Festwertteils, der durch die erste Wähleinrichtung (50) bereitgestellt wird, mit dem Festwertteil, der durch die zweite Wähleinrichtung (60) bereitgestellt wird, und zum Anzeigen eines Überlaufs, wenn sich die verglichenen Festwertteile voneinander unterscheiden;

einen Überlaufdetektor (90) zum Auswählen eines echten Überlaufsignals entsprechend dem Modussignal zwischen einem vom Komparator (70) und einem anderen von dem einfachen Addierer (40) für volle Breite bereitgestellten Überlaufsignal; und

ein Ausgaberegister (80) zur Speicherung eines Datenwortes- das die erzeugte logische Adresse ist, die den durch die zweite Wähleinrichtung (60) bereitgestellten Festwertteil mit dem durch die erste Wähleinrichtung (50) bereitgestellten variablen Wertteil miteinander verkettet.

2. Einheit nach Anspruch 1, wobei das erste Eingabedatenwort Daten aufweist, die nur aus dem variablen Teil bestehen, und der Überlaufdetektor (90) den Überlauf durch das Nichtkoinzidenz-Signal vom Komparator (70) oder einen Übertrag vom Addierer (40) als Antwort auf das Modussignal erkennt.

3. Einheit nach Anspruch 1 oder 2, wobei die zweite Wähleinrichtung (60) so beschaffen ist, daß sie die höherwertigen Bits einer maximalen Bitlänge aufnimmt, die dem Festwerteil des ersten Eingabedatenwortes während der Ausgabe des ersten Registers (20) zugeordnet werden.