JPH0736777A - アドレスアクセス方法及びその装置 - Google Patents
アドレスアクセス方法及びその装置Info
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- JPH0736777A JPH0736777A JP5181126A JP18112693A JPH0736777A JP H0736777 A JPH0736777 A JP H0736777A JP 5181126 A JP5181126 A JP 5181126A JP 18112693 A JP18112693 A JP 18112693A JP H0736777 A JPH0736777 A JP H0736777A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
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- Executing Machine-Instructions (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 慣用的に用いられるアドレスを設定するカウ
ンタ、先頭アドレスレジスタ、アドレス合成ルーチン等
を不要にして、その装置及び処理規模の縮小を図る。 【構成】 先頭アドレス「ｘ，１００」がアドレスポイ
ンタ１２でセットされ、続いてデータメモリ１５にアク
セスされる。同時にアドレスポインタ１２の値が、加算
器１３で次にアクセスするアドレスに更新され、この更
新の後にアドレスポインタ１２にセットする。この動作
を繰り返して、アドレスポインタ１２が最終アドレス
「ｘ，１ｆｆ」に達したら、加算器１３で１インクリメ
ントする。この場合、８ビットから９ビットへの桁上が
りしないように制御する。この制御でアドレスポインタ
の値は「ｘ，１００」となり先頭アドレスに戻り、続け
てデータメモリ１５をアクセスする。
ンタ、先頭アドレスレジスタ、アドレス合成ルーチン等
を不要にして、その装置及び処理規模の縮小を図る。 【構成】 先頭アドレス「ｘ，１００」がアドレスポイ
ンタ１２でセットされ、続いてデータメモリ１５にアク
セスされる。同時にアドレスポインタ１２の値が、加算
器１３で次にアクセスするアドレスに更新され、この更
新の後にアドレスポインタ１２にセットする。この動作
を繰り返して、アドレスポインタ１２が最終アドレス
「ｘ，１ｆｆ」に達したら、加算器１３で１インクリメ
ントする。この場合、８ビットから９ビットへの桁上が
りしないように制御する。この制御でアドレスポインタ
の値は「ｘ，１００」となり先頭アドレスに戻り、続け
てデータメモリ１５をアクセスする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサに利用し、アドレスポインタのアクセスするア
ドレス領域内で巡回しない上位ビットへの桁上がりを制
御するアドレスアクセス方法及びその装置に関する。
ロセッサに利用し、アドレスポインタのアクセスするア
ドレス領域内で巡回しない上位ビットへの桁上がりを制
御するアドレスアクセス方法及びその装置に関する。
【０００２】
【従来の技術】図５は、従来のディジタル信号処理プロ
セッサ内のアドレスポインタの構成を示すブロック図で
ある。図５において、この例は、先頭アドレスデータが
入力される入力端子２１と、アドレスポインタ２２と、
加算器２３と、比較器２４と、スイッチ２５と、先頭ア
ドレス部２６と、固定値データ部２７と、データメモリ
２８とを有している。
セッサ内のアドレスポインタの構成を示すブロック図で
ある。図５において、この例は、先頭アドレスデータが
入力される入力端子２１と、アドレスポインタ２２と、
加算器２３と、比較器２４と、スイッチ２５と、先頭ア
ドレス部２６と、固定値データ部２７と、データメモリ
２８とを有している。
【０００３】次に、この従来のアドレスポインタの動作
を説明する。図６はアドレスポインタ更新を処理手順を
示すフローチャートである。図５及び図６において、ア
ドレスが加算器２３で更新される（ステップ１０，１
１，１２）。この更新したアドレスがアクセスしたい領
域の最終アドレスか否かを判断するため、常時比較器２
４で最終アドレスを比較する（ステップ１３，１４）。
最終アドレスに達した場合にアドレスポインタ２２に先
頭アドレス部２６の値をセットする（ステップ１５）。
を説明する。図６はアドレスポインタ更新を処理手順を
示すフローチャートである。図５及び図６において、ア
ドレスが加算器２３で更新される（ステップ１０，１
１，１２）。この更新したアドレスがアクセスしたい領
域の最終アドレスか否かを判断するため、常時比較器２
４で最終アドレスを比較する（ステップ１３，１４）。
最終アドレスに達した場合にアドレスポインタ２２に先
頭アドレス部２６の値をセットする（ステップ１５）。
【０００４】次に、この種の提案として特開昭６３−１
５８６２２号公報に開示された「巡回メモリバッファ高
速アクセス方法」を挙げることが出来る。この例は、図
７に示すように、カウンタ３１は下位ｎビットを使用
し、かつ、２n 進カウンタとして用いている。先頭アド
レスレジスタ３２ではアクセスアドレス領域の先頭アド
レスが保持されている。さらに、アドレス合成ルーチン
３３においてカウンタ３１の値と先頭アドレスレジスタ
３２の先頭アドレス値とを加算する。この加算結果をバ
ッファポインタ３４に保持し、アクセスアドレスとして
データメモリ３５をアクセスする。そして、アドレス合
成ルーチン３３において、最終アドレスに更新された後
にカウンタ３１が下位ｎビットの２n 進カウンタとして
動作している。これによって、次処理のアドレス合成ル
ーチン３３では自動的に先頭アドレスに更新される。
５８６２２号公報に開示された「巡回メモリバッファ高
速アクセス方法」を挙げることが出来る。この例は、図
７に示すように、カウンタ３１は下位ｎビットを使用
し、かつ、２n 進カウンタとして用いている。先頭アド
レスレジスタ３２ではアクセスアドレス領域の先頭アド
レスが保持されている。さらに、アドレス合成ルーチン
３３においてカウンタ３１の値と先頭アドレスレジスタ
３２の先頭アドレス値とを加算する。この加算結果をバ
ッファポインタ３４に保持し、アクセスアドレスとして
データメモリ３５をアクセスする。そして、アドレス合
成ルーチン３３において、最終アドレスに更新された後
にカウンタ３１が下位ｎビットの２n 進カウンタとして
動作している。これによって、次処理のアドレス合成ル
ーチン３３では自動的に先頭アドレスに更新される。
【０００５】このように、上記従来例でも比較的小規模
のポインタでアドレスを巡回することが出来る。
のポインタでアドレスを巡回することが出来る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例では、常にアドレスの値を算出しているためカウン
タと先頭アドレスとアドレス合成ルーチンとが必要とな
り、その装置及び処理規模が増大化するという欠点があ
る。
来例では、常にアドレスの値を算出しているためカウン
タと先頭アドレスとアドレス合成ルーチンとが必要とな
り、その装置及び処理規模が増大化するという欠点があ
る。
【０００７】本発明は、このような従来の問題を解決す
るものであり、アドレスを設定するカウンタ、先頭アド
レスレジスタ、アドレス合成ルーチン等が不要となっ
て、その装置及び処理規模を縮小できる優れたアドレス
アクセス方法及びその装置の提供を目的とする。
るものであり、アドレスを設定するカウンタ、先頭アド
レスレジスタ、アドレス合成ルーチン等が不要となっ
て、その装置及び処理規模を縮小できる優れたアドレス
アクセス方法及びその装置の提供を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定のアドレス領域内へアクセスするア
ドレスアクセス方法であり、所定のアドレス領域内をア
クセスするアドレスポインタの値を更新する際に、その
アドレスポインタの値と、所定の増加値を用いて演算
し、さらに、この演算の桁上がりを制御してアクセスす
るアドレスの巡回を行う。
に、本発明は、所定のアドレス領域内へアクセスするア
ドレスアクセス方法であり、所定のアドレス領域内をア
クセスするアドレスポインタの値を更新する際に、その
アドレスポインタの値と、所定の増加値を用いて演算
し、さらに、この演算の桁上がりを制御してアクセスす
るアドレスの巡回を行う。
【０００９】また、アドレスアクセス装置は、アドレス
ポインタを更新して生じる桁上がりを制御する加算手段
と、アドレスポインタとを備える構成としている。さら
に、この構成に加えてデータメモリを設け、加算手段の
桁上がりを制御してアドレスを巡回する構成である。
ポインタを更新して生じる桁上がりを制御する加算手段
と、アドレスポインタとを備える構成としている。さら
に、この構成に加えてデータメモリを設け、加算手段の
桁上がりを制御してアドレスを巡回する構成である。
【００１０】
【作用】このような構成により、本発明のアドレスアク
セス方法及びその装置では、入力端子から先頭アドレス
がアドレスポインタにセットされると、データメモリ
で、そのアドレスがアクセスされる。そして、加算器で
次にアクセスするアドレスに更新されて、アドレスポイ
ンタにセットされる。アドレスポインタの値が最終アド
レスになった後で、加算器で加算してもアクセスするア
ドレス領域以内で巡回しない上位ビットに桁上がりしな
い。次にアクセスするアドレスは自動的に先頭アドレス
がセットされる。この巡回アドレッシングによって、ア
ドレスを設定するカウンタ、先頭アドレスレジスタ、ア
ドレス合成ルーチン等が不要となり、その装置及び処理
規模が縮小される。
セス方法及びその装置では、入力端子から先頭アドレス
がアドレスポインタにセットされると、データメモリ
で、そのアドレスがアクセスされる。そして、加算器で
次にアクセスするアドレスに更新されて、アドレスポイ
ンタにセットされる。アドレスポインタの値が最終アド
レスになった後で、加算器で加算してもアクセスするア
ドレス領域以内で巡回しない上位ビットに桁上がりしな
い。次にアクセスするアドレスは自動的に先頭アドレス
がセットされる。この巡回アドレッシングによって、ア
ドレスを設定するカウンタ、先頭アドレスレジスタ、ア
ドレス合成ルーチン等が不要となり、その装置及び処理
規模が縮小される。
【００１１】
【実施例】以下、本発明のアドレスアクセス方法及びそ
の装置の実施例を図面を参照して詳細に説明する。
の装置の実施例を図面を参照して詳細に説明する。
【００１２】図１は本発明のアドレスアクセス方法が適
用されるアドレスアクセス装置の構成を示すブロック図
である。図１において、このアドレスアクセス装置は先
頭アドレスを受け取る入力端子１１と、入力端子１１か
らの先頭アドレスと加算器１３からの加算データが供給
されるアドレスポインタ１２とを有している。さらに、
このアドレスアクセス装置は、アドレスポインタ１２に
接続され、次にアクセスするアドレスに更新して桁上げ
を制御する加算器１３と、この加算器１３に接続される
とともに、増分値を保持する固定値データ部１４と、ア
ドレスポインタ１２に接続されるデータメモリ１５とを
有している。
用されるアドレスアクセス装置の構成を示すブロック図
である。図１において、このアドレスアクセス装置は先
頭アドレスを受け取る入力端子１１と、入力端子１１か
らの先頭アドレスと加算器１３からの加算データが供給
されるアドレスポインタ１２とを有している。さらに、
このアドレスアクセス装置は、アドレスポインタ１２に
接続され、次にアクセスするアドレスに更新して桁上げ
を制御する加算器１３と、この加算器１３に接続される
とともに、増分値を保持する固定値データ部１４と、ア
ドレスポインタ１２に接続されるデータメモリ１５とを
有している。
【００１３】次に、この実施例の構成における動作につ
いて説明する。図２は、アドレスポインタ１２の動作の
処理手順を示すフローチャートであり、図３はデータメ
モリ１５のアドレス領域を示す図である。また図４は１
０ビット加算器の構成を示す図である。
いて説明する。図２は、アドレスポインタ１２の動作の
処理手順を示すフローチャートであり、図３はデータメ
モリ１５のアドレス領域を示す図である。また図４は１
０ビット加算器の構成を示す図である。
【００１４】図３に示すデータメモリ１５は、１０ビッ
トのアドレス長を有しており、ここでは、アドレス
「ｘ，１００」から「ｘ，１ｆｆ」までの領域をアクセ
スする。この場合、アクセスするアドレス領域内での巡
回は、下位８ビットである。したがって、加算器１３で
８ビットから９ビットへの桁上げをしない制御を行う。
トのアドレス長を有しており、ここでは、アドレス
「ｘ，１００」から「ｘ，１ｆｆ」までの領域をアクセ
スする。この場合、アクセスするアドレス領域内での巡
回は、下位８ビットである。したがって、加算器１３で
８ビットから９ビットへの桁上げをしない制御を行う。
【００１５】図１及び図２において、まず先頭アドレス
「ｘ，１００」が、入力端子１１を通じてアドレスポイ
ンタ１２に入力されてセットする。続いてデータメモリ
１５にアクセスされる。これと同時にアドレスポインタ
１２の値は、加算器１３で次にアクセスするアドレス、
例えば固定値データ部１４からの固定値が「１」の場
合、１インクリメントして「ｘ，１０１」に更新する
（ステップ（Ｓ）２０，２１）。この更新の後にアドレ
スポインタ１２にセットする（ステップ２２）。
「ｘ，１００」が、入力端子１１を通じてアドレスポイ
ンタ１２に入力されてセットする。続いてデータメモリ
１５にアクセスされる。これと同時にアドレスポインタ
１２の値は、加算器１３で次にアクセスするアドレス、
例えば固定値データ部１４からの固定値が「１」の場
合、１インクリメントして「ｘ，１０１」に更新する
（ステップ（Ｓ）２０，２１）。この更新の後にアドレ
スポインタ１２にセットする（ステップ２２）。
【００１６】この動作を繰り返して、アドレスポインタ
１２が最終アドレス「ｘ，１ｆｆ」に達したら、加算器
１３が１インクリメントされる。この場合、図４に示す
ように８ビットから９ビットへの桁上がりしないように
制御を行う（ステップ２３，２４）。この制御でアドレ
スポインタ１２の値は「ｘ，１００」となり先頭アドレ
スに戻る。すなわち、続けてデータメモリ１５をアクセ
スする。
１２が最終アドレス「ｘ，１ｆｆ」に達したら、加算器
１３が１インクリメントされる。この場合、図４に示す
ように８ビットから９ビットへの桁上がりしないように
制御を行う（ステップ２３，２４）。この制御でアドレ
スポインタ１２の値は「ｘ，１００」となり先頭アドレ
スに戻る。すなわち、続けてデータメモリ１５をアクセ
スする。
【００１７】このように、上記実施例によれば、アドレ
スポインタ１２のアクセスしたいアドレス領域内で巡回
しない上位ビットへの桁上がりを制御している。したが
って、慣用的なアクセスアドレスを合成するためのカウ
ンタ、先頭アドレスレジスタ、アドレス合成ルーチン等
が不要となる。
スポインタ１２のアクセスしたいアドレス領域内で巡回
しない上位ビットへの桁上がりを制御している。したが
って、慣用的なアクセスアドレスを合成するためのカウ
ンタ、先頭アドレスレジスタ、アドレス合成ルーチン等
が不要となる。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
のアドレスアクセス方法及びその装置は、アドレスポイ
ンタのアクセスするアドレス領域内で巡回しない上位ビ
ットへの桁上がりを加算器で制御しているため、アドレ
スを設定するカウンタ、先頭アドレスレジスタ、アドレ
ス合成ルーチン等が不要となり、その装置及び処理規模
を縮小できるという効果を有する。
のアドレスアクセス方法及びその装置は、アドレスポイ
ンタのアクセスするアドレス領域内で巡回しない上位ビ
ットへの桁上がりを加算器で制御しているため、アドレ
スを設定するカウンタ、先頭アドレスレジスタ、アドレ
ス合成ルーチン等が不要となり、その装置及び処理規模
を縮小できるという効果を有する。
【図１】本発明のアドレスアクセス方法及びその装置の
実施例における構成を示すブロック図
実施例における構成を示すブロック図
【図２】実施例におけるアドレスポインタ動作の処理手
順を示す流れ図
順を示す流れ図
【図３】実施例におけるデータメモリのアドレス領域を
示す説明図
示す説明図
【図４】実施例における１０ビット加算器の構成を示す
説明図
説明図
【図５】従来のディジタル信号処理プロセッサ内のアド
レスポインタの構成を示すブロック図
レスポインタの構成を示すブロック図
【図６】従来のアドレスポインタ更新の処理手順を示す
流れ図
流れ図
【図７】従来例における他の構成を示すブロック図
１２ アドレスポインタ １３ 加算器 １４ 固定値データ部 １５ データメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 利広 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内
Claims (3)
- 【請求項１】 所定のアドレス領域内へアクセスするア
ドレスアクセス方法であり、所定のアドレス領域内をア
クセスするアドレスポインタの値を更新する際に、その
アドレスポインタの値と、所定の増加値を用いて演算
し、さらに、この演算の桁上がりを制御してアクセスす
るアドレスの巡回を行うことを特徴とするアドレスアク
セス方法。 - 【請求項２】 アドレスポインタを更新して生じる桁上
がりを制御する加算手段と、アドレスポインタとを備え
るアドレスアクセス装置。 - 【請求項３】 請求項２記載の構成に加えてデータメモ
リを設け、加算手段の桁上がりを制御してアドレスを巡
回することを特徴とするアドレスアクセス装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181126A JPH0736777A (ja) | 1993-07-22 | 1993-07-22 | アドレスアクセス方法及びその装置 |
| NO942656A NO942656L (no) | 1993-07-22 | 1994-07-14 | Fremgangsmåte og anordning for adressering |
| EP94305259A EP0635782A1 (en) | 1993-07-22 | 1994-07-18 | Method and system for address access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181126A JPH0736777A (ja) | 1993-07-22 | 1993-07-22 | アドレスアクセス方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736777A true JPH0736777A (ja) | 1995-02-07 |
Family
ID=16095325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181126A Pending JPH0736777A (ja) | 1993-07-22 | 1993-07-22 | アドレスアクセス方法及びその装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0635782A1 (ja) |
| JP (1) | JPH0736777A (ja) |
| NO (1) | NO942656L (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239327A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | オ−バフロ−検出方式 |
| JPS63158622A (ja) * | 1986-12-23 | 1988-07-01 | Hitachi Electronics Eng Co Ltd | 巡回メモリバツフア高速アクセス方法 |
| JPS6433645A (en) * | 1987-07-30 | 1989-02-03 | Nec Corp | Control system for address calculation |
-
1993
- 1993-07-22 JP JP5181126A patent/JPH0736777A/ja active Pending
-
1994
- 1994-07-14 NO NO942656A patent/NO942656L/no not_active Application Discontinuation
- 1994-07-18 EP EP94305259A patent/EP0635782A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0635782A1 (en) | 1995-01-25 |
| NO942656D0 (no) | 1994-07-14 |
| NO942656L (no) | 1995-01-23 |
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