DE3780298T2

DE3780298T2 - Nichtfluechtiger speicher mit isoliertem gate ohne dickes oxid.

Info

Publication number: DE3780298T2
Application number: DE8787905766T
Authority: DE
Inventors: Albert Bergemont
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1986-09-16
Filing date: 1987-09-11
Publication date: 1993-01-07
Anticipated expiration: 2007-09-12
Also published as: US4887238A; FR2604022B1; EP0282520B1; WO1988002172A3; EP0282520A1; JPH01501746A; FR2604022A1; DE3780298D1; WO1988002172A2

Description

Die vorliegende Erfindung betrifft Speicher und insbesondere elektrisch programmierbare nichtflüchtige Speicher, die üblicherweise als EPROM-Speicher bezeichnet werden; genauer betrifft sie die Herstellung der Speicher mit floatendem Gate.
Um Speicher mit großer Speicherkapazität zu erhalten, die beispielsweise bis zu 4 Megabits speichern können, muß die Abmessung jeder der den Speicher bildenden Zellen soweit wie möglich reduziert werden.
Offensichtlich ist man jedoch durch physikalische Überlegungen und insbesondere durch die Feinheit der Muster beschränkt, die die Photolithographiestufen gestatten; ebenso ist man durch die elektrischen parasitären Parameter beschränkt, die sich aus dem Herstellungsprozeß ergeben und die die Funktion des Speichers stören.
Außer einigen Ausnahmen, die noch keinen industriellen Erfolg hatten, entsprechen sämtliche Annäherungen, die versucht wurden, um zu Speichern mit großer Kapazität zu gelangen, einer Technolgie, deren wesentliche Punkte die folgenden sind:
- die einzelne Speicherstelle besteht aus einem Transistor mit einem floatenden Gate, ausgeführt durch ein erstes polykristallines Siliciumniveau, und einem Steuergate, ausgeführt durch ein zweites polykristallines Siliciumniveau
- die Source-Elektroden der Transistoren sind mit einem Bus mit niedrigem Potential Vss verbunden
- die Wort-Leitung zur Angabe einer bestimmten Reihe von Zellen ist durch das zweite polykristalline Siliciumniveau gebildet
- die Bit-Leitung zum Lesen des Zustandes einer Zelle ist durch eine Metall(Aluminium)-Leitung gebildet, die die Wort-Leitungen kreuzt und stellenweise die Drain-Elektrode der Transistoren kontaktiert
- zur Reduktion der Abmessung de Speicherstelle wird vorgesehen, daß eine einzige Kontaktstelle für zwei benachbarte Drain-Elektroden von zwei Transistoren einer selben Spalte vorgesehen wird, wobei dieser Kontakt die Verbindung mit der Bit-Leitung sicherstellt; ebenso wird ein einziger Kontakt zwischen den Source-Elektroden von zwei benachbarten Transistoren und dem Bus mit Vss vorgesehen
- die Transistoren sind voneinander durch das dicke Siliciumoxid (im Vergleich zum Gateoxid der Transistoren) getrennt und die Bit-Leitungen und Wort-Leitungen verlaufen oberhalb dieses dicken Oxids
- schließlich erfolgt das Schreiben einer Information in eine Zelle des Speichers auf folgende Weise: Die Source- Elektroden sämtlicher Transistoren des Speichers liegen auf einem niedrigen Potential Vss (beispielsweise Null Volt); die mit dem Steuergate der zu programmierenden Zelle verbundene Wort-Leitung ist auf ein Programmierpotential Vpp (beispielsweise l5 Volt) gebracht, während sämtliche anderen Wort-Leitungen auf dem niedrigen Potential Vss liegen; die der zu programmierenden Stelle entsprechende Bit-Leitung ist auf eines hohes Potential Vcc (beispielsweise 10 Volt) gebracht, während die Bit-Leitungen der Stellen, die nicht programmiert werden sollen, auf dem niedrigen Potential Vss gehalten sind.
Bei dieser Speicherarchitektur und der zugeordneten Programmierweise ist es zwingend, daß die Drain-Elektrode eines Transistors durch das dicke Oxid elektrisch von dem Drain der benachbarten Transistoren derselben Wort-Leitung isoliert ist, ohne daß eine spezielle Speicherstelle nicht programmiert werden könnte, ohne gleichzeitig die anderen zu programmieren oder entzuprogrammieren.
Das dicke Oxid, das zwei benachbarte Stellen isoliert, belegt jedoch viel Raum, insbesondere, wenn es durch die sogenannte lokalisierte Oxidationstechnik ausgeführt ist.
Es ist versucht worden, die örtlich begrenzte Oxidation durch eine Isolation mittels oxidgefüllter Gräben zu ersetzen, um den Gesamtraumbedarf der Zelle zu reduzieren, aber diese Technologie funktioniert industriell nicht gut.
Um den Raumbedarf der Zellen zu reduzieren und damit die Speicherkapazität des Speichers zu erhöhen, greift die vorliegende Erfindung eine neue Speicherarchitektur auf, die es gestattet, eine Isolation durch dickes Oxid zwischen benachbarten Transistoren zu unterlassen und die es dennoch gestattet, Herstellungsverfahren herkömmlicher Art beizubehalten, wenn dies gewünscht ist.
Eine Architektur, die sämtliche Merkmale des Oberbegriffs des Anspruchs 1 umfaßt, ist aus dem Dokument US-A-4 384 349 bekannt. Außerdem ist aus der US-A-4 180 826 ein Speicher mit MOS-Transistoren bekannt, der kein dickes Oxid zur Trennung der Transistoren einer Spalte voneinander aufweist, der jedoch nicht elektrisch programmierbar ist.
Es ist aus dem Dokument EP-A-0 006 510 ein Verfahren zur Bildung eines p-Typ-Bereiches in der Nähe eines mit (n+)-Typ dotierten Bereiches zu bilden, wobei das Verfahren einen Oxidationsschritt umfaßt, der unter derartigen Bedingungen ausgeführt wird, daß das sich bildende Oxid dort deutlich dicker ist, wo es die mit (n+)-Typ dotierten Bereiche überdeckt, als wo es das Substrat vom (p-)-Typ überdeckt.
Die Erfindung ist durch die Merkmale des Anspruchs 1 definiert.
Die Erfindung schlägt auch ein an diese Architektur besonders angepaßtes Herstellungsverfahren vor.
Gemäß einer speziellen Ausführungsform der Erfindung umfaßt der Speicher Programmiermittel, die zum Anlegen der folgenden Potentiale an die verschiedenen Zellen eingerichtet sind:
- an die Wort-Leitungen der Reihen von Zellen, die nicht programmiert werden sollen, wird ein niedriges Potential Vss angelegt;
- an die Wort-Leitung, die mit der zu programmierenden Zelle verbunden ist, wird ein Programmierpotential Vpp angelegt;
- an sämtliche Bit-Leitungen, die sich auf einer Seite der die zu programmierende Zelle enthaltenden Spalte befinden, wird ein Drain-Potential Vcc angelegt, und an sämtliche auf der anderen Seite der die zu programmierende Zelle enthaltenden Spalte befindlichen Bit-Leitungen wird ein Source-Potential angelegt;
das Source-Potential, das Drain-Potential und das Programmierpotential sind derart, daß der Transistor, dessen eine Hauptelektrode auf dem Source-Potential, die andere auf dem Drain-Potential und seine Elektrode auf dem Programmierpotential liegt, eine Programmierung erfährt und daß jeder Transistor, von dem entweder die beiden Hauptelektroden auf demselben Potential oder seine Steuerelektrode auf dem niedrigen Potential liegen, nicht programmiert wird (das ist der Fall für die herkömmlichen Transistoren mit isoliertem Gate mit Injektion durch heiße Ladungsträger).
Bei einer anderen Ausführungsform besteht der Speicherpunkt ebenso aus einem Transistor mit isoliertem Gate, aber das isolierte Gate erstreckt sich lediglich über einen Teil des Kanals, wobei sich das Steuergate direkt über den Rest des Kanals erstreckt. Das Herstellungsverfahren gemäß der Erfindung ist mit den herkömmlichen Verfahren zur Herstellung integrierter Schaltkreise mit MOS-Transistoren, einschließlich der integrierten Schaltkreise mit komplementären MOS-Transistoren (CMOS), kompatibel. Insbesondere könnte der Speicher mit peripheren Schaltkreisen (insbesondere Dekodierern) hergestellt werden, die mittels einer herkömmlichen Technologie mit durch lokale Oxidation ausgeführten dicken Oxidzonen ausgeführt sind, während die eigentliche Speicherebene dann kein dickes Oxid umfaßt.
Gemäß einer sehr bedeutsamen Eigenschaft der Erfindung gestattet es das Herstellungsverfahren auf unerwartete Weise, Halbleiterbereiche vom p&spplus;-Typ zwischen den Bit-Leitungen ohne speziellen Maskierungsschritt zu bilden, die Bereiche
vom n&spplus;-Typ sifld, um diese Bereiche vom p&spplus;-Typ abzugrenzen (wobei das Substrat vom p&supmin;-Typ ist).
Hierzu werden zunächst diffundierte Leitungen vom n&spplus;-Typ, in Spalten, isolierte Gates aus polykristallinem Silicium an jeder Speicherstellenposition und Wort-Leitungen aus polykristallinem Silicium in Reihen gebildet, dann wird eine Oxidation der Oberfläche des integrierten Schaltkreiswafers auf solche Weise ausgeführt, daß sich dort, wo das Halbleitersubstrat nicht durch das polykristalline Silicium überdeckt ist, Oxid mit einer größeren Dicke in den mit n&spplus;-Typ dotierten Bereichen und mit geringerer Dicke in den Bereichen bildet, wo das Substrat seine ursprüngliche p&supmin;-Dotierung besitzt. Dann wird eine Implantation mit p-Typ mit einer Dosis und einer Intensität ausgeführt derart, daß die Verunreinigungen das Substrat dort durchdringen, wo es weniger dick ist, und dort gestoppt werden, wo es dicker ist, und dort, wo polykristallines Silicium vorhanden ist.
Weitere Merkmale und Vorteile der Erfindung werden beim Lesen der nachfolgenden detaillierten Beschreibung ersichtlich, die unter Bezugnahme auf die beigefügten Zeichnungen ausgeführt ist, in denen
- Figur 1 die herkömmliche Architektur eines EPRQM-Speichers in Erinnerung bringt;
- Figur 2 schematisch die herkömmliche Architektur eines weiteren EPROM-Speichers darstellt;
- Figur 3 schematisch in Draufsicht die Implantation auf einem Siliciumwafer bezüglich vier benachbarter Speicherstellen gemäß der Erfindung darstellt;
- Figur 4 einen Schnitt von Figur 3 gemäß einer Linie AA' parallel zu einer Wort-Leitung des Speichers darstellt;
- Figur 5 einen Schnitt von Figur 3 gemäß einer Linie BB' parallel zu einer Bit-Leitung des Speichers, d.h. parallel zu einer Spalte des Speichers, darstellt;
- Figur 6 gemäß einem Längsschnitt analog zu dem von Figur 4 eine Ausführungsvariante der Erfindung darstellt;
- Figuren 7 bis 13 verschiedene Schritte des Herstellungsverfahrens gemäß der Erfindung darstellen.
In Figur 1, die einen EPROM-Speicher mit herkömmlicher Architektur darstellt, sind mit Tij die das Netzwerk von Speicherstellen bildenden verschiedenen Transistoren mit isoliertem Gate bezeichnet, wobei i ein Zeilenindex und j ein Spaltenindex ist. Somit sind die Transistoren T11 bis T14 diejenigen der ersten Reihe, die Transistoren T21 bis T24 sind diejenigen der zweiten Reihe, etc.
Ebenso sind die Transistoren T11 bis T41 diejenigen der ersten Spalte, die Transistoren T12 bis T42 sind diejenigen der zweiten Spalte, etc.
Die Transistoren besitzen jeweils ein isoliertes Gate und ein Steuergate sowie zwei Halbleiterbereiche eines ersten Leitfähigkeitstyps (Source und Drain), die durch einen durch das Steuergate überdeckten Kanalbereich vom entgegengesetzten Leitfähigkeitstyp getrennt sind.
Die Steuergates der Transistoren einer selben Reihe sind sämtlich mit einer selben Wort-Leitung, LM1 bis LM4 für die Reihen 1 bis 4 jeweils verbunden.
Die Drain-Elektroden der Transistoren einer selben Spalte sind sämtlich mit einer selben Bit-Leitung, LB1 bis LB4 für die Spalten 1 bis 4 jeweils verbunden.
Die Wortleitungen sind Leiter (in der Praxis aus polykristallinem Silicium), die sich gemäß einer horizontalen Richtung (Richtung der Reihen) erstrecken. Die Bit-Leitungen sind Leiter, die sich in einer vertikalen Richtung (Richtung der Spalten) erstrecken.
Die Source-Elektroden sämtlicher Transistoren sind mit einem gemeinsamen niedrigen Potential Vss verbunden.
Entgegengesetzt zu dieser herkömmlichen Architektur stellt Figur 2 eine unterschiedliche Architektur dar, die aus der US-A-4 384 349 bekannt ist.
Bei der Architektur von Figur 2 sind die Transistoren stets im Reihen- und Spaltennetzwerk angeordnet, wobei die Transistoren der ersten Reihe ferner durch T11 bis T14, diejenigen der zweiten Reihe durch T21 bis T24 bezeichnet sind und der Transistor Tij allgemeiner den Transistor bezeichnet, der sich im Rechteck der Reihe i und der Spalte j befindet.
Die Steuergates der Transistoren der Reihe i sind dazu sämtlich mit einem Leiter mit allgemeiner horizontaler Richtung verbunden, der als Wort-Leitung LMi bezeichnet wird.
Leiter mit allgemeiner vertikaler Richtung bilden Bit-Leitungen LBj; jedoch im Gegensatz zum Fall von Figur 1 ist jede Bit-Leitung einerseits mit sämtlichen Transistoren der unmittelbar rechts von dieser Bit-Leitung befindlichen Spalte und andererseits mit sämtlichen Transistoren der unmittelbar links von dieser Bit-Leitung befindlichen Spalte verbunden (ausgenommen selbstverständlich die Bit-Leitungen der Ränder, von denen die eine keine Transistoren auf der linken Seite und die andere keine Transistoren auf der rechten Seite besitzt).
Indem somit beispielsweise die zweite Spalte von Transistoren T12 bis T42 und die dritte Spalte von Transistoren T13 bis T43 genommen wird, ist aus Figur 2 ersichtlich, daß die Drain-Elektroden sämtlicher Transistoren der zweiten Spalte mit einem Spaltenleiter LB2 verbunden sind und daß die Source-Elektroden sämtlicher Transistoren der dritten Spalte mit demselben Leiter der Spalte LB2 verbunden sind.
Die Bezeichnung Source oder Drain hat bei dieser Architektur keine große Bedeutung, und es reicht aus zu behalten, daß, wenn einer der Source- oder Drain-Bereiche eines Transistors mit einer Bit-Leitung verbunden ist, sein anderer Bereich (Drain oder Source) dann mit einer der ersten unmittelbar benachbarten Bit-Leitung verbunden ist.
Bevor diese Architektur in der praktischen Ausführung beschrieben wird, wird nun angegeben, wie dieser Speicher beim Lesen und Schreiben funktioniert.
Beim Schreiben wird eine Speicherstelle programmiert, indem ihr isoliertes Gate durch Injektion von heißen Ladungsträgern aufgeladen wird, d.h. indem, während der Transistor einen Strom zwischen seinen Source- und Drain-Bereichen führt, an das Steuergate ein ausreichend hohes Potential angelegt wird, damit die Ladungsträger (Elektroden) im isolierten Gate angezogen und in ihm eingefangen werden. Diese Injektionsweise ist herkömmlich, aber sie macht hier Vorsichtsmaßnahmen erforderlich, da die Transistoren nicht zwischen einer Bit-Leitung und einer Masse auf Vss angeschlossen sind, sondern zwischen zwei Bit-Leitungen angeschlossen sind. Der Begriff Bit-Leitung entspricht einem Leiter, der in der Lage ist, die in einer Speicherstelle enthaltene Information zu übertragen; in dieser Hinsicht ist eine Masseleitung auf Vss keine Bit-Leitung.
Um den Speicher in Schreibfunktion zu bringen, wird daher auf die folgende Weise vorgegangen:
- es wird angenommen, daß die zu programmierende Stelle der Transistor Tij am Kreuzungspunkt der Reihe i und der Spalte j ist;
- die unmittelbar rechts von der Spalte j befindliche Bit- Leitung LBj und sämtliche anderen rechts von der Spalte j befindlichen Bit-Leitungen sind auf ein hohes Potential Vcc (in der Praxis fünf Volt) gebracht, das auch als Drain-Potential bezeichnet werden kann.
- die unmittelbar links von der Spalte j befindliche Bit- Leitung und sämtliche anderen links von der Spalte j befindlichen Bit-Leitungen sind auf ein niedriges Potential Vss gebracht, das auch als Source-Potential bezeichnet werden kann.
Unter diesen Bedingungen weisen lediglich die Transistoren der Spalte j ein von ihrem Source-Potential verschiedenes Drain-Potential auf: die Transistoren der weiter rechts befindlichen Spalten weisen nämlich ein Potential Vcc auf ihrer Drain-Elektrode und ihrer Source-Elektrode auf; und die Transistoren der weiter links befindlichen Spalten weisen ein Potential Vss auf ihrer Drain-Elektrode und ihrer Source-Elektrode auf. Die Transistoren der Spalte j weisen auf der linken Seite (der Seite, die als Source bezeichnet wird) ein Potential Vss und auf der rechten Seite (die als Drain bezeichnet wird) ein Potential Vcc auf. Selbstverständlich wird die Bezeichnung links und rechts hier lediglich aus Gründen der Bequemlichkeit verwendet, und es kann die Richtung der Anwendung der Potentiale umgekehrt werden.
Demzufolge können die Transistoren der Spalte j gegebenenfalls einen Strom führen und können daher eine Injektion von heißen Ladungsträgern in ihrem isolierten Gate erfahren; die anderen können dies nicht.
Die Injektion erfolgt indessen lediglich für die Transistoren, deren Gate auf ein ausreichend hohes, als "Programmierpotential Vpp" bezeichnetes Potential gebracht wird.
Es sind zwei Fälle möglich:
- entweder ist die in den Transistor Tij zu schreibende Information eine logische "Null" und es soll dann keine Ladung in sein isoliertes Gate injiziert werden. In diesem Fall werden sämtliche Wort-Leitungen auf ein ausreichend niedriges Potential (beispielsweise Vss) gebracht, um jegliche Injektion zu verhindern;
- oder die in den Transistor Tij zu schreibende Information ist eine logische "Eins" und es soll eine Ladung im isolierten Gate gespeichert werden; in diesem Fall wird die (mit den Transistoren der Reihe i verbundene) Wort-Leitung LMi mit dem Programmierpotential Vpp verbunden, das in der Praxis in der Größe von 15 Volt ist.
Sämtliche anderen Wort-Leitungen sind auf ein niedriges Potential (beispielsweise Vss=0 Volt) gebracht.
Selbstverständlich ist die Bezeichnung logische "Null" oder "Eins" beliebig und es kann ebenso gut vorgesehen werden, daß es die logische Null ist, die einer Injektion von Ladungen in das isolierte Gate entspricht.
Das Lesen der in einem Speicherpunkt enthaltenen Information ist dem Schreiben völlig ähnlich.
Es wird ein an die die zu lesende Stelle enthaltende Wort- Leitung LMi ein Lesepotential und an sämtliche anderen ein niedriges Potential angelegt. Das an die Leitung LMi angelegte Lesepotential ist ausreichend hoch, um einen Transistor leitend zu machen, dessen isoliertes Gate keine Ladungsinjektion erhalten hat, und ausreichend niedrig, um einen Transistor nicht leitend zu machen, dessen isoliertes Gate eine Ladungsinjektion erfahren hat. Das an die anderen Leitungen angelegte niedrige Potential gestattet es nicht, einen Transistor leitend zu machen, ob er nun eine Ladungsinjektion erfahren hat oder nicht.
Das niedrige Potential ist beispielsweise Vss, das Lesepotential ist beispielsweise Vcc (ungefähr 5 Volt).
Wie bei dem Schreibvorgang wird an sämtliche links von der Spalte j befindlichen Bit-Leitungen ein niedriges Potential (beispielsweise Vss) und an sämtliche rechts von der Spalte j befindlichen Bit-Leitungen ein hohes Potential (grundsätzlich Vcc durch eine Widerstandsladung) angelegt. Somit können lediglich die Transistoren der Spalte j gegebenenfalls einen Strom führen (wenn sie indessen durch ihr Steuergate leitend gemacht sind); die anderen haben dasselbe Potential auf ihrem Drain und ihrer Source und sie können daher von keinem Strom durchflossen sein, selbst wenn das Potential ihres Gates ausreichend ist, um sie leitend zu machen.
Die Source der Transistoren der Spalte j liegt auf Vss und ihr Drain auf Vcc; von denjenigen Transistoren, die nicht zur Reihe i gehören, liegt das Gate auf einem niedrigen Potential, was ihr Leitendwerden verhindert; was den Transistor Tij der Reihe i anbelangt, ist sein Steuergate auf das Lesepotential (grundsätzlich Vcc) gebracht; wenn er in seinem isolierten Gate keine Ladungsspeicherung erfahren hat, wird er leitend gemacht und leitet einen Strom wirksam zwischen seinem Drain und seiner Source; wenn er eine Ladungsspeicherung erfahren hat, ist das Lesepotential nicht ausreichend, um ihn leitend zu machen, und er leitet dann keinen Strom zwischen seinem Gate und seinem Drain.
Das Lesen besteht somit in einer Erfassung des zwischen den beiden mit einer ausgewählten Transistorspalte verbundenen Bit-Leitungen fließenden Stroms.
Wie beim Schreiben ist somit das Prinzip des Lesens dieses Speichers von demjenigen eines herkömmlichen Speichers darin verschieden, daß die Anlegung eines Potentials Vss an sämtliche Spalten links und eines Potentials Vcc an sämtliche Spalten rechts statt eines Potentials Vcc an eine ausgewählte Spalte und Vss an sämtliche anderen erforderlich ist.
Es wird nun eine praktische Ausführung dieses Speichers gemäß der Erfindung beschrieben und insbesondere gezeigt, wie es die Architektur zu vermeiden gestattet, im Inneren des Netzwerkes von Speicherstellen eine dicke Oxidisolierung zwischen den Drains von Transistoren benachbarter Spalten vorzusehen. Diese Isolierung war bei der herkömmlichen Architektur von Figur 1 absolut erforderlich.
Figuren 3, 4 und 5 müssen gleichzeitig betrachtet werden. Sie stellen eine schematische Ansicht von vier benachbarten Zellen des Speichers dar, Zellen, die beispielsweise vier Transistoren T11, T12, T21, T22 der Figur 2 entsprechen.
Die Transistoren sind beispielsweise n-Kanal-Transistoren, die in einem epitaxiebehandelten Siliciumsubstrat vom p&supmin;-Typ gebildet sind.
Jeder Transistor besitzt einen Sourcebereich vom n&spplus;-Typ und einen Drainbereich vom n&spplus;-Typ, wobei diese beiden Bereiche durch einen durch ein isoliertes Gate überdeckten Kanalbereich vom p&supmin;-Typ getrennt sind. Das isolierte Gate ist vom Kanal durch eine dünne isolierende Schicht (Siliciumoxid) isoliert. Dieses isolierte Gate selbst ist durch ein Steuergate überdeckt und von diesem durch eine weitere dünne isolierende Schicht isoliert.
Die isolierten Gates sind Rechtecke aus polykristallinem Silicium, die durch Ätzen einer ersten als "erstes polykristallines Siliciumniveau" (poly 1) bezeichneten Schicht aus polykristallinem Silicium erhalten worden sind. Die Steuergates sind schmale Bereiche aus polykristallinem Silicium, die durch Atzen einer zweiten als "zweites polykristallines Siliciumniveau" (poly 2) bezeichneten Schicht aus polykristallinem Silicium erhalten worden sind. Diese Bereiche erstrecken sich in der Richtung der horizontalen Reihen des Netzwerkes und sie bilden gleichzeitig die Steuergates und die Wort-Leitungen, die diese Gates verbinden.
Diese Bit-Leitungen sind stark mit n&spplus;-Typ dotierte Streifen, die einerseits in die Oberfläche des Siliciumsubstrats und andererseits in die Transistorspalten diffundiert sind. Diese diffundierten Leitungen bilden gleichzeitig die Bit- Leitungen und die Source- und Drain-Bereiche der Transistoren, die mit diesen Bit-Leitungen gemäß der Architektur der Figur 2 verbunden werden sollen.
An der Stelle eines Transistors ist die Bit-Leitung rechts vom Transistor von der Bit-Leitung links-vom Transistor isoliert; diese Isolierung ergibt sich einfach aus dem Vorhandensein des Kanals des Transistors. Abgesehen von den Stellen der Transistoren, d.h. zwischen den Transistorreihen, muß eine spezielle Isolierung zwischen den benachbarten Bit- Leitungen (n&spplus;-Bereichen) vorgesehen werden.
Bei der hier vorgeschlagenden Struktur wird die Isolierung mittels der Bereiche vom p-Typ ausgeführt, die stärker als die Kanalbereiche der Transistoren dotiert sind, wobei sich diese Bereiche in dem Raum enthalten zwischen zwei benachbarten Bit-Leitungen, zwischen den Kanälen von zwei Transistoren benachbarter Reihen erstrecken.
Wenn die Struktur der Figur 3 mit den erläuternden Schnittansichten der Figuren 4 und 5 rekapituliert wird, ist ersichtlich, daß jeder Transistor einen durch das isolierte Gate überschalteten Kanal vom p&supmin;-Typ umfaßt, wobei der Kanal rechts und links durch sich über die gesamte Höhe (in Richtungder Spalten) der Speicherebene erstreckende Streifen vom n&spplus;-Typ begrenzt ist, wobei die Streifen gleichzeitig als Sources und Drains für beide Spalten benachbarter Transistoren und Bit-Leitungen für die Informationsübertragung zu oder vom Speicher dienen; überdies ist der Kanal oben und unten durch Bereiche vom p- oder p&spplus;-Typ begrenzt, die zwei benachbarte Transistoren einer selben Spalte trennen. Schließlich erstrecken sich in der Praxis die die Wort-Leitungen und Steuer-Gates bildenden Streifen aus polykristallinem Silicium des Niveaus 2 gleichzeitig horizontal oberhalb der Kanäle der Transistoren und oberhalb von Bit-Leitungen bildenden Teilen von n&spplus;-Bereichen.
Auf herkömmliche Weise und was hier nicht detailliert beschrieben werden muß, kann vorgesehen werden, die Leitfähigkeit der diffundierten Bit-Leitungen zu verbessern, indem über diesen Leitungen von den Wort-Leitungen isolierte und stellenweise mit den Bit-Leitungen in Kontakt tretende Metalleiter angeordnet werden. Was die Wort-Leitungen anbelangt, kann deren Leitfähigkeit verbessert werden, indem das polykristalline Silicium, aus dem sie hergestellt sind, durch eine metallische Siliciumverbindung überdeckt wird.
In Figur 6 ist eine Ausführungsvariante dargestellt. Diese Figur stellt das Äquivalent zur Figur 4 dar, d.h. einen Längsschnitt durch die Kanäle von zwei benachbarten Transistoren einer selben Reihe.
Der Unterschied bezüglich Figur 4 ist die Tatsache, daß die isolierten Gates in bezug auf die Kanäle der Transistoren, d.h. die sich zwischen den Bit-Leitungen vom n&spplus;-Typ erstreckenden Bereiche vom p&supmin;-Typ, versetzt angeordnet sind.
Wie aus Fig. 6 ersichtlich ist, erstrecken sich die isolierten Gates lediglich oberhalb eines Teils des Kanals, wobei der andere Teil direkt durch das Steuergate überdeckt ist (mit einer dünnen Isolierung zwischen dem Steuergate und dem Kanal).
Der Teil des Kanals, der durch das Steuergate überdeckt ist, ist derjenige, der sich auf der Seite der Source befindet, d.h. derjenige, der für Transistoren mit n-Kanal auf Vss gebracht ist.
Diese Anordnung ist dazu bestimmt zu verhindern, daß die kapazitive Kopplung zwischen dem isolierten Gate und dem Drain der Transistoren keine Störung der Funktion des Speichers beim Schreiben induziert.
Im Fall der Figur 4 tritt nämlich folgendes Phänomen auf: Während des Schreibens ist der Drain einer gesamten Spalte von Transistoren auf Vcc gebracht; die kapazitive Kopplung zwischen Drain und isoliertem Gate neigt dazu, das Potential des isolierten Gates auf einen Wert anzuheben, der gering, aber ausreichend ist, um zu beginnen, den Kanal des Transistors sehr leicht leitend zu machen. Da dieses Phänomen gleichzeitig für sämtliche Transistoren der Spalte auftritt, ist die gesamte Leitung nicht vernachlässigbar, und der Strom, der über sämtliche parallel angeordneten Transistoren fließt, neigt dazu, das Drainpotential dieser Transistoren abfallen zu lassen; insbesondere wird das Drainpotential des zu programmierenden Transistors spürbar niedriger als Vcc, was die Qualität der Programmierung verschlechtert.
Die Lösung der Figur 6 vermeidet diesen Nachteil, nicht indem die kapazitive Kopplung zwischen Source und Drain herabgesetzt wird (sie wird im Gegenteil erhöht), sondern indem der Kanal der Transistoren in zwei Teile, einen durch das isolierte Gate überdeckte Teil und einen einzig durch das Steuergate überdeckten Teil aufgeteilt wird. Auf diese Weise kann, selbst wenn die kapazitive Kopplung zwischen Drain und isoliertem Gate das Potential des isolierten Gates ansteigen läßt, diese Erhöhung jedenfalls den Teil des Kanals nicht leitend machen, der nicht vom isolierten Gate überdeckt ist. Nun, das Steuergate sämtlicher Transistoren einer Spalte mit Ausnahme eines einzigen ist auf ein Potential Vss gebracht, das jegliche Leitung des Teils des nicht durch das isolierte Gate überdeckten Kanals verhindert. Der Nachteil des Diagramms der Figur 4 ist somit nicht mehr vorhanden.
Es wird nun ein für die vorliegende Erfindung besonders interessantes Ausführungsverfahren beschrieben. Das gewählte Verfahren gestattet es, gleichzeitig die Speicherebene, in der die Transistoren mit isoliertem Gate nicht durch dicke Oxidzonen getrennt sind, und periphere Schaltkreise auszuführen, in denen die Transistoren auf herkömmliche Weise durch dicke Oxidzonen getrennt sind. Das nachfolgend beschriebene Verfahren entspricht einer Ausführung der peripheren Schaltkreise in die CMOS-Technologie.
Es wird von einem epitaxiebehandelten Siliciumsubstrat vom p&supmin;-Typ ausgegangen und es wird eine dünne Siliciumoxidschicht an der Oberfläche gebildet; diese Schicht wird mit einem lichtempfindlichen Harzfilm überdeckt, der zur Festlegung der n&supmin;-Typ-Zonen geätzt wird, in denen die p-Kanal- Transistoren der peripheren Schaltkreise gebildet werden. Es wird eine Verunreinigung vom n-Typ dort implantiert, wo das Harz das Substrat nicht schützt, und das Harz wird entfernt. Fig. 7 stellt die Struktur vor Entfernung des Harzes dar.
Es wird anschließend eine Glühbehandlung ausgeführt, um die Verunreinigung bis zu einer Tiefe von ungefähr 3 bis 4 Micrometer zu diffundieren, wobei somit die Zonen vom n-Typ festgelegt werden.
ES wird dann das auf der Oberfläche des Substrats vorhandene Oxid entfernt und es wird wieder eine dünne Siliciumoxidschicht von etwa 100 bis 200 Angström zum Wachsen gebracht, dann wird eine Siliciumnitridschicht deponiert, die zur Definition der dicken Oxidzonen in den peripheren Schaltkreisen bestimmt ist.
Das Nitrid wird gemäß einem Muster entsprechend den gewünschten dicken Oxidzonen photogeätzt und es wird das dicke Oxid (ungefähr 0,5 bis 0,6 Mikrometer) dort zum Wachsen gebracht, wo das Substrat nicht durch das Nitrid geschützt ist.
Das Nitrid und das dünne Oxid, das als Sockel gedient hat, wird entfernt, und es wird eine neue dünne Siliciumoxidschicht zum Wachsen gebracht. Fig. 8 stellt die Struktur in diesem Herstellungsstadium dar.
Es wird nun eine gleichmäßige polykristalline Siliciumschicht (erstes Niveau: poly 1) deponiert. Diese polykristalline Siliciumschicht hat eine Dicke von ungefähr 2000 Angström und ist mit n-Typ dotiert.
Es wird das erste polykristalline Siliciumniveau gemäß einem Muster vertikaler Streifen in der Speicherebene geätzt, wobei diese vertikalen Streifen die Zwischenräume festlegen, die dann die Bit-Leitungen trennen.
Fig. 9 stellt das Substrat in diesem Herstellungsstadium dar.
Es wird dann die Peripherie mit dem Harz geschützt, die keine Implantation mit n-Typ in diesem Stadium erfahren soll. Es wird eine Arsenimplantation dort ausgeführt, wo das Siliciumsubstrat weder durch das Harz, noch durch das erste polykristalline Siliciumniveau geschützt ist. Diese Implantation legt die Bit-Leitungen vom n&spplus;-Typ, LBo, LB1, etc. fest.
Fig. 10 stellt die Struktur in diesem Herstellungsstadium dar.
Das Harz wird entfernt.
Es sei festgestellt, daß die Arsenimplantation nach dem Niederschlag und der Ätzung des ersten polykristallinen Siliciumniveaus gestattet, die Variante der Fig. 4, nicht jedoch der Fig. 6 auszuführen. Für letztere muß die Arsenimplantation über eine Harzmaske ausgeführt werden, dann das Harz entfernt werden und das polykristalline Silicium deponiert und gemäß einem Muster geätzt werden, daß nicht automatisch mit dem Muster arsendotierter Streifen ausgerichtet ist.
Es wird dann ein dünnes Siliciumoxid gleichzeitig auf dem Substrat und auf dem ersten polykristallinen Siliciumniveau zum Wachsen gebracht. Die Speicherebene wird mit Harz überdeckt und das dünne Oxid wird außerhalb der Speicherebene entfernt, das Harz wird entfernt und es wird erneut eine dünne Siliciumoxidschicht zum Wachsen gebracht, die dann als Gateisolierung zu den Transistoren der Peripherie dient. Diese Schicht hat eine Dicke von ungefähr 300 Angström.
Es wird nun eine zweite polykristalline Siliciumschicht deponiert (zweites Niveau: poly 2) und es wird ggf. in diesem Stadium eine metallische Siliciumverbindung auf dieser Schicht gebildet, um die Leitfähigkeit der Schicht zu erhöhen.
Fig. 11 stellt die Struktur in diesem Stadium dar.
Durch Deponierung, Bestrahlung und Entwicklung einer Harzmaske wird das polykristalline Silicium in den Zonen geschützt, wo es weiterbestehen soll, und es wird dort entfernt, wo es nicht geschützt ist. Das Muster, das weiterbesteht, entspricht einerseits den Wort-Leitungen in der Speicherebene und andererseits den Gates von Transistoren und anderen gewünschten Verbindungen außerhalb der Speicherebene.
Man befindet sich in Gegenwart einer Struktur mit vertikalen polykristallinen Silizumleitungen des ersten Niveaus und horizontalen Leitungen des zweiten Niveaus. Es muß somit zu einer neuen Ätzung des ersten Niveaus fortgeschritten werden, um lediglich die isolierten Gates der Transistoren der Speicherebene festlegende Rechtecke zu erhalten. Es muß somit das erste polykristalline Siliciumniveau zwischen dem horizontalen Streifen des zweiten Niveaus eliminiert werden und lediglich unterhalb dieser Streifen weiterbestehen gelassen werden.
Zu diesem Zweck wird das Harz stehen gelassen, das zur Festlegung dieser Streifen gedient hat (statt daß es entfernt wird, wie dies allgemein nach einer Ätzung des polykristallinen Siliciums ausgeführt wird), und es wird durch Ultraviolettstrahlung gehärtet; auf diese Weise kann eine neue Harzschicht deponiert und aufgebracht werden, ohne das Harzmuster zum Verschwinden zu bringen, dann eine Bestrahlung und eine Entwicklung des Harzes gemäß einem Muster ausgeführt werden, das die gesamte Peripherie schützt und die Speicherebene bloßlegt.
Man hat nun eine Struktur, in der die Wort-Leitungen der Speicherebene durch die erste Harzschicht geschützt sind und die gesamten peripheren Schaltkreise durch die zweite Harzschicht geschützt sind.
Es wird nun das Ätzen des durch die eine oder die andere der Harzschichten nicht geschützten polykristallinen Siliciums fortgesetzt und dies führt zu einem Verschwinden des ersten polykristallinen Siliciumniveaus zwischen den horizontalen Streifen des zweiten Niveaus.
Die beiden Harzschichten werden entfernt.
Fig. 12 und 13 zeigen die Struktur in diesem Herstellungsstadium, wobei Fig. 12 einem Horizontalschnitt analog Fig. 4 und Fig. 13 einem Vertikalschnitt analog Fig. 5 entspricht.
In diesem Stadium muß eine Verunreinigung vom p-Typ zwischen den Transistoren benachbarter Reihen implantiert werden, aber einzig in dem Zwischenraum zwischen den diffundierten Bit-Leitungen; es könnte eine spezielle Harzmaske zur Festlegung der Implantationszonen verwendet werden, aber es wird vorgezogen, das nachfolgend beschriebene Verfahren anzuwenden.
Es wird eine Oxidation des Substrats bei relativ niedriger Temperatur (800 bis 900 Grad c) und bei feuchter Atmosphäre ausgeführt.
Das Oxid wächst viel schneller auf den Bereichen vom n&spplus;-Typ des Subtrats als auf den Bereichen vom p&supmin;-Typ; die Oxidation wird ausgeführt, bis ungefähr 2000 Angström Oxid auf den n&spplus;- Typ-Bereichen und lediglich 500 bis 600 Angström auf den p&spplus;- Typ-Bereichen erhalten werden. Es sind genau die durch die Wort-Leitungen nicht überdeckten Bereiche vom p&supmin;-Typ, die eine Implantation mit p-Typ erfahren sollen, während die n&spplus;- Bereiche, die Bit-Leitungen sind, diese Implantation nicht erfahren sollen.
Es wird somit das Oxid mit veränderlicher Dicke als Implantationsmaske für die Verunreinigung vom p-Typ verwendet; es wird indessen ein Schutzharz deponiert, das geätzt wird, damit es lediglich in den peripheren Zonen weiterbesteht und damit somit die Implantation in diesen Zonen verhindert wird.
Es wird beispielsweise Bor mit einer Energie implantiert, die ausreichend ist, um das die Bereiche von p&supmin;-Typ überdeckende Oxid zu durchqueren, und nicht ausreichend ist, um das die Bereiche vom n&spplus;-Typ überdeckende Oxid zu durchqueren und um das polykristalline Silicium dort zu durchqueren, wo es vorhanden ist.
Man wird somit zur Konfiguration der Fig. 4 und 5 (oder 6 und 5) geführt.
Die Verfahrens folge entspricht der normalen Herstellung von CMOS-Transistoren in den Zonen der Peripherie: mit einer Harzmaske werden die Speicherebene und die Transistoren mit n-Kanal geschützt, und es erfolgt eine Implantation in den Source- und Drain-Bereichen der Transistoren mit p-Kanal; mit einer anderen Harzmaske werden die Speicherebene und die Transistoren mit p-Kanal geschützt und es wird in den Source- und Drain-Bereichen der Transistoren mit n-Kanal implantiert; es wird ein flüssiges Glas mit niedriger Temperatur (900 bis 950ºC), beispielsweise ein 4% Bor und 5% Phosphor enthaltendes Glas, auf solche Weise deponiert, daß das Fließen nicht zu einer zu großen Seitendiffusion der n&spplus;-Typ- Bereiche des Subtrats führt.
In dieses Glas werden Kontaktlöcher zur Verbindung bestimmter mono- oder polykristalliner Siliciumbereiche mit einer metallischen Verbindungsschicht geätzt. Es wird eine Metall(Aluminium)-Schicht deponiert und anschließend wird sie geätzt.
Es können insbesondere auf den Bit-Leitungen angeordnete (aber von ihnen durch das Glas isolierte) metallische Leitungen vorgesehen werden, wobei diese metallischen Leitungen stellenweise mit den Bit-Leitungen vom n&spplus;-Typ in Kontakt treten; beispielsweise kann ein Kontakt alle 8 oder 16 Transistorreihen vorgesehen werden. Die Kontakte sollen nicht zu zahlreich vorgesehen werden, denn sie machen eine Zunahme des Zwischenraums zwischen zwei aufeinanderfolgenden Wort- Leitungen erforderlich.
Obwohl die hier gegebene detaillierte Beschreibung Speicher mit isoliertem Gate entspricht, kann die vorgeschlagene neue Architektur auf andere Speichertypen, einschließlich Festspeicher, angewendet werden.

Claims

1. Speicher, umfassend ein Netzwerk von Wort-Leitungen (LM1, LM2,...), die Zellen in Reihen verbinden, und von Bit- Leitungen (LB1, LB2, ...), die Spalten-Zellen verbinden, wobei die Wort-Leitungen Leiter sind, die zur Angabe einer bestimmten Reihe von Zellen dienen, und die Bit-Leitungen Leiter sind, die die Übertragung einer Information über den logischen Zustand der Zellen gestatten, mit denen sie verbunden sind, wobei jede sich am Kreuzungspunkt einer bestimmten Reihe und einer bestimmten Spalte befindende Zelle einen Transistor (T11, T12, ...) umfaßt, der eine mit einer Wort- Leitung verbundene Steuerelektrode und zwei Hauptelektroden aufweist, von denen die eine mit einer ersten Bit-Leitung und die andere mit einer anderen, der ersten benachbarten Bit-Leitung verbunden ist, wobei diese andere Bit-Leitung selbst mit einer Hauptelektrode eines Transistors einer zur bestimmten Spalte benachbarten Spalte verbunden ist, zu der die Zelle gehört, jede Zelle besteht aus einem Transistor mit isoliertem Gate, wobei die Transistoren einer zu zwei Reihen und zwei benachbarten Spalten gehörenden Gruppe auf die folgende Weise eingerichtet sind:

- Jeder Transistor umfaßt ein isoliertes Gate, das im wesentlichen aus einem rechteckförmigen Leiter besteht, der sich oberhalb einer den Kanal des Transistors bildenden Zone von einem ersten Leitfähigkeitstyp befindet;

- die Kanäle von zwei benachbarten Transistoren einer selben Spalte sind durch einen Bereich vom selben Leitfähigkeitstyp wie die Kanäle getrennt;

- die Kanäle von zwei benachbarten Transistoren einer selben Reihe sind benachbart einem selben Bereich vom entgegengesetzten Leitfähigkeitstyp, der sie trennt und der als Source für den einen der Transistoren und als Drain für den anderen dient;

dadurch gekennzeichnet, daß

- es kein durch Oxidation des Siliciums gebildetes dickes Oxid, zum Trennen der Transistoren einer selben Spalte voneinander gibt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß er Programmiermittel umfaßt, die zum Anlegen der folgenden Potentiale an die verschiedenen Zellen eingerichtet sind:

- an die Wort-Leitungen der Reihen von Zellen, die nicht programmiert werden sollen, wird ein niedriges Potential Vss angelegt;

- an die Wort-Leitung, die mit der zu programmierenden Zelle verbunden ist, wird ein Programmierpotential Vpp angelegt;

- an sämtliche Bit-Leitungen, die sich auf einer Seite der die zu Programmierende Zelle enthaltenden Spalte befinden, wird ein Drain-Potential Vcc angelegt, und an sämtliche auf der anderen Seite der die zu programmierende Zelle enthaltenden Spalte befindlichen Bit-Leitungen wird ein Source-Potential angelegt;

das Source-Potential, das Drain-Potential und das Programmierpotential sind derart, daß der Transistor, dessen eine Hauptlektrode auf dem Source-Potential, die andere auf dem Drain-Potential und seine Elektrode auf dem Programmierpotential liegt, eine Programmierung erfährt und daß jeder Transistor, von dem entweder seine beiden Hauptelektroden auf dem selben Potential oder seine Steuerelektrode auf dem niedrigen Potential liegen, nicht programmiert wird.

3. Speicher nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß der Transistor ein Transistor mit isoliertem Gate ist, der ein isoliertes Gate, ein Steuergate, einen Sourcebereich und einen Drainbereich und einen Kanalbereich zwischen dem Source- und dem Drainbereich aufweist, wobei sich das isolierte Gate lediglich über einen Teil des Kanalbereichs erstreckt und das Steuergate sich über den Rest des Kanalbereichs erstreckt.

4. Verfahren zur Herstellung eines Speichers mit isoliertem Gate nach einem der Ansprüche 1 bis 3, ausgehend von einem Substrat vom p&supmin;-Typ, bei dem zum einen zwischen den Spalten von Transistoren diffundierte Bit-Leitungen vom n&spplus;-Typ, zum anderen isolierte Gates an jeder Transistorposition und schließlich zugleich Steuergates für die Transistoren darstellende Wort-Leitungen gebildet werden, dadurch gekennzeichnet, daß das Verfahren außerdem einen Oxidationsschritt, der unter derartigen Bedingungen ausgeführt wird, daß das Oxid, das sich bildet, deutlich dicker dort ist, wo es mit n&spplus;-Typ dotierte Bereiche überdeckt, als dort, wo es das Substrat vom p&supmin;-Typ überdeckt, und einen Schritt zur Implantation einer Verunreinigung vom p-Typ umfaßt, maskiert durch das dickere Oxid und nicht maskiert durch das dünnere Oxid.