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Die vorliegende Erfindung betrifft einen seriellen
Datenprozessor entsprechend dem Oberbegriff des Hauptanspruchs.
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Ein derartiger Datenprozessor ist aus E.D.N. Electrical
Design News, vol. 31, no. 7, April 1986, Seiten 153 - 160,
162, Boston Massachusetts, USA; C.K. Fenger: "Bus links
peripherals, multiple masters in low-speed network" bekannt.
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Als Mittel zum Datentransfer zwischen mehreren
Datenprozessorchips, wie z.B. Mikroprozessoren, sind zwei Verfahren
bekannt. Das erste Verfahren ist ein paralleler
Datentransfer, bei dem Daten von zum Beispiel acht oder sechzehn Bits
in paralleler Form über einen Datenbus gesendet und
empfangen werden, der aus acht oder sechzehn parallelen
Datensignalleitungen besteht. Das zweite Verfahren ist ein
serieller Datentransfer, bei dem nacheinander eine Vielzahl von
Bits bitweise über eine einzige Datensignalleitung
übertragen und empfangen werden. Der serielle Datentransfer läßt
sich insbesondere mit einer geringeren Anzahl von Leitungen
zur Verbindung zwischen den Chips realisieren, und deshalb
ist die erforderliche Verdrahtung sehr einfach. Außerdem
sind die Chipkosten niedrig.
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Gewöhnlich wird der serielle Datentransfer unter Verwendung
einer einzigen seriellen Datensignalleitung und einer
einzigen Taktsignalleitung durchgeführt. Außerdem ist es
allgemein üblich, daß die Empfangseinheit nach dem
fehlerfreien Empfang seriell übertragener Daten ein
Empfangsbestätigungssignal (nachfolgend "ACK-Signal" genannt) an die
Datensendeeinheit schickt, um die Zuverlässigkeit des
Datentransfers sicherzustellen und zu verbessern. Dieses ACK-
Signal kann über eine speziell dafür vorgesehene Leitung
gesendet werden, was jedoch in dem Fall, daß mehrere
serielle Datenprozessoren an dieselbe Datensignalleitung und
dieselbe Taktsignalleitung angeschlossen sind, den Umfang
der Verdrahtung beträchtlich erhöht. Deshalb wird
gewöhnlich das ACK-Signal über die serielle Datensignalleitung
geschickt.
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In diesem Fall wird die Datensignalleitung von einem Pull-
up-Widerstand auf High-Pegel gezogen, und der
Ausgangspuffer, der an jedem seriellen Datenprozessor vorgesehen und
mit der seriellen Datensignalleitung verbunden ist, wird
durch eine Schaltung mit einer offenen Drainelektrode oder
einer offenen Kollektorelektrode realisiert, die nur aus
einem einzigen Pull-down-Transistor besteht. In der
vorliegenden Beschreibung schließt der Ausdruck "offene
Drainelektrode" die offene Kollektorelektrode ein. Wenn also der
Pull-down-Transistor eingeschaltet wird, wird die serielle
Datensignalleitung, die von dem Pull-up-Transistor auf
High-Pegel gezogen wird, durch die Wirkung des
eingeschalteten Pull-down-Transistors auf Low-Pegel gebracht, und
wenn der Pull-down-Transistor ausgeschaltet ist, wird die
serielle Datensignalleitung durch die Wirkung des Pull-up-
Widerstands auf High-Pegel gebracht. Dadurch kann der
Datenprozessor die Daten sequentiell übertragen, indem er den
Pull-down-Transistor des Ausgangspuffers in Übereinstimmung
mit den zu übertragenden Datenbits ein- und ausschaltet.
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Nach Abschluß der Datenübertragung bringt der datensendende
Datenprozessor den Ausgangspuffer, nämlich den Pull-down-
Transistor, in den ausgeschalteten Zustand, so daß die
serielle Datensignalleitung durch den Pull-up-Widerstand auf
High-Pegel gezogen wird. Unter dieser Bedingung legt der
datenempfangende Datenprozessor, wenn er den Empfang der
Daten fehlerfrei beendet hat, in Synchronisation mit dem
Taktsignal auf der Taktsignalleitung das ACK-Signal mit
Low-Pegel auf die serielle Datensignalleitung. Die serielle
Datensignalleitung wird nämlich durch den datenempfangenden
Datenprozessor auf Low-Pegel gezogen. Auf diese Weise kann
der datensendende Datenprozessor durch Erkennung des ACK-
Signals, d.h. des Low-Pegels auf der seriellen
Datensignalleitung, welcher erscheint, nachdem der datensendende
Datenprozessor die serielle Datensignalleitung am Ende der
Datenübertragung auf High-Pegel gelegt hat, feststellen,
daß der datenempfangende Datenprozessor die
Übertragungsdaten sicher empfangen hat.
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Bei dem oben genannten seriellen Datenprozessor bewirkt der
Ausgangspuffer mit offener Drainelektrode, daß die serielle
Datensignalleitung Low-Pegel erhält, indem die elektrische
Ladung der seriellen Datensignalleitung über den
eingeschalteten Ausgangspuffer-Transistor selbst abgeleitet
wird. Andererseits erhält die serielle Datensignalleitung
High-Pegel, indem sie nach dem Ausschalten des
Ausgangspuffer-Transistors über den Pull-up-Widerstand aufgeladen
wird. Da der Wert des Pull-up-Widerstandes bedeutend größer
ist als der des eingeschalteten Transistors, erfolgt der
Anstieg der Datensignalleitung auf High-Pegel langsamer als
das Abfallen der Datensignalleitung auf Low-Pegel. Deshalb
war die serielle Datentransfergeschwindigkeit auf einen
bestimmten Wert begrenzt. Die serielle Datensignalleitung mit
offener Drainelektrode kann gerade nur eine maximale
Datentransfergeschwindigkeit von 100 kHz verarbeiten.
Andererseits steht der serielle Datentransfer gegenwärtig auf
Grund der großen Fortschritte bei der verteilten
Verarbeitung auf Basis von Mikroprozessoren im Begriff,
vorherrschend zu werden, jedoch können Anwendungssysteme, die die
oben genannte Art des seriellen Datentransfers verwenden,
nur eine begrenzte Effizienz erreichen.
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Andererseits läßt sich ein serieller Datentransfer mit
hoher Geschwindigkeit realisieren, wenn die serielle
Datensignalleitung von einem Gegentaktausgangspuffer angesteuert
wird. Der Gegentaktausgangspuffer kann nämlich die
Datensignalleitung mit hoher Geschwindigkeit auf High-Pegel
ziehen. Allerdings ist es in dem Fall, daß ein
Gegentaktausgangspuffer verwendet wird, nicht möglich, die
Datensignalleitung für die Übertragung des ACK-Signals zu nutzen, das
über den sicheren Empfang der übertragenen Daten
informiert. Für das ACK-Signal ist also eine andere, speziell
dafür bestimmte Leitung erforderlich. Das ist ungünstig,
weil dadurch die begrenzte Anzahl der externen Anschlüsse
des Prozessors schlecht genutzt wird und die Verdrahtung
der Signal leitungen kompliziert wird, was zu höheren Kosten
der Anwendungssysteme führt.
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Der serielle Datenprozessor, der aus "Electrical Design
News" bekannt ist, verwendet einen I²C-Bus. Dieser I²C-Bus
besitzt den bedeutenden Nachteil, daß der Anstieg des
Signals langsam erfolgt und deshalb die
Übertragungsgeschwindigkeit nicht schnell genug wird, da er eine
Pufferstruktur mit offener Drainelektrode aufweist. Dieser
Nachteil stellt für sehr einfache Anwendungssysteme kein
Problem dar, wohl aber für Systeme, bei denen Mikrocomputer in
Form eines Netzwerkes miteinander verbunden sind. In diesem
Fall werden im allgemeinen große Datenmengen übertragen,
und die Leistungsfähigkeit des gesamten Systems wird
deshalb durch die Datentransfergeschwindigkeit begrenzt.
Andererseits sind in dem Fall eines Netzwerkes mit einer
Vielzahl von Knoten Puffer mit offener Drainelektrode günstig,
da sich Puffer mit offener Drainelektrode nicht gegenseitig
stören oder beeinflussen.
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Aus der Ep-A-0 162 932 ist ein Datenverarbeitungssystem mit
einer verbesserten Ausgangsschaltung bekannt, deren
Ausgangsanschluß sich wahlweise in einen Zustand hoher
Impedanz,
oder im Standby-Modus in einen Zustand fester
Spannung versetzen läßt.
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Demzufolge ist es eine Aufgabe der vorliegenden Erfindung,
einen seriellen Datenprozessor bereitzustellen, bei dem der
oben genannte Nachteil des herkömmlichen Datenprozessors
beseitigt ist.
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Eine andere Aufgabe der vorliegenden Erfindung besteht
darin, einen seriellen Datenprozessor bereitzustellen, der
in der Lage ist, einen seriellen Datentransfer hoher
Geschwindigkeit mit nur einer Datensignalleitung und einer
Taktsignalleitung zu realisieren.
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Eine weitere Aufgabe der vorliegenden Erfindung besteht
darin, einen seriellen Datenprozessor bereitzustellen, der
in der Lage ist, über eine serielle Datensignalleitung
einen seriellen Datentransfer mit einer hohen
Geschwindigkeit zu realisieren, und über dieselbe serielle
Datensignalleitung ein Datenempfangsbestätigungssignal zu
übertragen.
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Die obigen und weitere Aufgaben der vorliegenden Erfindung
werden durch die Merkmale des Hauptanspruchs erfüllt.
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Durch Hinzufügen einer Schaltung, die so aufgebaut ist, daß
die Puffer nur im Verlauf eines Datentransfers im Gegentakt
angesteuert werden, wird der Datentransfer über den
Gegentaktpuffer durchgeführt, so daß eine
Datentransfergeschwindigkeit erwartet werden kann, welche das Zehnfache von der
eines Puffers mit offener Drainelektrode beträgt.
Andererseits wird der Puffer in einem anderen Zustand als dem des
Datentransfers abgeschaltet, so daß sich die Puffer dann,
wenn gleichzeitig mehrere Knoten zugreifen, nicht
gegenseitig stören.
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Der Vorteil der beanspruchten Erfindung läßt sich nur durch
die Verwendung eines Gegentaktpuffers in einem seriellen
Datentransfersystem sowie durch die Bereitstellung von
Mitteln realisieren, mit denen die Gegentaktsteuerung nur
während des Datentransfers aktiviert wird.
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Weitere Vorteile werden durch die Merkmale der
Unteransprüche erzielt.
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Bei einem Ausführungsbeispiel des Datentransfersystems
enthält die Gegentakt-(push-pull)-treiberschaltung einen
p-Kanal-Transistor, der mit seinem einen Ende an der
Hochspannungsquelle und mit seinem anderen Ende am seriellen
Datenanschluß angeschlossen ist, und einen n-Kanal-Transistor,
der mit seinem einen Ende an Masse und mit seinem anderen
Ende am seriellen Datenanschluß angeschlossen ist. Der
Ausgangspuf fer enthält weiterhin eine Gate-Schaltung, die
zwischen dem Schiebeausgang eines Schieberegisters und den
Gate-Elektroden des p-Kanal- und n-Kanal-Transistors
angeschlossen ist, wobei die Gateschaltung durch eine
Zähleinrichtung gesteuert wird.
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Die Gate-Schaltung enthält ein NOR-Gate, dessen erster
Eingang mit dem Ausgang der Zähleinrichtung, und dessen
zweiter Eingang mit dem Schiebeausgang des Schieberegisters
verbunden ist. Das Ausgangssignal des NOR-Gates wird der
Gateelektrode des n-Kanal-Transistors zugeführt. Die
Gateschaltung enthält weiterhin ein erstes NAND-Gate, dessen
erster Eingang über einen Inverter mit dem Ausgang der
Zähleinrichtung, und dessen zweiter Eingang mit dem
Schiebeausgang des Schieberegisters verbunden ist. Das
Ausgangssignal des NAND-Gates wird der Gateelektrode des
p-Kanal-Transistors zugeführt, so daß dann, wenn die
Zähleinrichtung ein Ausgangssignal mit Low-Pegel erzeugt, das
Schiebeausgangssignal des Schieberegisters über das NAND-Gate und
das NOR-Gate den Gateelektroden des p-Kanal-
beziehungsweise
des n-Kanal-Transistors zugeführt wird, wodurch die
p-Kanal- und n-Kanal-Transistoren so zusammenwirken, daß
der serielle Datenanschluß entsprechend den Daten, die am
Schiebeausgang des Schieberegisters seriell ausgegeben
werden, im Gegentaktformat angesteuert wird, und daß
andererseits dann, wenn die Zähleinrichtung nach einer
vorgegebenen Anzahl von Taktimpulsen ein Ausgangssignal mit
High-Pegel erzeugt, die Ausgangssignale des NAND-Gates und des OR-
Gates auf High-Pegel beziehungsweise auf Low-Pegel
blockiert und die p-Kanal- und n-Kanal-Transistoren dadurch
ausgeschaltet werden.
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Weiterhin enthält die Pull-up-Einrichtung einen zweiten p-
Kanal-Transistor, der zwischen der Hochspannungsquelle und
dem seriellen Datenanschluß liegt. Die Gateelektrode des
zweiten p-Kanal-Transistors ist mit dem Ausgang der
Zähleinrichtung verbunden, so daß der zweite p-Kanal-Transistor
im ausgeschalteten Zustand verbleibt, wenn die
Zähleinrichtung ein Low-Pegel-Ausgangssignal abgibt und der
Ausgangspuffer dadurch in die Lage versetzt wird, den seriellen
Datenanschluß in Übereinstimmung mit den vom Schiebeausgang
des Schieberegisters gelieferten seriellen Daten
anzusteuern, und daß anderseits der zweite p-Kanal-Transistor
einschaltet wird, wenn die Zähleinrichtung nach einer
bestimmten Anzahl von Taktimpulsen ein High-Pegel-Ausgangssignal
abgibt, wodurch der serielle Datenanschluß und folglich die
einzelne Datensignalleitung über den eingeschalteten
zweiten p-Kanal-Transistor auf die hohe Spannung gezogen wird.
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Außerdem kann die Gateschaltung eine Empfangszustandsmarke
enthalten, welche auf Low-Pegel gesetzt wird, wenn der eine
Datenprozessor als Datensender verwendet wird, und auf
High-Pegel, wenn der eine Datenprozesssor als
Datenempfänger verwendet wird, sowie ein erstes OR-Gate, dessen erster
Eingang die Empfangszustandsmarke erhält, und dessen
zweiter Eingang mit dem Ausgang der Zähleinrichtung verbunden
ist. Der Ausgang des ersten OR-Gates ist mit dem ersten
Eingang des NOR-Gates sowie mit dem Eingang des vor dem
ersten Eingang des ersten NAND-Gates liegenden Inverters
verbunden.
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Weiterhin kann die Gateschaltung einen
Empfangsbestätigungssignalgenerator enthalten, der ein
Low-Pegel-Ausgangssignal liefert, wenn der eine Datenprozessor als
Datensender verwendet wird, und der ein High-Pegel-Ausgangssignal
erzeugt, wenn der eine Datenprozessor als Datenempfänger
fungiert und ein sicherer Datenempfang bestätigt werden
soll, sowie ein zweites OR-Gate, dessen erster Eingang mit
dem Empfangsbestätigungssignalgenerator, und dessen zweiter
Eingang mit dem Ausgang des NOR-Gates verbunden ist. Der
Ausgang des zweiten OR-Gates ist mit der Gateelektrode des
n-Kanal-Transistors verbunden.
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Genauer gesagt besitzt die Zähleinrichtung einen
Zähleingang, der über einen Eingangspuffer mit dem
Taktsignalanschluß verbunden ist. Der Datenprozessor enthält ferner
einen internen Taktsignalgenerator, der über einen
Dreizustandspuffer ein Taktsignal an den Taktsignalanschluß
liefert, und eine Taktsignalauswahlmarke, die am Steuereingang
des Dreizustandspuffers anliegt und den Dreizustandspuffer
im aktiven Zustand hält, wenn das interne Taktsignal
ausgewählt ist, und den Dreizustandspuffer in den Zustand hoher
Impedanz versetzt, wenn das externe Taktsignal ausgewählt
ist.
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Weiterhin enthält der Datenprozessor einen zweiten
Eingangspuffer, dessen Eingang mit dem Datenanschluß und
dessen Ausgang mit dem seriellen Dateneingang des
Schieberegisters verbunden ist. Es ist ein
Empfangsbestätigungssignaldetektor vorgesehen, dessen Eingang mit dem Ausgang des
zweiten Eingangspuffers verbunden ist.
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Die obigen und weitere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung sollen durch die folgende
Beschreibung bevorzugter Ausführungsbeispiele der Erfindung unter
Bezugnahme auf die beiliegenden Zeichnungen verdeutlicht
werden.
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Fig. 1 ist ein Blockschaltbild eines Ausführungsbeispiels
des seriellen Datenprozessors entsprechend der
vorliegenden Erfindung;
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Fig. 2 ist ein Steuerdiagramm für eine Betriebsart des in
Fig. 1 gezeigten Datenprozessors; und
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Fig. 3 ist ein Steuerdiagramm wie in Fig. 2, jedoch für
eine andere Betriebsart des in Fig. 1 dargestellten
Datenprozessors
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In Fig. 1 wird ein Datentransfersystem gezeigt, das ein
Paar von seriellen Datenprozessoren entsprechend der
vorliegenden Erfindung umfaßt. Das gezeigte System enthält
einen ersten und einen zweiten seriellen Datenprozessor 10A
und 10B, die über eine einzige Datensignalleitung 12 und
eine einzige Taktsignalleitung 14 miteinander verbunden
sind. Diese seriellen Datenprozessoren 10A und 10B besitzen
den gleichen Aufbau, und deshalb wurden gleichen bzw.
entsprechenden Elementen der seriellen Datenprozessoren 10A
und 10B dieselben Bezugszahlen zugeordnet. Jedoch wurde zur
Unterscheidung der seriellen Datenprozessoren 10A und 10B
allen Bezugszahlen, die für die Elemente des seriellen
Datenprozessors 10A vergeben wurden, ein großes "A"
hinzugefügt, und allen Bezugszahlen für die Elemente des seriellen
Datenprozessors 10B wurde ein großes "B" hinzugefügt.
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Im Folgenden wird nur der Aufbau des seriellen
Datenprozessors 10A erläutert, da die seriellen Datenprozessoren 10A
und 10B, wie oben erwähnt, den gleichen Aufbau besitzen.
Der serielle Datenprozessor 10A enthält ein
Achtbit-Schieberegister 20A, welches geeignet ist, ein paralleles
Achtbitdatum
zur Datenverarbeitungseinheit (nicht gezeigt) zu
übertragen bzw. von ihr zu empfangen. Das Schieberegister
20A besitzt einen seriellen Datenausgang 22A, der über
einen Ausgangspuffer (welcher weiter unten beschrieben
wird) mit dem Datenanschluß 24A verbunden ist, an dem die
serielle Datensignalleitung 12 angeschlossen ist. Der
serielle Dateneingang 26A des Schieberegisters 20A ist mit dem
Ausgang des Eingangspuffers 28A verbunden, dessen Eingang
am seriellen Datenanschluß 24A liegt. Ferner besitzt das
Schieberegister 20A einen Taktsignaleingang 30A, der mit
dem Ausgang des anderen Eingangspuffers 32A verbunden ist,
dessen Eingang am Taktsignalanschluß 34A liegt, an dem die
Taktsignalleitung 14 angeschlossen ist.
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Der Eingang des Eingangspuffers 32A ist außerdem mit dem
Ausgang des Dreizustandspuffers 36A verbunden, an dessen
Eingang das Taktsignal von dem im seriellen Datenprozessor
eingebauten internen Taktsignalgenerator 38A anliegt. Der
Dreizustandspuffer 36A wird durch eine zugehörige
Taktsignalauswahlmarke 40A so gesteuert, daß der
Dreizustandspuffer 36A bei Nutzung des internen Taktsignalgenerators
38A in den aktiven Zustand versetzt wird, und daß dann,
wenn das über die Taktsignalleitung 14 kommende externe
Taktsignal verwendet wird, der Dreizustandspuffer in den
Zustand hoher Impedanz versetzt wird.
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Der Ausgang des Eingangspuffers 32A ist außerdem mit einem
Taktzähler 42A verbunden, der ein Ergebnissignal mit High-
Pegel erzeugt, wenn er acht Taktsignale gezählt hat. Der
Ausgang des Taktzählers 42A ist mit einem Eingang des NAND-
Gates 44A verbunden, an dessen anderem Eingang die
Taktsignalauswahlmarke 40A anliegt. Der Ausgang des NAND-Gates
44A ist mit der Gateelektrode des p-Kanal-Transistors 46A
verbunden, der zwischen dem Datenanschluß 24A und der
Hochspannungsquelle angeschlossen ist. Der Transistor 46A
arbeitet als Pull-up-Transistor mit offener Drainelektrode.
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Der Ausgang des Taktzählers 42A ist weiterhin mit einem
Eingang des OR-Gates 48A verbunden, an dessen anderem
Eingang die Empfangszustandsmarke 50A anliegt. Diese
Empfangszustandsmarke 50A liegt auf High-Pegel, wenn der
Datenprozessor 10A als Datenempfänger arbeiten soll, und auf Low-
Pegel, wenn der Datenprozessor 10A als Datensender arbeiten
soll. Der Ausgang des OR-Gates 48A ist über einen Inverter
52A mit einem Eingang des NAND-Gates 54A verbunden. Der
andere Eingang dieses NAND-Gates 54A liegt am seriellen
Datenausgang 22A des Schieberegisters 20A, und sein Ausgang
ist mit der Gateelektrode des p-Kanal-Transistors 56A
verbunden, welcher zwischen dem Datenanschluß 24A und der
Hochspannungsquelle liegt. Außerdem ist der Ausgang des OR-
Gates 48A mit einem Eingang des NOR-Gates 58A verbunden,
dessen anderer Eingang ebenfalls am seriellen Datenausgang
22A des Schieberegisters 20A liegt. Der Ausgang dieses NOR-
Gates 58A ist mit einem Eingang des NOR-Gates 60A
verbunden, dessen anderer Eingang von dem ACK-Signalgenerator 62A
gespeist wird. Dieser ACK-Signalgenerator 60A wird von der
Datenverarbeitungseinheit (nicht gezeigt) angesteuert und
erzeugt ein ACK-Signal, wenn der Datenprozessor 10A die
seriellen Daten, die von einem anderen Datenprozessor
übertragen wurden, sicher empfangen hat. Der Ausgang des
OR-Gates 60A ist mit der Gateelektrode des n-Kanal-Transistors
64A verbunden, der zwischen dem Datenanschluß 24A und Masse
liegt. Der p-Kanal-Transistor 56A und der
n-Kanal-Transistor 64A arbeiten also zusammen als
Gegentaktausgangstreiber.
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Weiterhin ist der Ausgang des Eingangspuffers 28A mit einem
ACK-Signaldetektor 66A verbunden.
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Als nächstes soll die Wirkungsweise des oben genannten
Datentransfersystems für den Fall beschrieben werden, daß der
Datenprozessor 10A als serieller Datensender und der
Datenprozessor
10B als serieller Datenempfänger arbeitet.
Hierbei wird vorausgesetzt, daß das Schieberegister 20A mit
einem zu übertragenden Achtbitdatum geladen und die
Taktsignalauswahlmarke 40A auf High-Pegel gesetzt wurde, so daß
sich der zugehörige Dreizustandspuffer 36A im aktiven
Zustand befindet, womit die interne Taktsignalquelle 38A
ausgewählt ist. Weiterhin wird die Empfangszustandsmarke 50A
auf Low-Pegel gesetzt. Andererseits wird die
Taktsignalauswahlmarke 40B des Datenprozessor 10B auf Low-Pegel gesetzt,
was den zugehörigen Dreizustandspuffer 36B in den Zustand
hoher Impedanz versetzt, so daß das über die
Taktsignalleitung 14 geschickte externe Taktsignal ausgewählt und den
verschiedenen Teilen des Datenprozessors 10B zugeführt
wird. Die Empfangszustandsmarke 50B wird auf High-Pegel
gesetzt. Im Ergebnis gibt das OR-Gate 48B ein High-Pegel-
Signal ab, so daß an der Gateelektrode des
p-Kanal-Transistors 54B ein High-Pegel-Signal anliegt, das den Transistor
54B im ausgeschalteten Zustand hält, und an der
Gateelektrode des n-Kanal-Transistors 64B ein Low-Pegel-Signal
anliegt, das den Transistor 64B im ausgeschalteten Zustand
hält. Der Ausgangspuffer des Datenprozessors 10B befindet
sich also im ausgeschalteten bzw. im potentialfreien
Zustand. Da ferner die Taktsignalauswahlmarke 40B auf
Low-Pegel liegt, liefert das NAND-Gate 44B ein High-Pegel-Signal
an die Gateelektrode des p-Kanal-Transistors 46B, so daß
der Transistor 46B im ausgeschalteten Zustand verbleibt.
Auf diese Weise kann der Pegel am Datenanschluß 24B dem
Pegel auf der Datensignalleitung 12 folgen.
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In diesem Zustand wird das Taktsignal, das von dem
Taktsignalgenerator 38A erzeugt wird, dem Taktzähler 42A und
dem Schieberegister 20A, sowie über die Taktsignalleitung
14, den Taktsignalanschluß 34B und den Eingangspuffer 32B
ebenso dem Schieberegister 20B und dem Taktzähler 42B
zugeführt. In Synchronisation mit dem Taktsignal verschiebt das
Schieberegister 20A die Daten, die darin abgelegt sind, und
gibt die Daten bitweise am Datenausgang 22A aus.
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Zu diesem Zeitpunkt befindet sich der Ausgang des OR-Gates
48A auf Low-Pegel, da sowohl die Empfangszustandsmarke 50A
als auch der Ausgang des Taktzählers auf Low-Pegel liegen.
Dadurch hält der Inverter 52A den einen Eingang des NAND-
Gates 54A auf High-Pegel, so daß das NAND-Gate 54A als
Inverter wirkt und den p-Kanal-Transistor 56A mit dem
invertierten Signal der von dem Schieberegister 20A kommenden
Datenbits ansteuert.
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Da das OR-Gate 48A Low-Pegel liefert, wirkt andererseits
das NOR-Gate 58A als Inverter für das Ausgangssignal des
Schieberegisters 20A. Zu diesem Zeitpunkt befindet sich das
Ausgangssignal des ACK-Signalgenerators 62A auf Low-Pegel,
wie oben bereits erwähnt wurde. Damit kann das
Ausgangssignal des NOR-Gates 58A das OR-Gate 60A ohne Veränderung
durchlaufen. Das NOR-Gate 58A und das OR-Gate 60A wirken
also so zusammen, daß der n-Kanal-Transistor 64A mit dem
invertierten Signal der von dem Schieberegister 20A
kommenden Datenbits angesteuert wird.
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Demzufolge wird, wenn sich der Ausgang 22A des
Schieberegisters 20A auf High-Pegel befindet, der p-Kanal-Transistor
56A eingeschaltet und der n-Kanal-Transistor 64A
ausgeschaltet. Andererseits wird, wenn sich der Ausgang 22A des
Schieberegisters 20a auf Low-Pegel befindet, der p-Kanal-
Transistor 56A ausgeschaltet und der n-Kanal-Transistor 64A
eingeschaltet. Der p-Kanal-Transistor 56A und der n-Kanal-
Transistor 64A werden also ständig in unterschiedlichen,
einander entgegengesetzte Zustände versetzt und realisieren
damit für den Datenanschluß 24A eine Gegentaktansteuerung.
Folglich stellt das Schieberegister 20A an seinem Ausgang
in Synchronisation mit dem Taktsignal bitweise die in ihm
abgelegten Daten bereit, und die sequentiell gelieferten
Datenbits werden über den Ausgangspuffer, der, wie oben
erwähnt, aus dem p-Kanal-Transistor 56A und dem
n-Kanal-Transistor 64A besteht, zum Datenanschluß 24A weitergeleitet.
Die oberste und die zweite Kurve in Fig. 2 zeigen das
Taktsignal auf der Taktsignalleitung 14 beziehungsweise den
Zustand des Datenanschlusses 24A.
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Durch die Verwendung eines Gegentakttreibers für die
Ansteuerung des Datenanschlusses 24A und damit der seriellen
Datensignalleitung 12 läßt sich, wie bereits oben erwähnt
wurde, nicht nur der abfallende Übergang von High-Pegel auf
Low-Pegel, sondern auch der ansteigende Übergang von Low-
Pegel auf High-Pegel beschleunigen. Dementsprechend läßt
sich der serielle Datentransfer zum Beispiel bis auf 1 MHz
beschleunigen.
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Solange die acht Bitdaten aus dem Schieberegister 20A
herausgeschoben werden, bleibt das Ausgangssignal des
Taktzählers 42A auf Low-Pegel. Deshalb gibt das NAND-Gate 44A ein
High-Pegel-Signal an die Gateelektrode des
p-Kanal-Transistors 46A, so daß der p-Kanal-Transistor 46A im
ausgeschalteten Zustand gehalten wird. Der Transistor 46A wirkt also
wie ein hoher Pull-up-Widerstand. Deshalb fließt auch dann,
wenn das Ausgangssignal des Schieberegisters 20A Low-Pegel
besitzt, kein Strom über den Transistor 46A und den
Transistor 64A.
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Bei dem seriellen Datenprozessor 10B laufen andererseits
die seriellen Daten, die in der oben beschriebenen Weise
auf die Datensignalleitung 12 gelegt wurden, in den
Datenanschluß 24B und über den Eingangspuffer 28B zum
Schieberegister 20b, und das serielle Taktsignal, das am
Taktsignalanschluß 34B anliegt, wird über den Eingangspuffer 32B dem
Taktsignaleingang des Schieberegisters 20B zugeführt. Die
seriellen Daten werden somit in Synchronisation mit dem
Taktsignal seriell in das Schieberegister 20B
eingeschrieben.
Zu diesem Zeitpunkt befinden sich, wie oben erwähnt,
die Transistoren 56B und 64B im ausgeschalteten Zustand, da
die Empfangszustandsmarke 50B auf High-Pegel liegt.
Außerdem liefert das NAND-Gate 44B ein High-Pegel-Signal an den
p-Kanal-Transistor 46B, da sich die Taktsignalauswahlmarke
40B auf Low-Pegel befindet. Dadurch wird der Transistor 46B
im ausgeschalteten Zustand gehalten. Der Datenprozessor 10B
kann somit die Datensignalleitung 12 nicht ansteuern.
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Wenn der Taktzähler 42A die acht seriellen Taktsignale
abgezählt hat, schaltet sein Ausgang auf High-Pegel. Als
Folge davon erhält das Ausgangssignal des OR-Gates 48A
High-Pegel, worauf das NOR-Gate 58A seinen Ausgang
bedingungslos auf Low-Pegel legt. Da im datensendenden Prozessor
keine ACK-Kontrolle erfolgt, bleibt das Ausgangssignal des
ACK-Signalgenerators auf Low-Pegel. Dementsprechend erhält
auch das Ausgangssignal des OR-Gates 60A Low-Pegel, so daß
der n-Kanal-Transistor 64a ausgeschaltet wird. Andererseits
wird der Ausgang des NAND-Gates 54A bedingungslos auf High-
Pegel gelegt, was den p-Kanal-Transistor 56A in den
ausgeschalteten Zustand versetzt. Der Ausgangspuffer, der aus
den Transistoren 54A und 64A besteht, geht also in den
Zustand hoher Impedanz bzw. den potentialfreien Zustand über.
Somit wird die serielle Datensignalleitung in einen Zustand
versetzt, in dem sie durch den Datenprozessor 10A nicht
angesteuert werden kann. Gleichzeitig bringt das High-Pegel-
Ausgangssignal des Taktzählers 42A das Ausgangssignal des
NAND-Gates 44A auf Low-Pegel, wodurch der
p-Kanal-Transistor 46A einschaltet, so daß der Datenanschluß 24A und
damit die Datensignalleitung 12 durch die Wirkung des
eingeschalteten Transistors 46A auf High-Pegel gezogen werden.
Siehe den Abschnitt zum Zeitpunkt t8 bei der zweiten Kurve
in Fig. 2.
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Auf der anderen Seite prüft der datenempfangende
Datenprozessor 10B, ob die übertragenen Daten sicher empfangen
wurden
oder nicht. Wenn der fehlerfreie Empfang bestätigt
wird, bringt der ACK-Signalgenerator sein Ausgangssignal
auf High-Pegel. Im Ergebnis wird der n-Kanal-Transistor 64B
eingeschaltet, so daß am Datenanschluß 24B ein ACK-Signal
erscheint, wie mit der dritten Kurve in Fig. 2 gezeigt
wird. Die Datensignalleitung 12 wird also durch den
eingeschalteten Transistor 64B auf Low-Pegel gezogen. Demzufolge
erscheint nach dem Zeitpunkt t8 auf der Datensignalleitung
12 das Low-Pegel-ACK-Signal, wie an dem untersten
Kurvenverlauf in Fig. 2 zu erkennen ist.
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Dieses ACK-Signal wird über den Datenanschluß 24A und den
Eingangspuffer 28A zum ACK-Detektor 66A übertragen. Damit
wird dem datensendenden Datenprozessor 10A bestätigt, daß
die übertragenen Daten von dem datenempfangenden
Datenprozessor 10B sicher empfangen wurden. Der ACK-Detektor 66A
reagiert auf das ACK-Signal und gestattet dem
Datenprozessor 10A, das nächste Achtbitdatum zu übertragen.
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Bei dem oben beschriebenen Ausführungsbeispiel schickt der
datensendende Datenprozessor 10A sein Taktsignal an den
datenempfangenden Datenprozessor 10B. Es kann jedoch
stattdessen der datenempfangende Datenprozessor 10B sein
Taktsignal zum datensendenden Datenprozessor 10A schicken,
indem die Taktsignalauswahlmarke 40A auf Low-Pegel und die
Taktsignalauswahlmarke 40B auf High-Pegel gesetzt werden.
In diesem Fall wird die serielle Taktsignalleitung 14 von
dem empfangenden Datenprozessor 10B angesteuert, und die
serielle Datensignalleitung 12 wird nach Abschluß der
Übertragung einer Achtbit-Dateneinheit vom Prozessor 10A zum
Prozessor 10B durch den empfangenden Datenprozessor 10B auf
High-Pegel gezogen. Die übrige Funktion der Operation ist
jedoch dieselbe wie in dem oben genannten Fall.
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Das oben beschriebene Ausführungsbeispiel befindet sich in
Übereinstimmung mit einem Datenübertragungsformat, bei dem
das ACK-Signal in Synchronisaticn zur fallenden Flanke des
seriellen Taktimpulses erzeugt wird, welcher unmittelbar
nach dem Empfang der acht Datenbits eintrifft. Es kann
jedoch modifiziert werden, um einem zweiten
Datenübertragungsformat zu entsprechen, bei dem das ACK-Signal nicht
unmittelbar nach dem Empfang der acht Datenbits, sondern
erst nach Ablauf einer kurzen Verzögerungszeit nach dem
Empfang der übertragenen Daten geliefert wird.
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Dieses zweite Datenübertragungsformat läßt sich mit dem
Datentransfersystem realisieren, das in Fig. 1 gezeigt wird.
Im Fall des zweiten Datenübertragungsformats wird der
Taktzähler 42A so modifiziert, daß er ein High-Pegel-Signal
liefert, wenn neun Taktsignale gezählt sind. Deshalb
steuert, wie in Fig. 3 gezeigt wird, der Ausgangspuffer des
Datenprozessors 10A den Datenanschluß 24A bis zum Zeitpunkt
t9 im Gegentaktformat an. Da das Schieberegister ein High-
Pegel-Signal liefert, wenn alle acht Datenbits
herausgeschoben sind, werden der Datenanschluß 24A und dadurch die
Datensignalleitung 12 auf High-Pegel gezogen, nachdem das
Achtbitdatum übertragen ist. Danach werden die beiden
Transistoren 56A und 64A des Ausgangspuffers in Reaktion auf
das High-Pegel-Ausgangssignal des Taktzählers 42A zum
Zeitpunkt t9 ausgeschaltet. Zu diesem Zeitpunkt geht das
Ausgangssignal des NAND-Gates 44A auf Low-Pegel, so daß der
Transistor 46A eingeschaltet wird und die
Datensignalleitung 12 im Pull-up-Zustand hält. Andererseits erzeugt zum
Zeitpunkt t9 der datenempfangende Datenprozessor 10B in
Synchronisation mit der abfallenden Flanke des seriellen
Taktsignales das ACK-Signal.
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Das System kann also durch die Änderung der zu zählenden
Anzahl von Taktsignalen modifiziert werden, um verschiedene
Datenübertragungsformate zu realisieren.
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Weiterhin wird bei dem oben beschriebenen
Ausführungsbeispiel das Empfangsbestätigungssignal über die serielle
Datensignalleitung geschickt. Wenn jedoch die
Taktsignalleitung einen Aufbau mit offener Drainelektrode besitzt, kann
das Empfangsbestätigungssignal auch über die
Taktsignalleitung übertragen werden.
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Wie aus der obigen Erläuterung erkennbar ist, steuert der
serielle Datenprozessor die serielle Datensignalleitung im
Gegentakt an, wenn die zu sendenden Daten in einem
seriellen Format über die serielle Datensignalleitung übertragen
werden sollen. Dadurch lassen sich die Daten mit einer
hohen Geschwindigkeit übertragen. Andererseits wird nach
Abschluß der seriellen Datenübertragung die
Gegentaktsteuerung in den passiven Zustand bzw. in den Zustand hoher
Impedanz versetzt, und gleichzeitig wird die serielle
Datensignalleitung auf High-Pegel vorgespannt. Deshalb ist es
möglich, das Empfangsbestätigungssignal über die serielle
Datensignalleitung zu übertragen.
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Die Erfindung wurde somit unter Bezugnahme auf spezielle
Ausführungsbeispiele vorgestellt und beschrieben. Es soll
jedoch angemerkt werden, daß die vorliegende Erfindung in
keiner Weise auf Einzelheiten des dargestellten Aufbaus
beschränkt ist, sondern daß innerhalb des Umfangs der
anhängenden Ansprüche Änderungen und Modifikationen möglich
sind.