JPH0779336B2 - 双方向通信ラインのバッファ装置 - Google Patents
双方向通信ラインのバッファ装置Info
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- JPH0779336B2 JPH0779336B2 JP1126790A JP12679089A JPH0779336B2 JP H0779336 B2 JPH0779336 B2 JP H0779336B2 JP 1126790 A JP1126790 A JP 1126790A JP 12679089 A JP12679089 A JP 12679089A JP H0779336 B2 JPH0779336 B2 JP H0779336B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L5/1461—Suppression of signals in the return path, i.e. bidirectional control circuits
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- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、機器を接続する双方向通信ラインに設ける
双方向通信ラインのバッファ装置に関するものである。
双方向通信ラインのバッファ装置に関するものである。
第８図は従来の機器を接続する双方向通信ラインを示す
ブロック図である。
ブロック図である。
第８図において、１は第１の機器に設けられている第１
の制御部、２は第２の機器に設けられている第２の制御
部を示し、この第1,第２の制御部1,2は複数の双方向通
信ライン、例えばシリアルクロックライン31,データラ
イン32,リセットライン33,・・・などで接続されてい
る。
の制御部、２は第２の機器に設けられている第２の制御
部を示し、この第1,第２の制御部1,2は複数の双方向通
信ライン、例えばシリアルクロックライン31,データラ
イン32,リセットライン33,・・・などで接続されてい
る。
次に、動作について説明する。
第１の制御部１から第２の制御部２にデータを伝送する
場合、第１の制御部１がシリアルクロックライン31,デ
ータライン32にそれぞれシリアルクロック，データを送
出すると、第２の制御部２はシリアルクロックライン31
で受信したシリアルクロックに基づいてデータライン32
で受信したデータの状態を識別し、第１の制御部１から
送信されたデータを受信する。
場合、第１の制御部１がシリアルクロックライン31,デ
ータライン32にそれぞれシリアルクロック，データを送
出すると、第２の制御部２はシリアルクロックライン31
で受信したシリアルクロックに基づいてデータライン32
で受信したデータの状態を識別し、第１の制御部１から
送信されたデータを受信する。
そして、例えばデータの最後に挿入されている伝送終了
データを受信することにより、第１の制御部１からのデ
ータの受信を終了する。
データを受信することにより、第１の制御部１からのデ
ータの受信を終了する。
なお、第２の制御部２から第１の制御部１にデータを伝
送する場合も、同様に行なわれる。
送する場合も、同様に行なわれる。
従来の機器は、上述したように、１系統の複数のライン
31,32,33,・・・で接続されているので、システムが小
さい場合は、例えば第８図に示すように、制御部の数が
少ないため、データを送信する制御部とデータを受信す
る制御部の各ライン31,32,33,・・・のトータルは短く
なるため、伝送するパルス波形がなまなず、データを正
確に伝送することができる。
31,32,33,・・・で接続されているので、システムが小
さい場合は、例えば第８図に示すように、制御部の数が
少ないため、データを送信する制御部とデータを受信す
る制御部の各ライン31,32,33,・・・のトータルは短く
なるため、伝送するパルス波形がなまなず、データを正
確に伝送することができる。
しかし、システムが大きくなるにつれて制御部の数が多
くなるので、各制御部を接続する各ライン31,32,33,・
・・の長さは同じでも、データを送信する制御部とデー
タを受信する制御部の各ライン31,32,33,・・・のトー
タルは長くなるため、伝送するパルス波形がなまってく
る。
くなるので、各制御部を接続する各ライン31,32,33,・
・・の長さは同じでも、データを送信する制御部とデー
タを受信する制御部の各ライン31,32,33,・・・のトー
タルは長くなるため、伝送するパルス波形がなまってく
る。
そして、伝送するパルス波形のなまりがひどくなると、
データの伝送（通信）エラーが発生するという不都合が
あった。
データの伝送（通信）エラーが発生するという不都合が
あった。
そこで、それぞれの制御部を接続する各ライン31,32,
33,・・・の中間に、パルス波形を増幅するバッファ装
置を挿入することが考えられるが、各ライン31,32,33,
・・・は双方向通信ラインであるため、データの通信方
向を判別してバッファ装置を駆動させなければならない
ので、バッファ装置を通信方向に応じて駆動させる構成
が複雑になるという不都合があった。
33,・・・の中間に、パルス波形を増幅するバッファ装
置を挿入することが考えられるが、各ライン31,32,33,
・・・は双方向通信ラインであるため、データの通信方
向を判別してバッファ装置を駆動させなければならない
ので、バッファ装置を通信方向に応じて駆動させる構成
が複雑になるという不都合があった。
この発明は、上記したような不都合を解消するためにな
されたもので、双方向通信ラインが長くてもデータ伝送
が確実にできるとともに、データ長に影響されることな
く双方向通信ラインののどこにでも挿入でき、多くの制
御部を接続してシステムアップ図ることのできる双方向
通信ラインのバッファ装置を提供するものである。
されたもので、双方向通信ラインが長くてもデータ伝送
が確実にできるとともに、データ長に影響されることな
く双方向通信ラインののどこにでも挿入でき、多くの制
御部を接続してシステムアップ図ることのできる双方向
通信ラインのバッファ装置を提供するものである。
前述の課題を解決するために本発明が採用した手段を説
明する。
明する。
データラインおよびクロックラインに挿入された双方向
通信ラインのバッファ装置において、 前記クロックラインに転送されたクロックの転送方向を
判別する通信方向判別手段と、 前記クロックラインに転送されるクロックパルスの個数
から所定のデータ長を判別するデータ長判別手段と、 前記データラインおよびクロックラインに挿入されてい
る双方向バッファ回路の前記通信方向判別手段が判別し
た方向のバッファ回路を前記データ長判別手段が判別し
たデータ長の期間導通状態にする制御手段と、 を備える。
通信ラインのバッファ装置において、 前記クロックラインに転送されたクロックの転送方向を
判別する通信方向判別手段と、 前記クロックラインに転送されるクロックパルスの個数
から所定のデータ長を判別するデータ長判別手段と、 前記データラインおよびクロックラインに挿入されてい
る双方向バッファ回路の前記通信方向判別手段が判別し
た方向のバッファ回路を前記データ長判別手段が判別し
たデータ長の期間導通状態にする制御手段と、 を備える。
通信方向判別手段はクロックラインに転送されたクロッ
クの転送方向を判別する。
クの転送方向を判別する。
データ長判別手段はクロックラインに転送されるクロッ
クパルスの個数から所定のデータ長を判別する。
クパルスの個数から所定のデータ長を判別する。
制御手段は、データラインおよびクロックラインに挿入
された双方向バッファ回路の通信方向判別手段が判別し
た通信方向に対するバッファ回路をデータ長判別手段が
判別したデータ長の期間導通状態にする。
された双方向バッファ回路の通信方向判別手段が判別し
た通信方向に対するバッファ回路をデータ長判別手段が
判別したデータ長の期間導通状態にする。
以上のように、クロックラインに転送されるクロックパ
ルスの転送方向を判別し、判別された方向のバッファ回
路を導通状態にし、また、導通状態を、クロックライン
に転送されたパルスの個数から所定のデータ長を判別
し、判別されたデータ長の期間導通状態を接続させるよ
うにしたので、簡易な構成で双方向のデータを確実に波
形成形して中断出力させることができる。
ルスの転送方向を判別し、判別された方向のバッファ回
路を導通状態にし、また、導通状態を、クロックライン
に転送されたパルスの個数から所定のデータ長を判別
し、判別されたデータ長の期間導通状態を接続させるよ
うにしたので、簡易な構成で双方向のデータを確実に波
形成形して中断出力させることができる。
以下、この発明の実施例を図に基づいて説明する。
第１図はこの発明の一実施例による同期式の双方向通信
ラインのバッファ装置の構成を示すブロック図である。
ラインのバッファ装置の構成を示すブロック図である。
第１図において、11は双方向通信ラインとしてのシリア
ルクロックラインを示し、図示を省略した第１の機器の
制御部に、図示を省略したシリアルクロックラインを介
して第１の端子111が接続され、第２の機器の制御部
に、図示を省略したシリアルクロックラインを介して第
２の端子112が接続される。
ルクロックラインを示し、図示を省略した第１の機器の
制御部に、図示を省略したシリアルクロックラインを介
して第１の端子111が接続され、第２の機器の制御部
に、図示を省略したシリアルクロックラインを介して第
２の端子112が接続される。
12は双方向通信ラインとしてのデータラインを示し、図
示を省略した第１の機器の制御部に、図示を省略したデ
ータラインを介して第１の端子121が接続され、第２機
器の制御部に、図示を省略したデータラインを介して第
２の端子122が接続される。
示を省略した第１の機器の制御部に、図示を省略したデ
ータラインを介して第１の端子121が接続され、第２機
器の制御部に、図示を省略したデータラインを介して第
２の端子122が接続される。
13は第1,第２の端子111,112からシリアルクロックライ
ン11に供給されるシリアルクロックの通信方向を判別す
る通信方向判別回路を示し、第１の端子111にシリアル
クロックが供給されるのを判別する第１の通信方向判別
回路13Aと、第２の端子112にシリアルクロックが供給さ
れるのを判別する第２の通信方向判別回路13Bで構成さ
れている。
ン11に供給されるシリアルクロックの通信方向を判別す
る通信方向判別回路を示し、第１の端子111にシリアル
クロックが供給されるのを判別する第１の通信方向判別
回路13Aと、第２の端子112にシリアルクロックが供給さ
れるのを判別する第２の通信方向判別回路13Bで構成さ
れている。
そして、第１の通信方向判別回路13Aは、第１の端子111
に供給されるシリアルクロックを反転するインバータ回
路13a1と、このインバータ回路13a1の出力を入力とする
とともに、第２の通信方向判別回路13Bを構成するRSフ
リップフロップ回路13b2の出力を入力とするNAND回路
13a2、このNAND回路13a2の出力を入力Ｓとし、第２の通
信方向判別回路13Bを構成するRSフリップフロップ回路1
3b3の出力および後述するデータ長判別回路14を構成
するNOR回路146の出力をそれぞれ入力ＲとするRSフリッ
プフロップ回路13a3で構成されている。
に供給されるシリアルクロックを反転するインバータ回
路13a1と、このインバータ回路13a1の出力を入力とする
とともに、第２の通信方向判別回路13Bを構成するRSフ
リップフロップ回路13b2の出力を入力とするNAND回路
13a2、このNAND回路13a2の出力を入力Ｓとし、第２の通
信方向判別回路13Bを構成するRSフリップフロップ回路1
3b3の出力および後述するデータ長判別回路14を構成
するNOR回路146の出力をそれぞれ入力ＲとするRSフリッ
プフロップ回路13a3で構成されている。
なお、第２の通信方向判別回路13Bも同様な構成とされ
ている。
ている。
14はデータ長判別回路を示し、シリアルクロックライン
11に供給されるシリアルクロックを増幅するバッファ回
路141と、第1,第２の通信方向判別回路13A,13Bを構成す
るRSフリップフロップ回路13a3,13b3の出力をそれぞ
れ入力とするINV−OR回路142と、このINV−OR回路142の
出力を反転するインバータ回路143と、バッファ回路141
の出力を入力CKとし、インバータ回路143の出力を入力C
Lとするとともに、８個のシリアルクロックパルスをカ
ウントすると、ハイ状態のパルスを出力Q4として出力と
する４ビットカウンタ144と、この４ビットカウンタ144
の出力Q4,インバータ回路145の出力および後述する保護
回路15を構成するINV−AND回路154の出力をそれぞれ入
力とするNOR回路146で構成されている。
11に供給されるシリアルクロックを増幅するバッファ回
路141と、第1,第２の通信方向判別回路13A,13Bを構成す
るRSフリップフロップ回路13a3,13b3の出力をそれぞ
れ入力とするINV−OR回路142と、このINV−OR回路142の
出力を反転するインバータ回路143と、バッファ回路141
の出力を入力CKとし、インバータ回路143の出力を入力C
Lとするとともに、８個のシリアルクロックパルスをカ
ウントすると、ハイ状態のパルスを出力Q4として出力と
する４ビットカウンタ144と、この４ビットカウンタ144
の出力Q4,インバータ回路145の出力および後述する保護
回路15を構成するINV−AND回路154の出力をそれぞれ入
力とするNOR回路146で構成されている。
そして、インバータ回路145には、電源投入時に第1,第
２の通信方向判別回路13A,13Bを構成するRSフリップフ
ロップ回路13a3,13b3を初期リセットするためのリセッ
ト信号が抵抗R1,コンデンサC1の直列回路から供給され
る。
２の通信方向判別回路13A,13Bを構成するRSフリップフ
ロップ回路13a3,13b3を初期リセットするためのリセッ
ト信号が抵抗R1,コンデンサC1の直列回路から供給され
る。
15は保護回路を示し、データ長判別回路14を構成するIN
V−OR回路142の出力を入力Ａとするモノマルチバイブレ
ータ151と、このモノマルチバイブレータ151の出力Ｑを
入力とするインバータ回路152と、このインバータ回路1
52に接続されている積分回路153と、この積分回路153の
出力およびモノマルチバイブレータ151の出力Ｑを入力
とするINV−AND回路154で構成されている。
V−OR回路142の出力を入力Ａとするモノマルチバイブレ
ータ151と、このモノマルチバイブレータ151の出力Ｑを
入力とするインバータ回路152と、このインバータ回路1
52に接続されている積分回路153と、この積分回路153の
出力およびモノマルチバイブレータ151の出力Ｑを入力
とするINV−AND回路154で構成されている。
そして、モノマルチバイブレータ151には時定数を決定
する抵抗R2,コンデンサC2が接続されている。
する抵抗R2,コンデンサC2が接続されている。
16はシリアルクロックライン11に挿入されている双方向
バッファ回路を示し、第１の端子111に供給されるシリ
アルクロックパルスを、第１の通信方向判別回路13Aを
構成するRSフリップフロップ回路13a3の出力Ｑに基づい
て増幅する第１のスリーステイトバッファ回路161と、
第２の端子112に供給されるシリアルクロックパルス
を、第２の通信方向判別回路13Bを構成するRSフリップ
フロップ回路13b3の出力Ｑに基づいて増幅する第２のス
リーステイトバッファ回路162で構成されている。
バッファ回路を示し、第１の端子111に供給されるシリ
アルクロックパルスを、第１の通信方向判別回路13Aを
構成するRSフリップフロップ回路13a3の出力Ｑに基づい
て増幅する第１のスリーステイトバッファ回路161と、
第２の端子112に供給されるシリアルクロックパルス
を、第２の通信方向判別回路13Bを構成するRSフリップ
フロップ回路13b3の出力Ｑに基づいて増幅する第２のス
リーステイトバッファ回路162で構成されている。
17はデータライン12に挿入されている双方向バッファ回
路を示し、第１の端子121に供給されるデータを、第１
の通信方向判別回路13Aを構成するRSフリップフロップ
回路13a3の出力Ｑに基づいて増幅する第１のスリーステ
イトバッファ回路171と、第２の端子122に供給されるデ
ータを、第２の通信方向判別回路13Bを構成するRSフリ
ップフロップ回路13b3の出力Ｑに基づいて増幅する第２
のスリーステイトバッファ回路172で構成されている。
路を示し、第１の端子121に供給されるデータを、第１
の通信方向判別回路13Aを構成するRSフリップフロップ
回路13a3の出力Ｑに基づいて増幅する第１のスリーステ
イトバッファ回路171と、第２の端子122に供給されるデ
ータを、第２の通信方向判別回路13Bを構成するRSフリ
ップフロップ回路13b3の出力Ｑに基づいて増幅する第２
のスリーステイトバッファ回路172で構成されている。
第２図（ａ）〜（ｃ）は動作を説明するための波形図で
あり、第２図（ａ）はシリアルクロックライン11の第1,
第２の端子111,112に供給されるシリアルクロックパル
スSCKを示し、第２図（ｂ）はRSフリップフロップ回路1
3a3,13b3の出力を示し、第２図（ｃ）は４ビットカウ
ンタ144の出力Q4を示す。
あり、第２図（ａ）はシリアルクロックライン11の第1,
第２の端子111,112に供給されるシリアルクロックパル
スSCKを示し、第２図（ｂ）はRSフリップフロップ回路1
3a3,13b3の出力を示し、第２図（ｃ）は４ビットカウ
ンタ144の出力Q4を示す。
次に、動作について説明する。
まず、初期状態では、第1,第２の端子111,112に、第２
図（ａ）に示すように、ハイ状態のシリアルクロックパ
ルスSCKが供給され、抵抗R1,コンデンサC1の直列回路か
らリセット信号がインバータ回路145に供給され、RSフ
リップフロップ回路13a3,13b3はリセットされているの
で、RSフリップフロップ回路13a3,13b3の出力Ｑはロー
状態、RSフリップフロップ回路13a3,13b3の出力は、
第２図（ｂ）に示すように、ハイ状態となっており、４
ビットカウンタ144の出力Q4は、第２図（ｃ）に示すよ
うに、ロー状態となっている。
図（ａ）に示すように、ハイ状態のシリアルクロックパ
ルスSCKが供給され、抵抗R1,コンデンサC1の直列回路か
らリセット信号がインバータ回路145に供給され、RSフ
リップフロップ回路13a3,13b3はリセットされているの
で、RSフリップフロップ回路13a3,13b3の出力Ｑはロー
状態、RSフリップフロップ回路13a3,13b3の出力は、
第２図（ｂ）に示すように、ハイ状態となっており、４
ビットカウンタ144の出力Q4は、第２図（ｃ）に示すよ
うに、ロー状態となっている。
したがって、第１のスリーステイトバッファ回路161,17
1および第２のスリーステイトバッファ回路162,172はフ
ローティング状態である。
1および第２のスリーステイトバッファ回路162,172はフ
ローティング状態である。
この状態で、第１の端子111に、第２図（ａ）に示す状
態のシリアルクロックパルスSCKが供給され、シリアル
クロックパルスSCKがロー状態に変化すると、インバー
タ回路13a1の出力はハイ状態に変化するので、NAND回路
13a2の出力はロー状態に変化する。
態のシリアルクロックパルスSCKが供給され、シリアル
クロックパルスSCKがロー状態に変化すると、インバー
タ回路13a1の出力はハイ状態に変化するので、NAND回路
13a2の出力はロー状態に変化する。
このようにNAND回路13a2の出力が変化すると、RSフリッ
プフロップ回路13a3の出力Ｑはロー状態からハイ状態に
変化し、出力は、第２図（ｂ）に示すように、ハイ状
態からロー状態に変化するので、第１のスリーステイト
バッファ回路161,171は動作状態となり、第１の端子1
11,121に供給されるシリアルクロックパルスSCK,データ
は第１のスリーステイトバッファ回路161,171で増幅さ
れて第２の端子112,122に供給される。
プフロップ回路13a3の出力Ｑはロー状態からハイ状態に
変化し、出力は、第２図（ｂ）に示すように、ハイ状
態からロー状態に変化するので、第１のスリーステイト
バッファ回路161,171は動作状態となり、第１の端子1
11,121に供給されるシリアルクロックパルスSCK,データ
は第１のスリーステイトバッファ回路161,171で増幅さ
れて第２の端子112,122に供給される。
また、INV−OR回路142の出力がロー状態からハイ状態に
変化し、インバータ143の出力がハイ状態からロー状態
に変化するので、４ビットカウンタ144はクリアが解除
され、第１の端子111に供給されたシリアルクロックパ
ルスSCKはバッファ回路141で増幅されて４ビットカウン
ト144に供給され、カウントされる。
変化し、インバータ143の出力がハイ状態からロー状態
に変化するので、４ビットカウンタ144はクリアが解除
され、第１の端子111に供給されたシリアルクロックパ
ルスSCKはバッファ回路141で増幅されて４ビットカウン
ト144に供給され、カウントされる。
なお、上述した状態で、シリアルクロックパルスSCKが
ロー状態からハイ状態に変化すると、NAND回路13a2の出
力は変化するが、RSフリップフロップ回路13a3の出力Q,
は保持されるとともに、NAND回路13b2の出力は保持さ
れる。
ロー状態からハイ状態に変化すると、NAND回路13a2の出
力は変化するが、RSフリップフロップ回路13a3の出力Q,
は保持されるとともに、NAND回路13b2の出力は保持さ
れる。
したがって、第２の端子112にシリアルクロックパルスS
CKが供給されても、第２スリーステイトバッファ回路16
2,172はフローティング状態を保持し、第１スリーステ
イトバッファ回路161,171は動作状態を保持する。
CKが供給されても、第２スリーステイトバッファ回路16
2,172はフローティング状態を保持し、第１スリーステ
イトバッファ回路161,171は動作状態を保持する。
そして、４ビットカウンタ144が８個のシリアルクロッ
クパルスSCKをカウントすると、４ビットカウンタ144の
出力Q4は、第２図（ｃ）に示すように、変化するので、
RSフリップフロップ回路13a3はリセットされて初期状態
となるため、RSフリップフロップ回路13a3の出力Ｑはハ
イ状態からロー状態に変化し、出力は、第２図（ｂ）
に示すように、ロー状態からハイ状態に変化する。
クパルスSCKをカウントすると、４ビットカウンタ144の
出力Q4は、第２図（ｃ）に示すように、変化するので、
RSフリップフロップ回路13a3はリセットされて初期状態
となるため、RSフリップフロップ回路13a3の出力Ｑはハ
イ状態からロー状態に変化し、出力は、第２図（ｂ）
に示すように、ロー状態からハイ状態に変化する。
したがって、第１のスリーステイトバッファ回路161,17
1はフローティング状態となる。
1はフローティング状態となる。
このように各部が動作している途中で第１の端子111に
シリアルクロックパルスSCKが供給されなくなると、保
護回路15を構成するモノマルチバイブレータ151に接続
されている抵抗R1,コンデンサC1で決定される時定数
（１データを伝送する時間よりも長く、１データの伝送
を開始してから次のデータの伝送が開始される時間より
も短い時間）で第１のスリーステイトバッファ回路161,
171は強制的にリセットされ、フローティング状態とな
る。
シリアルクロックパルスSCKが供給されなくなると、保
護回路15を構成するモノマルチバイブレータ151に接続
されている抵抗R1,コンデンサC1で決定される時定数
（１データを伝送する時間よりも長く、１データの伝送
を開始してから次のデータの伝送が開始される時間より
も短い時間）で第１のスリーステイトバッファ回路161,
171は強制的にリセットされ、フローティング状態とな
る。
したがって、データを伝送している途中で、何らかの原
因で１ワードを構成するビット数の正規のデータが送ら
れてこなかったとき、各部を初期状態にリセットでき
る。
因で１ワードを構成するビット数の正規のデータが送ら
れてこなかったとき、各部を初期状態にリセットでき
る。
上述したように、この実施例によれば、長い双方向通信
ラインに双方向通信ラインのバッファ装置を挿入するこ
とにより、通信データの波形整形およびドライブ能力の
アップが図れ、確実な通信が可能になる。
ラインに双方向通信ラインのバッファ装置を挿入するこ
とにより、通信データの波形整形およびドライブ能力の
アップが図れ、確実な通信が可能になる。
そして、双方向通信ラインの任意の位置に単独で設置で
きる。
きる。
さらに、１ワードを構成する最小ビット数毎に通信方向
を判別するため、通信プロトコルの影響を受けない。
を判別するため、通信プロトコルの影響を受けない。
また、複数の双方向通信ラインの通信方向からなるシス
テムであっても、それらのうちのどれか１つのラインの
通信方向を判別することにより、他の双方向通信ライン
も制御できるので、他の双方向通信ラインには双方向バ
ッファ回路のみを設ければよい。
テムであっても、それらのうちのどれか１つのラインの
通信方向を判別することにより、他の双方向通信ライン
も制御できるので、他の双方向通信ラインには双方向バ
ッファ回路のみを設ければよい。
第３図はこの発明の他の実施例による同期式の双方向通
信ラインのバッファ装置の構成を示すブロック図であ
る。
信ラインのバッファ装置の構成を示すブロック図であ
る。
第３図において、第１図と同一または相当部分には同一
符号を付して説明を省略する。
符号を付して説明を省略する。
21は通信方向とデータ長を判別する判別回路を示し、第
１の判別回路21Aと、第２の判別回路21Bで構成されてい
る。
１の判別回路21Aと、第２の判別回路21Bで構成されてい
る。
そして、第１の判別回路21Aは第１の端子111に供給され
るシリアルクロックパルスを反転するインバータ回路21
a1と、このインバータ回路21a1の出力を入力Ａとし、第
２の判別回路21Bを構成するモノマルチバイブレータ21b
2の出力を入力とするモノマルチバイブレータ21a2
で構成され、モノマルチバイブレータ21a2の出力Ｑが双
方向バッファ回路16,17を構成する第１のバッファ回路1
61,171に供給されている。
るシリアルクロックパルスを反転するインバータ回路21
a1と、このインバータ回路21a1の出力を入力Ａとし、第
２の判別回路21Bを構成するモノマルチバイブレータ21b
2の出力を入力とするモノマルチバイブレータ21a2
で構成され、モノマルチバイブレータ21a2の出力Ｑが双
方向バッファ回路16,17を構成する第１のバッファ回路1
61,171に供給されている。
なお、第２の判別回路21Bも同様な構成とされている。
そして、モノマルチバイブレータ21a2,21b2には時定数
を決定する抵抗R,コンデンサＣが接続されている。
を決定する抵抗R,コンデンサＣが接続されている。
さらに、モノマルチバイブレータ21a2,21b2は、一度ト
リガされると、時定数（設定時間）だけ出力を反転させ
るトリガタイプと、設定時間内に再度トリガされると、
設定時間をリセットするリトリガタイプとがある。
リガされると、時定数（設定時間）だけ出力を反転させ
るトリガタイプと、設定時間内に再度トリガされると、
設定時間をリセットするリトリガタイプとがある。
第４図（ａ），（ｂ）は、モノマルチバイブレータ21
a2,21b2がトリガタイプの場合の動作を説明するための
波形図であり、第４図（ａ）はシリアルクロックライン
11の第1,第２の端子111,112に供給されるシリアルクロ
ックパルスSCKを示し、第４図（ｂ）はモノマルチバイ
ブレータ21a2,21b2の出力Ｑを示す。
a2,21b2がトリガタイプの場合の動作を説明するための
波形図であり、第４図（ａ）はシリアルクロックライン
11の第1,第２の端子111,112に供給されるシリアルクロ
ックパルスSCKを示し、第４図（ｂ）はモノマルチバイ
ブレータ21a2,21b2の出力Ｑを示す。
次に、動作について説明する。
まず、初期状態では、第1,第２の端子111,112に、第４
図（ａ）に示すように、ハイ状態のシリアルクロックパ
ルスSCKが供給されているので、モノマルチバイブレー
タ21a2,21b2の出力Ｑは、第４図（ｂ）に示すように、
ロー状態、出力はハイ状態となっている。
図（ａ）に示すように、ハイ状態のシリアルクロックパ
ルスSCKが供給されているので、モノマルチバイブレー
タ21a2,21b2の出力Ｑは、第４図（ｂ）に示すように、
ロー状態、出力はハイ状態となっている。
したがって、第１のスリーステイトバッファ回路161,17
1および第２のスリーステイトバッファ回路162,172はフ
ローティング状態である。
1および第２のスリーステイトバッファ回路162,172はフ
ローティング状態である。
この状態で、第１の端子111、第４図（ａ）に示す状態
のシリアルクロックパルスSCKが供給され、シリアルク
ロックパルスSCKがロー状態に変化すると、インバータ
回路21a1の出力はハイ状態に変化するので、モノマルチ
バイブレータ21a2の出力Ｑは、第４図（ｂ）に示すよう
に、設定時間だけハイ状態に変化する。
のシリアルクロックパルスSCKが供給され、シリアルク
ロックパルスSCKがロー状態に変化すると、インバータ
回路21a1の出力はハイ状態に変化するので、モノマルチ
バイブレータ21a2の出力Ｑは、第４図（ｂ）に示すよう
に、設定時間だけハイ状態に変化する。
したがって、この設定時間をデータの伝送に要する時間
よりも長く設定することにより、データを伝送すること
ができる。
よりも長く設定することにより、データを伝送すること
ができる。
そして、設定時間の後にモノマルチバイブレータ21a2の
出力がロー状態に変化すると、第１のスリーステイトバ
ッファ回路161,171はフローティング状態となる。
出力がロー状態に変化すると、第１のスリーステイトバ
ッファ回路161,171はフローティング状態となる。
したがって、先の実施例と同様な効果を得ることができ
る。
る。
第５図（ａ），（ｂ）は、モノマルチバイブレータ21
a2,21b2がトリガタイプの場合の動作を説明するための
波形図であり、第５図（ａ）はシリアルクロークライン
11の第1,第２の端子111,112に供給されるシリアルクロ
ックパルスSCKを示し、第５図（ｂ）はモノマルチバイ
ブレータ21a2,21b2の出力Ｑを示す。
a2,21b2がトリガタイプの場合の動作を説明するための
波形図であり、第５図（ａ）はシリアルクロークライン
11の第1,第２の端子111,112に供給されるシリアルクロ
ックパルスSCKを示し、第５図（ｂ）はモノマルチバイ
ブレータ21a2,21b2の出力Ｑを示す。
次に、動作について説明する。
まず、初期状態で、第１の端子111に、第５図（ａ）に
示す状態のシリアルクロックパルスSCKが供給され、シ
リアルクロックパルスSCKがロー状態に変化すると、イ
ンバータ回路21a1の出力はハイ状態に変化するので、モ
ノマルチバイブレータ21a2の出力Ｑは、第５図（ｂ）に
示すように、設定時間だけハイ状態に変化する。
示す状態のシリアルクロックパルスSCKが供給され、シ
リアルクロックパルスSCKがロー状態に変化すると、イ
ンバータ回路21a1の出力はハイ状態に変化するので、モ
ノマルチバイブレータ21a2の出力Ｑは、第５図（ｂ）に
示すように、設定時間だけハイ状態に変化する。
しかし、設定時間を１ビットのデータを伝送する時間よ
りも長く設定すると、モノマルチバイブレータ21a2はシ
リアルクロックパルスSCKによって順次リトリガされる
ので、所定ビットのデータを伝送することができる。
りも長く設定すると、モノマルチバイブレータ21a2はシ
リアルクロックパルスSCKによって順次リトリガされる
ので、所定ビットのデータを伝送することができる。
そして、シリアルクロックパルスSCKが供給されなくな
った所定時間の後にモノマルチバイブレータ21a2の出力
がロー状態に変化するので、第１のスリーステイトバッ
ファ回路161,171はフローティング状態となる。
った所定時間の後にモノマルチバイブレータ21a2の出力
がロー状態に変化するので、第１のスリーステイトバッ
ファ回路161,171はフローティング状態となる。
したがって、先の実施例と同様な効果を得ることができ
るとともに、伝送するデータのビット数が任意のものに
も使用できる。
るとともに、伝送するデータのビット数が任意のものに
も使用できる。
第６図はこの発明のさらに他の実施例による非同期式の
双方向通信ラインのバッファ装置の構成を示すブロック
図である。
双方向通信ラインのバッファ装置の構成を示すブロック
図である。
第６図において、第１図と同一または相当部分には同一
符号を付して説明を省略する。
符号を付して説明を省略する。
31は第1,第２の端子121,122からデータライン12に供給
されるデータの通信方向を判別する通信方向判別回路を
示し、第１の端子121にデータが供給されるのを判別す
る第１の通信方向判別回路31Aと、第２の端子122にデー
タが供給されるのを判別する第２の通信方向判別回路31
Bで構成されている。
されるデータの通信方向を判別する通信方向判別回路を
示し、第１の端子121にデータが供給されるのを判別す
る第１の通信方向判別回路31Aと、第２の端子122にデー
タが供給されるのを判別する第２の通信方向判別回路31
Bで構成されている。
そして、第１の通信方向判別回路31Aは、第１の端子121
に供給されるデータを反転するインバータ回路31a1と、
このインバータ回路31a1の出力を入力CKとし、第２の通
信方向判別回路31Bを構成するＤフリップフロップ回路3
1b2の出力を入力Ｄとするとともに、第２の通信方向
判別回路31Bを構成するＤフリップフロップ回路31b2の
出力および後述するデータ長判別回路32を構成するカ
ウンタ323の出力Qnを入力とするINV−OR回路31a3の出力
を入力CLとするＤフリップフロップ回路31a2で構成さ
れ、Ｄフリップフロップ回路31a2の出力Ｑは双方向バッ
ファ回路17を構成する第１のスリーステイトバッファ回
路171に供給されている。
に供給されるデータを反転するインバータ回路31a1と、
このインバータ回路31a1の出力を入力CKとし、第２の通
信方向判別回路31Bを構成するＤフリップフロップ回路3
1b2の出力を入力Ｄとするとともに、第２の通信方向
判別回路31Bを構成するＤフリップフロップ回路31b2の
出力および後述するデータ長判別回路32を構成するカ
ウンタ323の出力Qnを入力とするINV−OR回路31a3の出力
を入力CLとするＤフリップフロップ回路31a2で構成さ
れ、Ｄフリップフロップ回路31a2の出力Ｑは双方向バッ
ファ回路17を構成する第１のスリーステイトバッファ回
路171に供給されている。
なお、第２の通信方向判別回路13Bも同様な構成とされ
ている。
ている。
32はデータ長判別回路を示し、第1,第２の通信方向判別
回路31A,31Bを構成するＤフリップフロップ回路31a2,32
b2の出力Ｑを入力とするNOR回路321と、このNOR回路321
の出力を入力CLとするクロック発振器322と、このクロ
ック発振器322の出力CKを入力CKとするとともに、NOR回
路321の出力を入力CLとするカウンタ323で構成されてい
る。
回路31A,31Bを構成するＤフリップフロップ回路31a2,32
b2の出力Ｑを入力とするNOR回路321と、このNOR回路321
の出力を入力CLとするクロック発振器322と、このクロ
ック発振器322の出力CKを入力CKとするとともに、NOR回
路321の出力を入力CLとするカウンタ323で構成されてい
る。
第７図（ａ）〜（ｃ）は動作を説明するため波形図であ
り、第７図（ａ）はデータランイン12の第1,第２の端子
121,122に供給されるデータDATAを示し、第７図（ｂ）
はＤフリップフロップ回路31a2,31b2の出力Ｑを示し、
第７図（ｃ）はクロック発振器322が出力するクロック
パルスCKを示す。
り、第７図（ａ）はデータランイン12の第1,第２の端子
121,122に供給されるデータDATAを示し、第７図（ｂ）
はＤフリップフロップ回路31a2,31b2の出力Ｑを示し、
第７図（ｃ）はクロック発振器322が出力するクロック
パルスCKを示す。
次に動作について説明する。
まず、初期状態では、第1,第２の端子121,122に、第７
図（ａ）に示すように、ハイ状態のデータDATAが供給さ
れているので、Ｄフリップフロップ回路32a2,32b2の出
力Ｑは、第７図（ｂ）に示すように、ロー状態、Ｄフリ
ップフロップ路32a2,32b2の出力はハイ状態となって
おり、データ長判別回路32のカウンタ323の出力Qnがロ
ー状態となっている。
図（ａ）に示すように、ハイ状態のデータDATAが供給さ
れているので、Ｄフリップフロップ回路32a2,32b2の出
力Ｑは、第７図（ｂ）に示すように、ロー状態、Ｄフリ
ップフロップ路32a2,32b2の出力はハイ状態となって
おり、データ長判別回路32のカウンタ323の出力Qnがロ
ー状態となっている。
したがって、第1,第２のスリーステイトバッファ回路17
1,172はフローティング状態である。
1,172はフローティング状態である。
この状態で、第１の端子121に、第７図（ａ）に示す状
態のデータDATAが供給され、データDATAがロー状態にな
ると、インバータ回路31a1の出力はハイ状態に変化する
ので、Ｄフリップフロップ回路32a2の出力Ｑは、第７図
（ｂ）に示すように、ハイ状態に変化し、出力はロー
状態に変化する。
態のデータDATAが供給され、データDATAがロー状態にな
ると、インバータ回路31a1の出力はハイ状態に変化する
ので、Ｄフリップフロップ回路32a2の出力Ｑは、第７図
（ｂ）に示すように、ハイ状態に変化し、出力はロー
状態に変化する。
このようにＤフリップフロップ回路32a2の出力Q,が変
化すると、第１スリーステイトバッファ回路171は動作
状態となり、第１の端子121に供給されるデータDATAは
第１のスリーステイトバッファ回路171で増幅されて第
２の端子122に供給される。
化すると、第１スリーステイトバッファ回路171は動作
状態となり、第１の端子121に供給されるデータDATAは
第１のスリーステイトバッファ回路171で増幅されて第
２の端子122に供給される。
また、NOR回路321の出力がハイ状態からロー状態に変化
するので、クロック発振器322,カウンタ323はクリアが
解除されるため、クロック発振器322は、第７図（ｃ）
に示すクロックパルスCKの発振を開始し、カウンタ323
はクロック発振器322が出力するクロックパルスCKをカ
ウントする。
するので、クロック発振器322,カウンタ323はクリアが
解除されるため、クロック発振器322は、第７図（ｃ）
に示すクロックパルスCKの発振を開始し、カウンタ323
はクロック発振器322が出力するクロックパルスCKをカ
ウントする。
なお、上述した状態で、データライン12の第２の端子12
2にデータDATAが供給されても、Ｄフリップフロップ回
路31a2の出力がロー状態となっているので、Ｄフリッ
プフロップ回路31b2は初期状態を保持する。
2にデータDATAが供給されても、Ｄフリップフロップ回
路31a2の出力がロー状態となっているので、Ｄフリッ
プフロップ回路31b2は初期状態を保持する。
したがって、第２の端子122にデータDATAが供給されて
も、第２のスリーステイトバッファ回路172はフローテ
ィング状態を保持し、第１スリーステイトバッファ回路
171は動作状態を保持する。
も、第２のスリーステイトバッファ回路172はフローテ
ィング状態を保持し、第１スリーステイトバッファ回路
171は動作状態を保持する。
そして、カウンタ323が所定のビットに対応するクロッ
クパルスCKをカウントすると、カウンタ323の出力Qnが
変化するので、Ｄフリップフロップ回路31a2はリセット
されて初期状態となるため、Ｄフリップフロップ回路31
a2の出力Ｑは、第７図（ｂ）に示すように、ハイ状態か
らロー状態に変化し、出力はロー状態からハイ状態に
変化する。
クパルスCKをカウントすると、カウンタ323の出力Qnが
変化するので、Ｄフリップフロップ回路31a2はリセット
されて初期状態となるため、Ｄフリップフロップ回路31
a2の出力Ｑは、第７図（ｂ）に示すように、ハイ状態か
らロー状態に変化し、出力はロー状態からハイ状態に
変化する。
したがって、第１のスリーステイトバッファ回路171は
フローティング状態となる。
フローティング状態となる。
この実施例によれば、先の実施例と同様な効果を得るこ
とができる。
とができる。
なお、上記した実施例では、第１の端子111,121にシリ
アルクロックパルスSCK,データが供給される場合につい
てのみ説明したが、第２の端子112,122にシリアルクロ
ックパルスSCK,データが供給される場合も同様な動作と
なる。
アルクロックパルスSCK,データが供給される場合につい
てのみ説明したが、第２の端子112,122にシリアルクロ
ックパルスSCK,データが供給される場合も同様な動作と
なる。
そして、第６図の非同期式の実施例では、ボーレートジ
ェネレータ用のタイマを用いてデータ長判別手段を構成
した例で説明したが、第３図の同期式の実施例のよう
に、モノマルチバイブレータを用いてデータ長判別手段
を構成してもよい。
ェネレータ用のタイマを用いてデータ長判別手段を構成
した例で説明したが、第３図の同期式の実施例のよう
に、モノマルチバイブレータを用いてデータ長判別手段
を構成してもよい。
以上説明したように、本発明によれば次の効果が得られ
る。
る。
クロックラインに転送されるクロックパルスの転送方向
を判別し、判別された方向のバッファ回路を導通状態に
し、また、導通状態を、クロックラインに転送されたパ
ルスの個数から所定のデータ長を判別し、判別されたデ
ータ長の期間導通状態を接続させるようにしたので、簡
易な構成で双方向のデータを確実に波形成形して中継出
力させることができる。
を判別し、判別された方向のバッファ回路を導通状態に
し、また、導通状態を、クロックラインに転送されたパ
ルスの個数から所定のデータ長を判別し、判別されたデ
ータ長の期間導通状態を接続させるようにしたので、簡
易な構成で双方向のデータを確実に波形成形して中継出
力させることができる。
第１図はこの発明の一実施例による同期式の双方向通信
ラインのバッファ装置の構成を示すブロック図、 第２図は動作を説明するための波形図、 第３図はこの発明の他の実施例による同期式の双方向通
信ラインのバッファ装置の構成を示すブロック図、 第４図および第５図は動作を説明するための波形図、 第６図はこの発明のさらに他の実施例による非同期式の
双方向通信ラインのバッファ装置の構成を示すブロック
図、 第７図（ａ）〜（ｃ）は動作を説明するための波形図、 第８図は従来の機器を接続する双方向通信ラインを示す
ブロック図である。 11……シリアルクロックライン、12……データライン、
13,31……通信方向判別回路、14,32……データ長判別回
路、16,17……双方向バッファ回路、21……判別回路。
ラインのバッファ装置の構成を示すブロック図、 第２図は動作を説明するための波形図、 第３図はこの発明の他の実施例による同期式の双方向通
信ラインのバッファ装置の構成を示すブロック図、 第４図および第５図は動作を説明するための波形図、 第６図はこの発明のさらに他の実施例による非同期式の
双方向通信ラインのバッファ装置の構成を示すブロック
図、 第７図（ａ）〜（ｃ）は動作を説明するための波形図、 第８図は従来の機器を接続する双方向通信ラインを示す
ブロック図である。 11……シリアルクロックライン、12……データライン、
13,31……通信方向判別回路、14,32……データ長判別回
路、16,17……双方向バッファ回路、21……判別回路。
Claims (1)
- 【請求項１】データラインおよびクロックラインに挿入
された双方向通信ラインのバッファ装置において、 前記クロックラインに転送されたクロックの転送方向を
判別する通信方向判別手段と、 前記クロックラインに転送されるクロックパルスの個数
から所定のデータ長を判別するデータ長判別手段と、 前記データラインおよびクロックラインに挿入されてい
る双方向バッファ回路の前記通信方向判別手段が判別し
た方向のバッファ回路を前記データ長判別手段が判別し
たデータ長の期間導通状態にする制御手段と、 を備えたことを特徴とする双方向通信ラインのバッファ
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126790A JPH0779336B2 (ja) | 1989-05-22 | 1989-05-22 | 双方向通信ラインのバッファ装置 |
| US07/519,535 US5132987A (en) | 1989-05-22 | 1990-05-04 | Bidirectional communication line buffer apparatus |
| EP19900304997 EP0400824A3 (en) | 1989-05-22 | 1990-05-09 | Bidirectional communication line buffer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126790A JPH0779336B2 (ja) | 1989-05-22 | 1989-05-22 | 双方向通信ラインのバッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306738A JPH02306738A (ja) | 1990-12-20 |
| JPH0779336B2 true JPH0779336B2 (ja) | 1995-08-23 |
Family
ID=14944008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126790A Expired - Fee Related JPH0779336B2 (ja) | 1989-05-22 | 1989-05-22 | 双方向通信ラインのバッファ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5132987A (ja) |
| EP (1) | EP0400824A3 (ja) |
| JP (1) | JPH0779336B2 (ja) |
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|---|---|---|---|---|
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| JP3147432B2 (ja) | 1991-10-09 | 2001-03-19 | 株式会社日立製作所 | パイプライン処理装置 |
| US5303261A (en) * | 1991-11-29 | 1994-04-12 | General Electric Company | High-throughput pipelined communication channel for interruptible data transmission |
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| US7639045B2 (en) * | 2008-05-23 | 2009-12-29 | Intersil Americas Inc. | Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback |
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