JPH0786855B2 - シリアルデ−タ処理装置 - Google Patents

シリアルデ−タ処理装置

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JPH0786855B2
JPH0786855B2 JP62093662A JP9366287A JPH0786855B2 JP H0786855 B2 JPH0786855 B2 JP H0786855B2 JP 62093662 A JP62093662 A JP 62093662A JP 9366287 A JP9366287 A JP 9366287A JP H0786855 B2 JPH0786855 B2 JP H0786855B2
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータ処理装置に関し、特に単一のク
ロックラインと単一のデータラインとの２本の信号線を
用いてクロックに同期してデータの送受信を行なうシリ
アルデータ処理装置に関する。
〔従来の技術〕
複数の半導体処理チップ（例えばマイクロプロセッサチ
ップ）間でデータ転送を行なう場合、８ビットあるいは
16ビットのデータをパラレルに転送する方法と、１本の
データラインを用いて複数ビットのデータを１ビットず
つシリアルに転送する方法とがある。とくに、後者はチ
ップ間を接続する信号線の数が少なくてよいので配線が
簡単で、しかもチップコストが安くなるという利点があ
る。シリアルデータはシリアルデータライン，シリアル
クロックはシリアルクロックラインを用いて伝達する。
この際、シリアルデータ転送に供わるLSIは送受信動作
の信頼性を向上するためデータを正常受信した時には、
受信確認信号（以下、ACK信号という。）を送信側LSIに
出力することが良く行なわれる。
ACK信号は専用の信号線をLSI間に接続し、伝達する方法
があるが、多数のシリアルデータ処理装置が同一のデー
タライン及びクロックラインに接続されているような場
合は配線数が膨大となるため、シリアルデータラインを
外部の抵抗でプルアップし、各シリアルデータ処理装置
の出力バッファをプルダウントランジスタだけのオープ
ンドレイン（又はオープンコレクタ。以下、オープンド
レインという記述はオープンコレクタを含むものとす
る。）形成とし、ACK信号をシリアルデータラインを経
由して伝達するのが一般的である。シリアルデータライ
ンにプルアップ抵抗が付加されている場合の送信側LSI
の出力波形は、シリアルクロックの立下りに同期してデ
ータが変化する。ここでロウレベルは出力バッファのプ
ルダウントランジスタで駆動し、ハイレベルはプルアッ
プ抵抗により生成する。８ビットのデータシフトが終了
すると、送信側LSIの出力バッファはオフし、プルアッ
プ抵抗によりデータラインはハイレベルまで引き上げら
れる。受信側LSIACK信号は８ビットのシリアルデータを
正常受信すると、シリアルクロックの立下りに同期して
出力されるものである。実際のシリアルデータライン上
の波形は送信側LSIデータ出力502と受信側LSIACK出力を
合成したもので、図中シリアルデータラインで示した信
号波形となる。送信側LSIはシリアルデータラインがロ
ウレベルとなるのでACK信号として検出することができ
る。
〔発明が解決しようとする問題点〕
従来のシリアルデータ処理装置には出力バッファ回路に
次のような問題があった。すなわち、オープンドレイン
形式の出力バッファを用いたシリアルデータラインは、
ロウレベルは出力バッファトランジスタをオンすること
によってライン上の電荷をトランジスタを介して接地に
おとすことで設定されるが、ハイレベルはトランジスタ
をオフにしてラインに外付けしたプルアップ抵抗を介し
てラインに電荷をチャージしなければならないのでデー
タラインのハイレベルへの立上りが遅く、そのためシリ
アルデータ転送速度を速くすることができないという大
きな欠点を有している。シリアルデータ転送はマルチプ
ロセッサ構成の分散処理化が進んでいる現在では主流と
なりつつあるが、オープンドレイン形式のシリアルデー
タラインでは、たとえば100KHz程度のスピードしか出せ
ず、応用システム全体の効率低下を招いていた。
一方、高速のシリアルデータ転送が不可欠な場合にはシ
リアルデータラインをプッシュプル形式の出力バッファ
でドライブすれば、ハイレベルへの遷移も高速に行なう
ことができるようになるが、プッシュプルドライバでは
シリアルデータラインを双方向に使用することができな
い。データ受信完了を示す信号（ACK信号）を受信側か
ら送信側に送るに当たって、データラインを使うことが
できないため、別に専用のACK信号線をLSI間に接続しな
ければならず、貴重なLSI端子を余分に消費するだけで
なく、信号線の布線等による応用システムのコスト上昇
を招くという欠点を有していた。
〔問題点を解決するための手段〕
本発明のシリアルデータ処理回路は、シリアルデータ端
子、シリアルクロック端子、クロックに応答して内部デ
ータを出力端子に順次出力しまた入力端子からデータを
順次取り込むシフトレジスタ、このシフトレジスタへの
クロックをクロックソース源に指定された時は内部クロ
ックに基づき発生し非クロックソース源に指定された時
は前記シリアルクロック端子から入力されたクロックに
基づき発生する手段、前記シリアルデータ端子を前記シ
フトレジスタの入力端子に結合する入力バッファ、第１
の電源ラインと前記シリアルデータ端子との間に接続さ
れた第１のトランジスタ、第２の電源ラインと前記シリ
アルデータ端子との間に接続された第２のトランジス
タ、送信モードが指定されたときは第１の論理レベルを
とり受信モードが指定されたときは第２の論理レベルを
とるモード信号を発生するモード指定手段、前記モード
信号が第１の論理レベルのときは前記シフトレジスタの
出力端子から出力されるデータに基づき前記第１および
第２のトランジスタをプッシュプル駆動し前記モード信
号が第２の論理レベルのときは前記シフトレジスタの出
力端子から出力されるデータに関わらず前記第１および
第２のトランジスタを両方とも遮断状態とする駆動回
路、前記第１の電源ラインと前記シリアルデータ端子と
の間に接続された第３のトランジスタ、前記シフトレジ
スタに供給されるクロックを計数し所定数のクロックが
供給されたときに前記モード信号を前記モード指定手段
の内容に関わらず前記第２の論理レベルにするととも
に、前記クロックソース源に指定しているときは前記第
３のトランジスタを導通せしめる信号を発生するクロッ
クカウント手段、前記受信モードが指定されているとき
は前記クロックカウント手段が前記所定数のクロックを
計数した後に前記シフトレジスタに所定のデータが受信
されていることを示す確認信号を前記第２のトランジス
タを導通させることに前記シリアルデータ端子に出力す
る手段、ならびに、前記送信モードを指定されていると
きは前記クロックカウント手段が前記所定数のクロック
を計数した後に前記シリアルデータ端子のレベルが前記
第２の電源ラインのレベルに低下するかどうかを検出す
る手段とを備えることを特徴とする。
〔実施例１〕 第１図に本発明の第１の実施例を用いたシリアルデータ
処理装置A,Bの間でシリアルデータ転送を行なう動作を
説明する。ここではシリアルデータ処理装置Ａ及びＢに
送受信モード指定機能をもたせ、A,Bは全く同じ構成と
している。各シリアルデータ処理装置は、シリアルデー
タ入出力端子101A,101B（以下、SiO端子という），シリ
アルクロック入出力端子102A,102B（以下、SCK端子とい
う），シフトレジスタ103A,103B,シリアルクロックをカ
ウントするクロックカウンタ105A,105B及び制御ゲート
等を含んでいる。クロックカウンタ105A,105Bはシリア
ルクロックを計数するカウンタでシリアルクロックを８
パルス計数するとハイレベルを出力する。
シリアルデータ処理装置Ａがシリアルデータ処理装置Ｂ
にクロック及びデータを送出し、８ビットデータ転送終
了に引きつづきACK信号をシリアルデータ処理装置Ｂが
出力する例を用いて動作を説明する。ここではシフトレ
ジスタ103Aには送信データがあらかじめ格納され、クロ
ックソース選択フラグ106Aはハイレベルに設定して内部
のクロックソース105Aが選択され、受信フラグ113Aはロ
ウレベル，クロックソース選択フラグ106Bはロウレベ
ル，受信フラグ113Bはハイレベルに設定してあるものと
する。クロックソース111Aより発生されるシリアルクロ
ックはクロックカウンタ105A及びシフトレジスタ103Aへ
供給され、同時にSCK端子102Aを経由してSCK端子102Bを
駆動する。シフトレジスタ103Aはシリアルクロックに同
期してシフトレジスタ103A内のデータをシフトする。こ
の時クロックカウンタ105Aの出力はロウレベルで、オア
ゲート112Aの出力はロウレベルなので、インバータ110A
出力はハイレベルとなり、ナンドゲート108Aの出力はシ
フトレジスタ103A出力の反転データとなり、出力バッフ
ァ122AのＰチャンネルトランジスタを駆動する。
一方、ノアゲート114Aの出力は、オアゲート112Aの出力
がロウレベルなのでシフトレジスタ103A出力の反転デー
タとなる。ACK出力を制御するACK出力部104Aは、ACK出
力を行なわない時にはロウレベルとなっているたむ、オ
アゲート109Aの出力はシフトレジスタ103A出力の反転デ
ータとなり、出力バッファ122AのＮチャンネルトランジ
スタを駆動する。したがってデータがハイレベルのとき
はＰチャンネルトランジスタがオン,Nチャンネルトラン
ジスタがオフし、又データがロウレベルのときはＰチャ
ンネルトランジスタがオフ,Nチャンネルトランジスタが
オンするいわゆるプッシュプル駆動となり、データライ
ンはハイ方向及びロウ方向の遷移も高速に行なわれる。
したがってシリアルデータの転送速度はたとえば1MHz程
度まで上げることができるようになる。
出力バッファ122Aの出力はSiO端子101Aに出力され、以
後同様に８ビットのシフトレジスタ103A値が順次シフト
アウトされる。８ビットデータがシフトアウトするまで
はクロックカウンタ105A出力はロウレベルであるためナ
ンドゲート120A出力はハイレベルとなり、したがって高
抵抗のプルアップ抵抗として用いられるＰチャンネルト
ランジスタ116Aはオフ状態である。これにより、出力デ
ータがロウレベルであってもＰチャンネルトランジスタ
116Aから出力バッファ122AのＮチャンネルトランジスタ
を経由して電流が流れることはない。
シリアルデータ処理装置ＢはSCK端子102Bに供給される
シリアルクロックを入力バッファ118Bを介してシフトレ
ジスタ103Bへ入力し、シリアルクロックに同期して、入
力バッファ117Bを経由したSiO端子101Bレベルをシフト
レジスタ103Bに順次シフトインする。この際、受信フラ
グ113Bはあらかじめハイレベルに設定してあるので、出
力バッファ122BのＮチャンネル及びＰチャンネルの各ト
ランジスタは、ACK出力部104Bを制御するまでオフ状態
であり、SiO端子101Bを駆動することはない。又プルア
ップ用Ｐチャンネルトランジスタ116Bは、クロック選択
フラグ106Bがロウレベルに設定してあるためナンドゲー
ト120Bの制御によりオフ状態となっている。
クロックカウンタ105Aがシリアルクロックを８パルス計
数すると、クロックカウンタ105A出力はハイレベルとな
り、したがってオアゲート112Aはハイレベルとなるた
め、ノアゲート114A出力は無条件にロウレベルとなる。
送信側はACK制御は行なわないため、ACK出力部104A出力
はロウレベルであるのでオアゲート109A出力はロウレベ
ルとなり、又ナンドゲート108A出力は無条件にハイレベ
ルとなるので出力バッファ122AのＮチャンネル及びＰチ
ャンネルトランジスタはともにオフ状態となる。この時
点でシリアルデータラインは駆動されない状態となり、
ACK信号を伝達できるようになる。この時さらにクロッ
クカウンタ105A出力はナンドゲート120Aをゲートするた
めＰチャンネルトランジスタ116Aはオンし、SiO端子101
Aにはプルアップ抵抗が付加された状態となる。
次に上記動作を第２図を参照して説明する。SiO端子出
力201AはSiO端子出力101A出力を、SCK端子出力202AはSC
K端子102A出力を示している。SiO端子出力202AはSCK端
子201A出力に同期して変化し、クロックカウンタ105Aが
８パルス計数する図中t8タイミングまでシフトレジスタ
103Aに格納されていたデータでプッシュ・プル駆動され
る。t8タイミングとなると、クロックカウンタ105A出力
がハイレベルとなるため、出力バッファ122Aはハイイン
ピーダンス状態となるので、受信側であるシリアルデー
タ処理装置Ｂは、ACK出力部104Bを制御し、オアゲート1
09Bをハイレベルとして、出力バッファ122BのＮチャン
ネルトランジスタのみをオンさせることによりシリアル
データラインをロウレベルにプルダウンする。この動作
は図中受信側LSIACK信号203Bで示している。シリアルデ
ータラインはSiO端子出力201Aと受信側LSIACK信号203B
を合成した波形となる。シリアルデータラインがロウレ
ベルとなったことを送信側のACK検出部115Aは入力バッ
ファ117Aを介して検出し、シリアルデータ処理装置Ａは
受信動作が正常に行なわれたことを確認することができ
る。
前述の例ではシリアルデータ処理装置Ａがシリアルクロ
ックを出力する場合の動作を示したが、クロックソース
選択フラグ106Aをロウ，クロック選択フラグ106Bをハイ
レベルとし、受信側シリアルデータ処理装置Ｂがシリア
ルクロックを供給する場合でも、シリアルクロックの供
給源及びシリアルデータラインをプルアップするシリア
ルデータ処理装置が変わるだけで内部回路の動作は全く
同様である。
〔実施例２〕 第１の実施例では第２図に示したように受信側のシリア
ルデータ処理装置は８ビットのデータを受信した直後に
シリアルクロックの立下りに同期して必ずACK信号を出
力するというプロトコルの例を上げたが、第２の実施例
ではACK信号をデータ受信後直ちに出力せずに遅延を持
って出力するプロトコルを第１の実施例と同様の構成に
より実現するものである。
ACK信号が遅延を持って出力されるプロトコルでは送信
側のシリアルデータ処理装置は８ビットデータ出力後、
SiO端子をプッシュ・プル駆動によりハイレベルまで引
き上げた状態で、シリアルデータラインをACK信号出力
のために受信側シリアルデータ処理装置に引き渡たすこ
とができる。第２の実施例でも構成は同様であるので動
作は第１図、タイミングは第３図を参照して第１の実施
例と動作の異なる部分のみを説明する。ここでもシリア
ルデータをシリアルデータ処理装置Ａからシリアルデー
タ処理装置Ｂへ転送し、ACK信号を、シリアルデータ処
理装置Ａへ出力する例を示す。本実施例ではクロックカ
ウンタ105Aはシリアルクロックを９パルス計数したとき
にハイレベルを出力する。したがって第３図中t9タイミ
ングまで出力バッファ122AはSiO端子101Aをプッシュプ
ル駆動し、８ビットデータ出力後シリアルデータライン
をハイレベルまで引き上げた状態で、出力バッファ122A
のＰチャンネル及びＮチャンネルのトランジスタをオフ
する。その時シリアルデータラインはクロックカウンタ
105Aの出力がハイレベルとなっているのでナンドゲート
120Aをゲートし、Ｐチャンネルトランジスタ116Aをオン
させるので高抵抗でプルアップされた状態となる。受信
側のシリアルデータ処理装置ＢはACK信号t9タイミング
の後シリアルクロックの立下りに同期して出力する。第
３図中受信側LSIACK信号303B波形は１シリアルクロック
後に出力されたACK信号を示している。実際のシリアル
データライン上の波形はSiO端子出力302A及び受信側LSI
ACK信号303Bを合成したシリアルデータライン304の波形
となる。以上述べたように本発明ではクロックカウンタ
105Aがハイレベルとなるクロック数を制御することで多
くのプロトコルにも応用できる。
〔発明の効果〕
以上説明してきたように本発明ではシリアルデータ転送
中はシリアルデータラインをプッシュプル駆動し、デー
タ送出後はデータラインをハイインピーダンス状態に設
定することで高速にシリアルデータの転送を可能とする
と同時に、シリアルデータラインを用いて受信確認等の
情報授受が可能なシリアルデータ処理装置を供給するこ
とができる。
又、本発明ではシリアルデータラインを用いた例を示し
たが、シリアルクロックラインをオープンドレイン形式
で駆動して、シリアルクロックラインを用いて受信確認
等の情報授受を行なっているシステムにも同様に適応す
ることができることは明らかである。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図であ
り、第２図はそのタイミングチャート、第３図は第２の
実施例を示すタイミングチャートである。 101A,B……SiO端子、102A,B……BCK端子、103A,B……シ
フトレジスタ、105A,B……クロックカウンタ、108A,B…
…ナンドゲート、109A,B……ノアゲート、110A,B……イ
ンバータ、112A,B……オアゲート、122A,B……出力バッ
ファ、116A,B……Ｐチャンネルトランジスタ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】シリアルデータ端子、シリアルクロック端
    子、クロックに応答して内部データを出力端子に順次出
    力しまた入力端子からデータを順次取り込むシフトレジ
    スタ、このシフトレジスタへのクロックをクロックソー
    ス源に指定された時は内部クロックに基づき発生し非ク
    ロックソース源に指定された時は前記シリアルクロック
    端子から入力されたクロックに基づき発生する手段、前
    記シリアルデータ端子を前記シフトレジスタの入力端子
    に結合する入力バッファ、第１の電源ラインと前記シリ
    アルデータ端子との間に接続された第１のトランジス
    タ、第２の電源ラインと前記シリアルデータ端子との間
    に接続された第２のトランジスタ、送信モードが指定さ
    れたときは第１の論理レベルをとり受信モードが指定さ
    れたときは第２の論理レベルをとるモード信号を発生す
    るモード指定手段、前記モード信号が第１の論理レベル
    のときは前記シフトレジスタの出力端子から出力される
    データに基づき前記第１および第２のトランジスタをプ
    ッシュプル駆動し前記モード信号が第２の論理レベルの
    ときは前記シフトレジスタの出力端子から出力されるデ
    ータに関わらず前記第１および第２のトランジスタを両
    方とも遮断状態とする駆動回路、前記第１の電源ライン
    と前記シリアルデータ端子との間に接続された第３のト
    ランジスタ、前記シフトレジスタに供給されるクロック
    を計数し所定数のクロックが供給されたときに前記モー
    ド信号を前記モード指定手段の内容に関わらず前記第２
    の論理レベルにするとともに、前記クロックソース源に
    指定しているときは前記第３のトランジスタを導通せし
    める信号を発生するクロックカウント手段、前記受信モ
    ードが指定されているときは前記クロックカウント手段
    が前記所定数のクロックを計数した後に前記シフトレジ
    スタに所定のデータが受信されていることを示す確認信
    号を前記第２のトランジスタを導通させることに前記シ
    リアルデータ端子に出力する手段、ならびに、前記送信
    モードを指定されているときは前記クロックカウント手
    段が前記所定数のクロックを計数した後に前記シリアル
    データ端子のレベルが前記第２の電源ラインのレベルに
    低下するかどうかを検出する手段とを備えたことを特徴
    とするシリアルデータ処理装置。
JP62093662A 1987-04-15 1987-04-15 シリアルデ−タ処理装置 Expired - Lifetime JPH0786855B2 (ja)

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EP88106062A EP0287119B1 (en) 1987-04-15 1988-04-15 Serial data processor capable of transferring data at a high speed

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JPS63257860A JPS63257860A (ja) 1988-10-25
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EP (1) EP0287119B1 (ja)
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