DE3855736T2

DE3855736T2 - Nichtflüchtige Halbleiter-Speicheranordnung

Info

Publication number: DE3855736T2
Application number: DE3855736T
Authority: DE
Inventors: Hiroshi Iwahashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-29
Filing date: 1988-06-29
Publication date: 1997-07-10
Anticipated expiration: 2008-06-30
Also published as: DE3851479D1; DE3855735D1; DE3855735T2; DE3851479T2; US5008856A; DE3855736D1; EP0545904A3; US5148394A; EP0297540A3; EP0551926B1; EP0545904B1; EP0551926A1; EP0297540B1; EP0297540A2; EP0545904A2

Description

Diese Erfindung betrifft eine nichtflüchtige Halbleiter- Speicheranordnung mit MOSFETs des Floating Gate-Typs als Speicherzellen.
Herkömmlicherweise sind z.B. ein EEPROM und UVEPROM als nichtflüchtige Halbleiter-Speicheranordnung mit einer Floating Gate-Struktur bekannt. Im EEPROM werden Daten elektrisch eingeschrieben oder programmiert und elektrisch gelöscht. Bei einer Speicherzelle im EEPROM können Daten durch Injizieren oder Emittieren von Elektronen in das oder aus dem Floating Gate über einen Oxidfilm einer Dicke von etwa 10 nm (100 Å), der außerordentlich dünner ist als ein Gateoxidfilm, unter Nutzung des Tunneleffekts programmiert werden. Der EEPROM ist im einzelnen in der US-PS 4 203 158 (Frohman-Bentchkowsky, et al., "ELECTRICALLY PROGRAMMABLE AND ERASABLE MOS FLOATING GATE MEMORY DEVICE EMPLOYING TUNNELING AND METHOD OF FABRICATING SAME") beschrieben.
Da jedoch beim obigen EEPROM zwei Transistoren zur Bildung einer einzigen Speicherzelle verwendet werden, erhält die Speicherzelle große Abmessungen, und die Chip- Kosten steigen an.
Aus obigem Grund bieten UV-löschbare nichtflüchtige Halbleiter-Speicheranordnungen oder (ein) UVEPROM einen Vorteil bezüglich der Erzielung einer hohen Integrationsdichte, wobei jede Speicherzelle aus einem einzigen Transistor gebildet ist. Beim UVEPROM können Daten durch Aufstrahlen von Ultraviolett- bzw. UV-Strahlung auf ihn elektrisch programmiert und gelöscht werden. Wie oben angegeben, ist beim UVEPROM jede Speicherzelle aus einem einzigen Transistor geformt, so daß für den (die) gleiche(n) Speichergrad oder -kapazität wie beim EEPROM die Chip-Größe verringert sein kann.
Beim UVEPROM ist jedoch für das Programmieren von Daten eine hohe Stromquellenspannung nötig. Um nämlich Elektronen in das Floating Gate einer (an)gewählten Speicherzelle zu injizieren, wird eine hohe Spannung zwischen das (die) Steuergate(elektrode) und die Drainelektrode angelegt, um eine Stoßionisierung in einem Bereich nahe der Drainzone herbeizuführen und die so generierten Elektronen in das Floating Gate zu injizieren. Zu diesem Zweck ist es nötig, eine Hochspannungs-Stromquelle für Datenprogrammierung außerhalb der Speicheranordnung vorzusehen. Da im Gegensatz dazu beim EEPROM Elektronen mittels des Tunneleffekts in das Floating Gate injiziert oder von ihm emittiert werden, braucht eine solche Programmier- Stromquelle oder -versorgung, wie sie beim UVEPROM verwendet wird, nicht benutzt zu werden, und die Daten können mittels einer Ausgangsspannung einer im gleichen Chip wie die Speicheranordnung vorgesehenen Zusatzverstärker bzw. Boosterschaltung (booster circuit) programmiert werden. Folglich kann der EEPROM mit einer einzigen Stromquellenspannung von 5 V betrieben werden.
Wie erwähnt, läßt sich der UVEPROM im Vergleich zum EEPROM mit einer höheren Integrationsdichte ausgestalten. Da jedoch im allgemeinen ein(e) einzige(r) Kontaktabschnitt bzw. -stelle für jede gemeinsame Drainelektrode von zwei Speicherzellentransistoren geformt ist, nimmt die Zahl der Kontaktabschnitte bzw. -stellen zu. Die vergrößerte Zahl von Kontaktstellen ist ein Hindernis für die Erzielung einer hohen Integration(sdichte) und einer großen Speicherkapazität. Aus diesem Grund kann der UVEPROM (zwar) mit einer höheren Integrationsdichte als der EEPROM geformt, aber bezüglich seiner Integrationsdichte (noch) weiter verbessert werden.
Die Vorveröffentlichung IBM TDB, Vol (Band) 27, 6. Nov. 1984, S. 3302 - 3307, offenbart einen dicht angeordneten EEPROM ähnlich der nichtflüchtigen Halbleiter-Speicheranordnung gemäß dem Oberbegriff von Anspruch 1, welche Anordnung eine Niederspannungs-Tunneleinschreibcharakteristik aufweist. Bei diesem EEPROM arbeiten n-Kanal- Floating Gate-Speicherzellen während einer Einschreib- oder auch Einleseoperation in ihrem Anreicherungsmodus; wenn das Floating Gate eine Speicherzelle zum Speichern eines signifikanten Bits positiv aufgeladen ist, bleibt die Zelle leitend, nachdem die angelegte hochpegelige Gate-Spannung (VWR) von der Wortleitung entfernt worden ist. Die Zelle bleibt mithin leitend, wenn während des Auslesens eine Abfragemassespannung an die Wortleitung angelegt wird oder ist. Extern verhält sich die Zelle daher so, als ob sie sich in einem Verarmungsmodus befinden würde; dies bedeutet, daß sie während des Auslesens Strom mit einer Null betragenden angelegten Gate-Spannung leitet. Ein Wortblock WB1, der eine Anzahl von UND-Anordnungen (arrays) der Speicherzellen enthält, wird durch Anlegung einer mittelpegeligen Spannung (VI) an eine Wortblock-Schalt (er) leitung WBS1 (an) gewählt. Eine gewählte Bitleitung (BO) ist oder wird geerdet bzw. an Masse gelegt, wodurch die durch BO und WBS1 gesteuerte Decodierwählvorrichtung eingeschaltet wird. Eine andere, am oberen Ende der UND-Anordnung befindliche Decodierwählvorrichtung wird durch Erdung (An-Masse-Legung) der mit ihrem Gate verbundenen WBS1-Leitung nichtleitend gehalten. VWR wird an die gewählte Wortleitung WL0 angelegt, während VI an ungewählte Wortleitungen WL1, WL2 und WL3 angelegt wird. Als Ergebnis dieser Vorgänge werden die Speicherzellen der UND-Anordnung im Wortblock WB1, die sich in der BO-Bitspalte befinden, leitend gemacht, wobei ihre Drain/Source-Anschlüsse auf Massepotential liegen. Die Spannung VI an den Gates der Zellen, die WL1, WL2 und WL3 zugeordnet sind, ist nicht hoch genug, um die Durchtunnelung in diesen Vorrichtungen herbeizuführen, doch ist die Einschreibspannung VWR an WL0 hoch genug, um die Durchtunnelungswirkung in der Speicherzelle zu erzeugen, die gemeinsam durch die Wortleitung WL0 und die an Masse liegende Bitleitung BO gesteuert wird. Das Floating Gate der gewählten Speicherzelle wird mithin durch Elektronendurchtunnelung positiv aufgeladen, so daß diese Zelle auch nach dem Verschwinden der Einschreibspannungen leitend bleibt, während die anderen Speicherzellen im gleichen UND-Kreis bzw. -Glied in ihre nichtleitenden Zustände zurückkehren. Das Einschreiben oder Datenprogrammieren erfolgt durch Anlegen einer niedrigen Spannung an die jeweilige Drainelektrode und einer hohen Spannung an das Steuergate; ein Löschen erfolgt durch Anlegen einer hohen Spannung an die Drainelektrode und einer niedrigen Spannung an das Steuergate.
Eine Aufgabe dieser Erfindung ist die Schaffung eines EEPROMs, bei dem Daten elektrisch programmiert werden können, die Speicherzellengröße verkleinert sein kann und die Kosten verringert sein können.
Eine andere Aufgabe dieser Erfindung ist die Schaffung eines UVEPROMs, bei dem die Zahl der Kontaktabschnitte bzw. -stellen unter weiterer Verringerung der Chip-Größe verkleinert sein kann und eine hohe Integrationsdichte sowie niedrige Kosten erzielbar sind.
Die Lösung dieser Aufgabe gelingt gemäß der vorliegenden Erfindung mit einer nichtflüchtigen Halbleiter-Speicheranordnung der im Anspruch 1 definierten Art.
Die nichtflüchtige Halbleiter-Speicheranordnung umfaßt einen Wähltransistor, der am einen Ende (an der einen Seite) an eine Spaltenleitung angeschlossen ist und dessen Gateelektrode mit einer Zeilenleitung verbunden ist. Mehrere Zellentransistoren sind in Reihe zwischen das andere Ende des Wähltransistors und ein Referenz- oder Bezugspotential geschaltet, und ihre Steuergates sind mit Zeilenleitungen verbunden, wobei im Datenprogrammiermodus Elektronen von einem Floating Gate zu einer Drainelektrode des Zellentransistors emittiert oder Elektronenmangelstellen bzw. Löcher (holes) von der Drainelektrode zum Floating Gate injiziert werden.
Bei einem EEPROM kann der Wähltransistor gemeinsam für die Zellentransistoren benutzt werden, so daß die Speicherzelle aus praktisch einem (einzigen) Zellentransistor geformt sein kann. Folglich kann die Größe der Speicher zelle verringert sein, und es lassen sich die hohe Integrationsdichte sowie niedrige Kosten erzielen.
Bei einem UVEPROM kann eine einzige Kontaktstelle gemeinsam für drei oder mehr Zellentransistoren benutzt werden, wodurch die Zahl der Kontaktstellen verringert wird. Damit lassen sich die hohe Integrationsdichte sowie niedrige Kosten erzielen.
Ein besseres Verständnis dieser Erfindung ergibt sich aus der folgenden genauen Beschreibung anhand der beigefügten Zeichnungen, in denen zeigen:
Fig. 1 ein Schaltbild einer nichtflüchtigen Halbleiter-Speicheranordnung,
Fig. 2 und 3 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 1,
Fig. 4A eine Musterdraufsicht zur Darstellung des Aufbaus eines Zelllentransistors in der Schaltung nach Fig. 1,
Fig. 4B eine Ansicht im Schnitt längs der Linie X-X' in der Musterdraufsicht nach Fig. 4A,
Fig. 4C eine Ansicht im Schnitt längs der Linie Y-Y' in der Musterdraufsicht nach Fig. 4A,
Fig. 5A eine Musterdraufsicht zur Darstellung eines anderen Aufbaus eines Zellentransistors bei der Schaltung nach Fig. 1,
Fig. 5B eine Ansicht im Schnitt längs der Linie Y-Y' in der Musterdraufsicht nach Fig. 5A,
Fig. 6A eine Musterdraufsicht zur Darstellung noch eines anderen Aufbaus eines Zellentransistors bei der Schaltung nach Fig. 1,
Fig. 6B eine Ansicht im Schnitt längs der Linie X-X' in der Musterdraufsicht nach Fig. 6A,
Fig. 7 ein Schaltbild einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 8 ein Schaltbild noch einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 9 ein Schaltbild noch einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 10 ein Schaltbild der Ausgestaltung einer Speicheranordnung, die durch Anordnen von Zellentransistoren nach Fig. 1 in einer Matrixform geformt ist,
Fig. 11 und 12 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs der Schaltung nach Fig. 10,
Fig. 13 und 14 Diagramme zur Darstellung der Pegel oder Größen von verschiedenen Signalen in der Schaltung nach Fig. 10,
Fig. 15 ein Schaltbild des Aufbaus einer Schaltung zum Anlegen einer Stromquellenspannung zweier verschiedener Spannungspegel oder -größen an den Zeilendecodierer in der Schaltung nach Fig. 10,
Fig. 16 ein Schaltbild eines abgewandelten Aufbaus einer Speicherzellensektion in der Schaltung nach Fig. 1,
Fig. 17 ein Schaltbild eines abgewandelten Aufbaus eines peripheren Abschnitts der Speicherzellensektion in der Schaltung nach Fig. 10,
Fig. 18A ein Schaltbild zur Darstellung einer anderen Ausgestaltung der Schaltung nach Fig. 10,
Fig. 18B ein Schaltbild zur Darstellung einer Ausgestaltung einer Zusatzverstärker- bzw. Boosterschaltung in der Schaltung nach Fig. 18A,
Fig. 19 ein Schaltbild zur Verdeutlichung des Prinzips einer nichtflüchtigen Halbleiter-Speicheranordnung,
Fig. 20 eine Musterdraufsicht auf die Schaltung nach Fig. 19,
Fig. 21A eine andere Musterdraufsicht auf die Schaltung nach Fig. 19,
Fig. 21B einen Schnitt längs der Linie Z-Z' in der Musterdraufsicht nach Fig. 20A,
Fig. 22 eine Musterdraufsicht zur Verdeutlichung, daß die Musterstruktur nach den Fig. 21A und 21B im Fertigungsprozeß vorteilhaft genutzt werden kann,
Fig. 23 bis 25 und 26A noch andere Musterdraufsichten auf die Schaltung nach Fig. 19,
Fig. 26B eine Musterdraufsicht zur Darstellung einer für die Erzeugung des Musters nach Fig. 26A benutzten Ionenimplantationsmaske,
Fig. 27 ein Schaltbild des Schaltungsmodells, das zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 17 geformt wurde,
Fig. 28 eine graphische Darstellung einer Spannung/Strom-Kennlinie eines Floating Gate- MOSFETs,
Fig. 29 und 30 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 17,
Fig. 31 ein Schaltbild zur Darstellung des Aufbaus einer nichtflüchtigen Halbleiter- Speicheranordnung, die aus Speicherzellen der gleichen Konstruktion wie die Speicherzellen nach Fig. 19 geformt und so ausgebildet ist, daß sie eine Mehrbit- Ausgabe- oder -Ausgangskonstruktion aufweist,
Fig. 32 bis 34 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Speicheranordnung nach Fig. 31,
Fig. 35 und 36 detaillierte Schaltbilder des Aufbaus eines Zeilendecodierers in der Speicheranordnung nach Fig. 31,
Fig. 37 ein Schaltbild einer Abwandlung der Schaltung nach Fig. 36,
Fig. 38 und 39 Wahrheits- oder Funktionstabellen, die beim Zeilendecodierer der Speicheranordnung nach Fig. 31 ermittelt wurden, und
Fig. 40 ein Schaltbild einer Abwandlung der Schaltung nach Fig. 19.
Fig. 1 veranschaulicht eine Speicherzellensektion und eine periphere Schaltungssektion (Programmierschaltung und Ausleseschaltung) derselben bei einem EEPROM gemäß einem ersten Beispiel. Die Schaltung gemäß Fig. 1 ist schematisch veranschaulicht zwecks kurzer Erläuterung des ersten Beispiels. Die Datenprogrammierschaltung 10 ist durch einen Dateneingabekreis 11 sowie N-Kanal- MOSFETs 12 und 13 gebildet. Ein Ausgangssignal D1 vom Dateneingabekreis 11 wird der Gateelektrode des MOSFETs 12 zugespeist, der am einen Ende (an der einen Seite) an eine Hochspannungs-Stromquelle Vpp angeschlossen ist. Ein Ausgangssignal D2 vom Dateneingabekreis 11 wird der Ga-. teelektrode des MOSFETs 13 zugespeist, der zwischen einen Knotenpunkt N1 am anderen Ende des MOSFETs 12 und einen Masseanschluß (Bezugspotentialanschluß) geschaltet ist. Der MOSFET 12 dient zum Aufladen des Knotenpunkts N1 im Programmiermodus; der MOSFET 13 dient zum Entladen des Knotenpunkts N1. Die Stromstrecken eines Wähltransistors ST und von Zellentransistoren CT1 - CT4 sind zwischen dem Knotenpunkt N1 und dem Masseanschluß in Reihe geschaltet. Die Gateelektrode des Wähltransistors ST wird mit einem Signal X1 zum Wählen einer Gruppe von Zellentransistoren CT1 - CT4 beaufschlagt. Ferner werden an die Gateelektroden der Zellentransistoren CT1 - CT4 jeweils Signale W1 - W4 zum jeweiligen Wählen (oder Ansteuern) der Zellentransistoren CT1 - CT4 angelegt. Der Knotenpunkt N1 ist weiterhin mit dem einen Ende eines N-Kanal-MOSFETs 14 verbunden, dessen Leit- bzw. Durchschaltzustand durch ein Signal RE gesteuert wird, das im Auslesemodus auf den Pegel "1" und im Programmiermodus auf den Pegel "0" gesetzt ist. Das andere Ende des MOSFETs 14 ist an einen Eingangsanschluß einer (eines) Datendetektier- oder -abgreifschaltung bzw. -kreises 15 angeschlossen. Ein P- Kanal-MOSFET 16 ist zwischen einen Stromquellenanschluß Vcc und einen Knotenpunkt N2, der sich an der Eingangs- oder Eingabeseite des Datenabgreifkreises 15 befindet, angeschlossen und an seiner Gateelektrode mit dem Knotenpunkt N2 verbunden. Der MOSFET 16 fungiert im Auslesemodus als Last.
Zur Verkürzung der Erläuterung wird eine Kombination aus dem Wähltransistor ST und den Zellentransistoren CT1 bis CT4 beim ersten Beispiel als einzelne oder einzige Speicherzelle bezeichnet. Es ist jedoch darauf hinzuweisen, daß sich die Speicherzelle von einer gewöhnlichen Speicherzelle unterscheidet und Daten von vier Bits speichern kann (die Zahl der Bits entspricht derjenigen der Zellentransistoren, deren Strompfade bzw. -strecken in Reihe geschaltet sind). Dies bedeutet, daß die Speicherzelle bei diesem Beispiel vier herkömmlichen Speicherzellen äquivalent ist.
Im folgenden ist eine Arbeitsweise der Speicheranordnung mit der oben beschriebenen Ausgestaltung anhand der Fig. 2 und 3 beschrieben. Fig. 2 ist ein Zeitsteuerdiagramm verschiedener Signal im Programmiermodus bei der Schaltung gemäß Fig. 1. Zunächst wird ein Signal RE zum Sperren des Transistors 14 auf dem Pegel "0" gesetzt. Zu einem Zeitpunkt t0 werden Signale X1 und W1 bis W4 auf eine hohe Spannungsgröße gesetzt, um Elektronen in die Floating Gates der Zellentransistoren CT1 bis CT4 zu injizieren. Zu den folgenden Zeitpunkten t1 bis t4 werden sodann die Signale W4 bis W1 in dieser Reihenfolge seqüentiell auf 0 V gesetzt. Wenn Ausgangssignale D1 und D2 des Dateneingabekreises 11 jeweils auf die Pegel "1" und "0" gesetzt sind oder werden, wenn die Signale W1 bis W4 auf 0 V gesetzt sind, werden die Transistoren 12 und 13 jeweils durchgeschaltet bzw. zum Sperren gebracht, so daß eine hohe Spannung von der Hochspannungs-Stromquelle Vpp an die Drainelektrode eines betreffenden Transistors über den Transistor 12 und den Wähltransistor ST angelegt wird und dadurch Elektronen vom Floating Gate der jeweiligen Zellentransistoren emittiert werden können. Da gemäß Fig. 2 das Signal D1 auf "1" gesetzt ist, wenn die Signale W3 und W1 auf 0 V gesetzt bzw. eingestellt sind, wer den Elektronen von den Floating Gates der Zellentransistoren CT3 und CT1 emittiert. Auf diese Weise können Daten programmiert werden. Falls die Ausgangssignale D1 und D2 des Dateneingabekreises 11 auf die Pegel "0" bzw. "1" gesetzt sind, wird der Knotenpunkt N1 entladen.
Im Datenauslesemodus werden Ausgangssignale D1 und D2 des Dateneingabekreises 11 auf den Pegel "0" gesetzt, um die Transistoren 12 und 13 zu sperren. Ferner werden Signale RE und X1 auf den Pegel "1" und die Steuergatespannung eines Zellentransistors, der für Datenauslesung (an)gewählt werden soll, auf 0 V gesetzt. Zu diesem Zeitpunkt werden die Steuergatespannungen der anderen Zellentransistoren auf den Pegel "1" gesetzt. Fig. 3 veranschaulicht in einem Zeitsteuerdiagramm den Fall, in welchem Daten sequentiell aus Zellentransistoren CT4 bis CT1 ausgelesen werden. Genauer gesagt: die Datenauslese erfolgt jeweils aus dem Zellentransistor CT4 in einer Zeitspanne von t0 bis t1, aus dem Zellentransistor CT3 in einer Zeitspanne von t1 bis t2, aus dem Zellentransistor CT2 in einer Zeitspanne von t2 bis t3 und aus dem Zellentransistor CT1 in einer Zeitspanne von t3 bis t4. Nunmehr sei angenommen, daß ein Signal W1 auf 0 V gesetzt ist und Signale W2 bis W4 auf den Pegel "1" gesetzt bzw. eingestellt sind. Daraufhin werden Daten aus dem Zellentransistor CT1 ausgelesen. Wenn die Daten auf oben beschriebene Weise programmiert worden sind, wird ihre Schwellenspannung negativ eingestellt, weil Elektronen vom Floating Gate des Zellentransistors CT1 emittiert worden sind und daher der Zellentransistor CT1 durch das Signal W1 von 0 V durchgeschaltet wird. Die Steuergatespannungen aller anderen Zellentransistoren CT2 bis CT4 werden auf den Pegel "1" gesetzt, und alle Zellentransistoren werden durchgeschaltet. Damit werden unter Senkung des Potentials des Knotenpunkts N2 alle Zellentransistoren in den leitenden Zustand versetzt. Der Potentialabfall wird durch den Datenabgreifkreis 15 detektiert bzw. abgegriffen, so daß damit Daten aus dem Zellentransistor CT1 ausgelesen werden können. Es sei nunmehr angenommen, daß das Signal W2 zum Wählen des Zellentransistors CT2 auf 0 V gesetzt wird bzw. ist und Elektronen im Floating Gate des Zellentransistors CT2 gehalten (kept held) werden. Da in diesem Fall die Steuergatespannung auf 0 V eingestellt ist, ist bzw. wird der Zellentransistor CT2 gesperrt. Aus diesem Grund wird der Knotenpunkt N2 über dem Transistor 16 aufgeladen, und der Potentialanstieg des Knotenpunkts N2 wird mittels des Datenabgreifkreises 15 detektiert bzw. abgegriffen. Es ist hierbei zu bemerken, daß die Schwellenspannungen der Zellentransistoren CT1 bis CT4, welche Elektronen in den Floating Gates zurückhalten, so bestimmt sind, daß die Zellentransistoren durchschalten können, wenn ihre Steuergatespannungen auf den Pegel "1" gesetzt sind.
Die Fig. 4A bis 4C veranschaulichen ein Beispiel eines Transistors, der sich für die Zellentransistoren CT1 bis CT4 eignet und bei dem ein Teil der Isolierschicht bzw. des Isolierfilms auf der Kanalzone aus einem dünnen Oxidfilm mit einer Dicke von etwa 10 nm (100 Å) geformt ist. Fig. 4A ist eine Musterdraufsicht; die Fig. 4B und 4C sind jeweils ein Schnitt längs der Linie X-X' bzw. Y-Y' in Fig. 4A. In der Hauptoberfläche eines P-Typ-Siliziumsubstrats 17 sind N&spplus;-Typ-Source- und -Drainzonen (18 bzw. 19) mit einem vorbestimmten Abstand dazwischen ausgebildet. Ein erster Oxidfilm 20 mit einem dünnen Abschnitt 20A ist auf dem Teil des Halbleitersubstrats 17 erzeugt, der auf der Kanalzone zwischen Source- und Drainzonen (18 bzw. 19) liegt. Auf dem Oxidfilm 20 ist ein Floating Gate 21 geformt, während auf dem auf dem Floating Gate 21 geformten zweiten Oxidfilm 22 ein Steuergate 23 geformt bzw. erzeugt ist.
Die Fig. 5A und 5B veranschaulichen ein anderes Beispiel eines für die Zellentransistoren CT1 bis CT4 in der Schaltung nach Fig. 1 geeigneten Transistors. In diesem Fall ist eine auf dem gesamten Bereich der Kanalzone an geordnete Isolierschicht aus einem Oxidfilm mit einer Dicke von etwa 100 Å geformt. Den Bereichen gemäß den Fig. 4A bis 4C ähnliche Bereiche in den Fig. 5A und 5B sind mit den gleichen Bezugsziffern (wie vorher) bezeichnet. Fig. 5A ist eine Musterdraufsicht, und Fig. 5B ist ein Schnitt längs der Linie Y-Y' in Fig. 5A.
Die Fig. 6A und 6B veranschaulichen noch ein anderes Beispiel eines für die Zellentransistoren CT1 bis CT4 in der Schaltung gemäß Fig. 1 geeigneten Transistors. Beim Zellentransistor gemäß den Fig. 6A und 6B ist eine N'-Typ- Fremdatomzone 24 mit niedriger Fremdatomkonzentration in einem Teil der Kanalzone geformt. Dies bedeutet, daß der Zellentransistor ein solcher vom Verarmungstyp ist. Fig. 6A ist eine Musterdraufsicht, und Fig. 6B ist ein Schnitt längs der Linie X-X' in Fig. 6A. auch wenn bei dieser Konstruktion Elektronen in das Floating Gate in einem solchen Ausmaß injiziert werden, daß der Zellentransistor bei Zuspeisung eines Signals des Pegels "1" zum Steuergate im Sperrzustand bleiben kann, fließt ein Strom, weil die Source- und Drainzonen 18 bzw. 19 über die N&supmin;-Fremdatomzone 24 miteinander verbunden sind. Die Operation des Auslesens von Daten aus dem Zellentransistor mit dem oben beschriebenen Aufbau erfolgt durch Detektieren bzw. Abgreifen der Strommenge, die je nachdem variiert, ob Elektronen in das Floating Gate injiziert werden oder nicht, wenn eine Spannung des Pegels "0" an das Steuergate angelegt ist.
Fig. 7 zeigt eine andere Ausgestaltung der Datenprogrammierschaltung 10 aus den MOSFETs 12 und 13 sowie dem Dateneingabekreis 11 bei der Schaltung nach Fig. 1. Programmierdaten Din werden einem CMOS-Inverter 27 zugeführt, der aus einem P-Kanal-MOSFET 25 und einem N-Kanal- MOSFET 26 besteht. Der Ausgangsanschluß des CMOS-Inverters 27 ist mit dem einen Ende des N-Kanal-MOSFETs 28 verbunden, dessen Gateelektrode an die Stromquelle Vcc angeschlossen ist. Ein P-Kanal-MOSFET 29 ist zwischen das andere Ende (die andere Seite) des MOSFETs 28 und eine Stromquelle Vpp einer hohen Spannung von zum Beispiel 12,5 V geschaltet. Ferner ist das andere Ende des MOSFETs 28 mit den Gateelektroden eines P-Kanal-MOSFETs 30 und eines N-Kanal-MOSFETs 31 verbunden. Ein Ende des MOSFETs 30 ist an die Stromquelle Vpp angeschlossen, während sein anderes Ende mit dem einen Ende des MOSFETs 31 verbunden ist. Ein N-Kanal-MOSFET 32 ist zwischen das andere Ende des MOSFETs 31 und den Masseanschluß geschaltet. Die Gateelektrode des MOSFETs 32 ist mit dem anderen Ende des MOSFETs 31 verbunden. Ein Verbindungsknotenpunkt zwischen den MOSFETs 30 und 31 ist an die Gateelektrode des MOSFETs 29 und das eine Ende eines N-Kanal-MOSFETs 33 angeschlossen. Die Gateelektrode des MOSFETs 33 wird mit einem Signal PR beaufschlagt, das im Programmiermodus auf einen Pegel "1" und im Auslesemodus auf einen Pegel "0" gesetzt ist. In diesem Fall steht der Pegel "1" für einen hohen Spannungswert entsprechend etwa dem Pegel oder der Größe Vpp. Wenn das Signal PR um die Schwellenspannung des MOSFETs 33 höher als Vpp eingestellt ist oder wird, wird die Spannung von Vpp, so wie sie ist, das heißt direkt, zum Knotenpunkt N1 übertragen. Das andere Ende des MOSFETs 33 ist mit dem Knotenpunkt N1 oder dem einen-Ende des Wähltransistors CT und dem einen Ende des Transistors 14 in der Schaltung nach Fig. 1 verbunden.
Bei der oben beschriebenen Konstruktion wird das Signal PR im Datenprogrammiermodus auf den Pegel "1" gesetzt, um den MOSFET 33 durchzuschalten. In diesem Fall generiert die Datenprogrammierschaltung 10 eine hohe Spannung Vpp, wenn die Eingabe- oder Eingangsdaten Din auf dem Pegel "1" liegen, und ein Signal eines Pegels bzw. einer Größe gleich der Schwellenspannung VTH des MOSFETs 32 wird als Programmierdaten generiert, wenn die Eingangsdaten Din den Pegel "0" aufweisen. Bei diesem Beispiel wird ein Signal des Pegels VTH generiert, wenn die Eingangsdaten den Pegel "0" besitzen. Der Grund, weshalb ein Signal des Pegels VTH ausgegeben wird, wenn die Eingangsdaten Din den Pegel "0" besitzen, ist folgender:
Wie später noch beschrieben werden wird, sind zahlreiche Speicherzellen, wie sie in Fig. 1 gezeigt sind, in einer Matrixform angeordnet, um einen integrierten Schaltkreis zu bilden. Demzufolge werden benachbarte Transistoren ST durch das gleiche Signal X1 (an)gesteuert; die Gateelektroden der Transistoren ST sind zum Beispiel aus der gleichen Polysiliziumschicht geformt. Das Signal X1 wird im Programmiermodus auf einen hohen Spannungspegel gesetzt, wobei zu diesem Zeitpunkt Potentiale der Drainelektroden der Transistoren ST entsprechend den Programmierdaten auf verschiedene Größen bzw. Pegel gesetzt sind oder werden. Beispielsweise in einem Fall, in welchem Elektronen vom Floating Gate eines mit einem der Transistoren ST verbundenen Zellentransistors emittiert und Elektronen in das Floating Gate eines mit dem anderen oder zweiten Transistor ST verbundenen Zellentransistors injiziert werden, sind die Drainelektrode des ersten Transistors ST auf ein hohes Potential und die Drainelektrode des zweiten Transistors ST auf ein niedriges Potential gesetzt. In diesem Fall entsteht zwischen den ersten und zweiten Transistoren ST, die mit der gleichen Polysiliziumschicht verbunden sind, ein parasitärer MOS-Transistor. Wenn der parasitäre MOS-Transistor eine unterhalb des Potentialpegels des Signals X1 liegende Schwellenspannung aufweist, fließt ein unerwünschter Strom vom ersten Transistor ST, dessen Drainelektrode auf ein hohes Potential eingestellt ist, über den parasitären MOS- Transistor zum zweiten Transistor ST. Das Drainpotential des ersten Transistors ST wird durch den unerwünschten Stromfluß gesenkt, wodurch die Programmiercharakteristik beeinträchtigt wird. Zur Verhinderung der Beeinträchtigung der Programmiercharakteristik kann die Menge des in die Feldzone für Kanalschnitt (channel-cut) implantierten Fremdatoms bzw. Dotierstoffs vergrößert werden, um eine hohe Schwellenspannung des parasitären MOS-Transistors zu erreichen. Mit einer Erhöhung der Fremdatomkonzentration der Feldzone verringert sich jedoch die Durchbruchspannung in der Drainzone, an der eine hohe Spannung anliegt. Wenn gemäß Fig. 7 die Drainelektrode des Transistors ST, die auf ein niedriges Potential gesetzt ist, um Elektronen in das Floating Gate zu injizieren, über den MOSFET 32 mit dem Masseanschluß verbunden wird, tritt das oben geschilderte Problem nicht auf. Wenn ein Strom durch den parasitären MOS-Transistor fließt, werden die Drainelektrode des zweiten Transistors ST aufgeladen und die Drainspannung erhöht, wodurch das Sourcepotential des parasitären MOS-Transistors erhöht wird. Die Sourcepotentialerhöhung des parasitären MOS-Transistors erfolgt mit einer Erhöhung der Schwellenspannung, ohne die in die Feldzone für Kanalschnitt implantierte Menge an Fremdatom zu vergrößern. Demzufolge fließt ein -Strom vom ersten Transistor ST zum zweiten Transistor ST über den parasitären MOS-Transistor, und die Drainspannung des ersten Transistors ST kann auf eine ausreichend hohe Spannungsgröße verbessert bzw. erhöht werden, wodurch die Beeinträchtigung der Programmiercharakteristik wirksam verhindert wird. Da im Datenauslesemodus das Signal PR zum Sperren des MOSFETs 33 auf den Pegel "0" gesetzt ist oder wird, hat die Datenprogrammierschaltung 10 keinen Einfluß auf das Potential am Knotenpunkt N1.
Fig. 8 veranschaulicht noch eine andere Ausgestaltung der Datenprogrammierschaltung 10 bei der Schaltung nach Fig. 1. In dieser Schaltung ist anstelle des P-Kanal- MOSFETs 30 nach Fig. 7 ein Verarmungstyp-MOSFET 34 vorgesehen. Weiterhin sind in dieser Schaltung mehrere in Diodenschaltung vorliegende MOSFETs 32-1 bis 32-n vorgesehen. Die Zahl der MOSFETs 32-1 bis 32-n wird durch einen Entwurfs-Ausgangspegel bestimmt. Mit dieser Konstruktion kann im wesentlichen die gleiche Operation wie im Fall von Fig. 7 erzielt werden.
Wie oben beschrieben, ist es zur Verhinderung eines Stromflusses durch den parasitären MOS-Transistor günstig, das Potential eines Bereichs oder einer Zone, der bzw. die als Sourceelektrode des parasitären MOS-Transistors wirkt, in den der Strom fließt, höher einzustellen. Wenn das Sourcepotential höher eingestellt wird, erhält man eine höhere Schwellenspannung des parasitären MOS-Transistors. Aus diesem Grund werden gemäß Fig. 8 mehrere MOSFETs 32-1 bis 32-n benutzt. Wenn jedoch in diesem Fall das Sourcepotential außerordentlich groß eingestellt ist oder wird, kann es vorkommen, daß Elektronen von der Drainelektrode zum Floating Gate des Zellentransistors emittiert werden. Deshalb ist es nötig, das Sourcepotential auf einen solchen Potentialpegel einzustellen, daß keine Elektronen von der Drainelektrode des Zellentransistors emittiert werden und kein Strom aus dem parasitären MOS-Transistors heraus fließt.
Fig. 9 veranschaulicht noch eine andere Ausgestaltung der Datenprogrammierschaltung 10 in der Schaltung gemäß Fig. 1. Ein invertiertes Signal der Daten Din wird den Gateelektroden eines P-Kanal-MOSFETs 35 und eines N- Kanal-MOSFETs 36 zugeführt. Ein P-Kanal-MOSFET 37 ist zwischen das eine Ende des MOSFETs 35 und die Stromquelle Vcc geschaltet. Die Gateelektrode des MOSFETs 37 wird mit einem Signal gespeist, das im Programmiermodus auf den (niedrigen) Pegel "L" gesetzt ist. Das andere Ende des MOSFETs 35 ist mit einem Ende des MOSFETs 36 verbunden, der am anderen Ende (an der anderen Seite) an den Masseanschluß angeschlossen ist. Der an der Gateelektrode mit dem Signal gespeiste N-Kanal-MOSFET ist zwischen den Masseanschluß und einem Verbindungsknotenpunkt zwischen den MOSFETs 35 und 36 geschaltet. Ferner ist das eine Ende eines N-Kanal-MOSFETs 39, dessen Gateelektrode an die Stromquelle Vcc angeschlossen ist, mit einem Verbindungsknotenpunkt zwischen den MOSFETs 35 und 36 verbunden. Ein P-Kanal-MOSFET 40 ist zwischen das andere Ende des MOSFETs 39 und die Stromquelle Vpp geschaltet. Das andere Ende des MOSFETs 39 ist an die Gateelektroden des P-Kanal-MOSFETs 41 und des N-Kanal-MOSFETs 42 angeschlossen. Das eine Ende des MOSFETs 41 ist mit der Stromquelle Vpp verbunden, während sein anderes Ende an das eine Ende eines MOSFETs 42 angeschlossen ist, dessen anderes Ende am Masseanschluß liegt. Die Gateelektroden des MOSFETs 40 und des P-Kanal-MOSFETs 43 sind mit einem Verbindungsknotenpunkt zwischen den MOSFETs 41 und 42 verbunden. Das eine Ende des MOSFETs 43 ist mit der Stromquelle Vpp verbunden, während sein anderes Ende an das eine Ende eines N-Kanal-MOSFETs 44 angeschlossen ist. Ein in Diodenschaltung vorliegender N-Kanal-MOSFET 45 ist zwischen das andere Ende des MOSFETs 44 und den Masseanschluß eingeschaltet.
Einem Eingangsanschluß eines CMOS-Inverters 48 mit einem P-Kanal-MOSFET 46 und einem N-Kanal-MOSFET 47 werden Daten zugeführt. Ein Eingangssignal des CMOS-Inverters 48 wird an die Gateelektroden eines P-Kanal-MOSFETs 49 und eines N-Kanal-MOSFETs 50 angelegt. Zwischen das eine Ende des MOSFETs 49 und die Stromquelle Vcc ist ein P-Kanal-MOSFET 51 eingeschaltet, dessen Gateelektrode das Signal zugeführt wird. Das andere Ende des MOSFETs 49 ist mit dem einen Ende des MOSFETs 50 verbunden, der am anderen Ende mit dem Masseanschluß verbunden ist. Ein N-Kanal-MOSFET 52 mit einer Gateelektrode, die mit dem im Programmiermodus auf den (niedrigen) Pegel "L" gesetzten Signal gespeist wird, ist zwischen den Masseanschluß und einen Verbindungsknotenpunkt zwischen den MOSFETs 49 und 50 geschaltet. Die Gateelektrode des MOSFETs 44 ist mit einem Verbindungsknotenpunkt zwischen den MOSFETs 49 und 50 verbunden, während der Verbindungsknotenpunkt zwischen den MOSFETs 43 und 44 an den Knotenpunkt N1 angeschlossen ist.
Mit dieser Konstruktion kann die gleiche Operation wie mit der Schaltung gemäß den Fig. 7 und 8 realisiert werden. Genauer gesagt: da das Signal zu einem vom Programmiermodus verschiedenen Zeitpunkt auf einen (hohen) Pegel "H" gesetzt ist, beispielsweise im Auslesemodus, werden die MOSFETs 38 und 52 durchgeschaltet und die MOSFETs 37 und 51 gesperrt. Demzufolge werden die MOSFETs 43 und 44 zum Sperren gebracht, wodurch die Datenprogrammierschaltung 10 elektrisch vom Knotenpunkt N1 getrennt wird. Im Gegensatz dazu wird oder ist das Signal im Datenprogrammiermodus auf den Pegel "0" gesetzt, so daß die MOSFETs 37 und 51 durchschalten und die MOSFETs 38 und 52 gesperrt sind. Demzufolge wird eine hohe Spannung Vpp von der Datenprogrammierschaltung 10 generiert, wenn die Eingangsdaten den Pegel "0" besitzen und ein Signal eines Pegels gleich dem der Schwellenspannung VTH des MOSFETs 45 (wird erzeugt), wenn die Eingangsdaten Din auf dem Pegel "1" liegen.
Fig. 10 veranschaulicht eine flüchtige Halbleiter-Speicheranordnung, die durch Anordnen von Speicherzellen der oben beschriebenen Ausgestaltung in einer Matrixform gebildet ist. In Fig. 10 sind Datenprogrammier- und Ausleseschaltungen 200, die in der Schaltung von Fig. 1 durch strichpunktierte Linien umrissen sind, an Dateneingabe/ausgabeleitungen IO1 bis IO8 angeschlossen. In Fig. 10 sind mehrere Datenprogrammier- und Ausleseschaltungen 200 durch einen einzigen Block gebildet. Ein Zeilendecodierer 53 generiert Signale X1, X2, ..., Signale W11, W12, ..., W1n sowie Signale W21, W22, ..., W2n zum Anwählen einer oder mehrerer Zeilenleitungen im Speicherzellenfeld. Ein Spaltendecodierer 54 generiert Signale Y1 bis Ym zum se lektiven Aktivieren von Spaltenwähl-MOSFETs Q1 bis Qm, so daß zu programmierende Daten einem der Speicherzellenblöcke B1 bis Bm über die Dateneingabe/ausgabeleitungen IO1 bis IO8 zugeführt oder Daten über die Eingabe/ausgabeleitungen auf einem der Speicherzellenblöcke ausgelesen werden können. Ferner erzeugt ein Spaltendecodierer 55 Signale Z2 bis Zm zum selektiven Aktivieren von Verarmungstyp-MOSFETs QD2 bis QDm für (Speicherzellen-)Feldunterteilung (array division), um damit sequentiell Speicherzellenblöcke B1 bis Bm im Programmiermodus zu bezeichnen.
Bei der obigen Konstruktion wird die Datenprogrammieroperation ausgehend von der Speicherzelle, die vom Zeilendecodierer 53 entfernt positioniert ist, durchgeführt. Im folgenden ist die Datenprogrammieroperation bei der Speicheranordnung gemäß Fig. 10 erläutert. Fig. 11 ist ein Zeitsteuerdiagramm verschiedener Signale im Programmiermodus. Genauer gesagt: die Datenprogrammieroperation erfolgt bezüglich der Speicherzellen, die mit einer Datenleitung X1 des Speicherzellenblocks Bm verbunden sind. Beim Programmieren werden Signale X1, Ym, Z2 bis Zm auf einen hohen Spannungspegel gesetzt. In diesem Zustand werden Signale W11 bis W1n auf einen hohen Spannungspegel gesetzt, um Elektronen in die Floating Gates der Zellentransistoren zu injizieren. Sodann werden die Signale W1n bis W11 in dieser Reihenfolge sequentiell bzw. nacheinander auf den Pegel "0" gesetzt. Dabei werden Elektronen nur dann emittiert, wenn die Steuergatespannung den Pegel bzw. die Größe "0" besitzt und Programmierdaten als hohe Spannung zur Drainelektrode über eine gegebene der Dateneingabe/ausgabeleitungen IO1 bis IO8, den Spaltenwähltransistor Qm und den Wähltransistor STm zugeführt werden, so daß damit Daten in den jeweiligen Zellentransistoren programmiert (abgespeichert) werden können.
Fig. 12 ist ein Zeitsteuerdiagramm für den Auslesemodus, wobei einer gewählten Speicherzelle zugeordnete Signale X und Y auf den Pegel "1" gesetzt sind. Weiterhin ist oder wird eines der Signale W11 bis W1n, die den Zellentransistoren der gewählten Speicherzelle zugeordnet sind, auf den Pegel "0" gesetzt, während alle Gatespannungen der nicht gewählten Zellentransistoren auf den Pegel "1" gesetzt werden. Als Ergebnis können Daten auf die gleiche Weise wie im Fall der Schaltung nach Fig. 1 ausgelesen werden.
Fig. 13 veranschaulicht die die Pegel oder Größen der Signale W11 bis W1n angebende Wahrheitstabelle. Zur Vereinfachung der Erläuterung sei angenommen, daß n auf 4 gesetzt ist und der Zellentransistor durch Zeilenadreßsignale A0 und A1 gewählt wird. In diesem Fall wird das Signal RE benutzt, um den Programmiermodus und den Auslesemodus zu identifizieren. Dies bedeutet, daß das Signal RE den Programmiermodus angibt, wenn es auf "0" gesetzt ist, und den Auslesemodus bezeichnet, wenn es auf "1" gesetzt ist.
Ein Signal I ist ein für Initialisierung benutztes Signal. Wenn das Signal I auf "1" gesetzt ist, während das Signal RE zur Angabe oder Bezeichnung des Programmiermodus auf "0" gesetzt ist, werden (Signale) W11 bis W14 unabhängig von den Signalen A0 und A1 auf den Pegel "1" oder einen hohen Spannungspegel gesetzt, so daß Elektronen in die Floating Gates der mit W11 bis W14 verbundenen Zellentransistoren injiziert werden. Wenn die Signale I und RE den Pegel "0" aufweisen, werden die Potentialpegel von W11 bis W14 nach Maßgabe der Adreßsignale A0 und A1 bestimmt, wie dies in der Wahrheitstabelle angegeben ist.
Wenn das Signal RE den den Auslesemodus angebenden Pegel "1" aufweist, werden die Potentialpegel von W11 bis W14 unabhängig vom Signal 1 nach Maßgabe der Adreßsignale A0 und A1 bestimmt. Dies bedeutet, daß im Auslesemodus nur eines der Signale W11 bis W14, das durch eine Kombination von Adreßsignalen A0 und A1 gewählt ist, auf den Pegel "0" gesetzt ist bzw. wird.
Der Pegel "1", bei dem W11 bis W14 in den Programmiermodus gesetzt sind, ist bzw. wird auf eine hohe Spannung von zum Beispiel etwa 20 V gesetzt; der Pegel "1", bei dem W11 bis W14 in den Auslesemodus gesetzt sind, wird bzw. ist auf eine niedrige Spannung von zum Beispiel 5 V eingestellt.
Fig. 14 zeigt die Wahrheitstabelle der Signale X1, X2, W11 bis W14 sowie W21 bis W24 im Auslesemodus in Kombination mit drei Adressen A0 bis A2. Wenn in diesem Beispiel X1="0" gilt, sind die Signale W11 bis W14 im Auslesemodus auf den Pegel "0" gesetzt, doch ist es auch möglich, eines der Signale W11 bis W14, auf die gleiche Weise wie im Fall von X1="1", auf "0" zu setzen.
Fig. 15 veranschaulicht eine Schaltung zum selektiven Erzeugen der Stromquellenspannung Vcc, die ein im Auslesemodus benutztes Potential und eine hochpegelige Spannung Vpp von zum Beispiel 20 V einstellt, die für den Programmiermodus des Zeilendecodierers 53 in der Schaltung gemäß Fig. 10 verwendet wird. In der Schaltung nach Fig. 15 ist ein Kondensator 59 zwischen dem Masseanschluß und einem Ausgangsanschluß eines CMOS-Inverters 58 mit einem P-Kanal-MOSFET 56 und einem N-Kanal-MOSFET 57 geschaltet. Der Ausgangsanschluß des CMOS-Inverters 58 ist an einen Eingangsanschluß eines CMOS-Inverters 62 mit einem P-Kanal-MOSFET 60 und einem N-Kanal-MOSFET 61 angeschlossen. Ein Kondensator 63 ist zwischen dem Masseanschluß und dem Ausgangsanschluß des CMOS-Inverters 62 geschaltet. Der Ausgangsanschluß des CMOS-Inverters 62 ist an einen Eingangsanschluß eines CMOS-Inverters 66 mit einem P-Kanal-MOSFET 64 und einem N-Kanal-MOSFET 65 angeschlossen. Der Ausgangsanschluß des CMOS-Inverters 66 ist mit dem Eingangsanschluß des CMOS-Inverters 58 und einer Elektrode eines Kondensators 67 verbunden. Ein N-Kanal- MOSFET 68, dessen Gateelektrode mit der Stromquelle Vcc verbunden ist, ist zwischen die andere Elektrode des Kondensators 67 und die Stromquelle Vcc geschaltet. Ferner ist die andere Elektrode des Kondensators 67 an das eine Ende und die Gateelektrode des N-Kanal-MOSFETs 69 angeschlossen. Die Stromstrecken des Verarmungstyp- bzw. D-Typ-MOSFETs 70 und des N-Kanal-MOSFETs 71 sind in Reihe zwischen das andere Ende des MOSFETs 69 und die Stromquelle Vcc geschaltet. Die Gateelektrode des MOSFETs 70 ist zur Abnahme des Signals geschaltet, und die Gateelektrode des MOSFETs 71 ist mit dem anderen Ende (der anderen Seite) des MOSFETs 69 verbunden. Ein D-Typ-MOSFET 72 mit einer Gateelektrode, die zum Abnehmen des Signals PR geschaltet ist, ist zwischen das andere Ende des MOSFETs 69 und eine hochpegelige Spannungsquelle Vpp geschaltet. Ein als Ausgangsanschluß der Schaltung gemäß Fig. 15 benutzter Knotenpunkt N3 ist in der Schaltung nach Fig. 10 mit einem Stromquellenanschluß des Zeilendecodierers 53 verbunden.
Wenn bei der oben beschriebenen Konstruktion das Signal PR auf den Pegel "0" und das Signal auf den Pegel "1" gesetzt sind, oder wenn Daten aus einem Zellentransistor ausgelesen werden, werden die MOSFETs 70 und 72 durchgeschaltet bzw. gesperrt; die CMOS-Inverter 58, 62 und 66 sind zur Bildung eines Ringoszillators geschaltet, dessen Oszillationsausgangssignal einer Elektrode des Kondensators 67 zugeführt wird. Die Stromquellenspannung Vcc wird mittels der MOSFETs 68, 69 und 71 hinauftransformiert und zum Knotenpunkt N3 übertragen. Das andere Ende des MOSFETs 69 liegt an einem Potential, das um die Schwellenspannung des MOSFETs 71 höher ist als die Stromquellenspannung Vcc. Wenn dagegen das Signal PR den Pegel "1" und das Signal den Pegel "0" aufweisen, das heißt wenn Daten in einem Zellentransistor programmiert werden, werden bzw. sind die MOSFETs 72 und 70 durchgeschaltet bzw. gesperrt. In diesem Fall wird daher die Stromquellenspannung Vpp dem Knotenpunkt N3 über dem MOSFET 72 zugespeist.
Bei der Schaltung gemäß Fig. 15 wird somit eine erste Auslesespannung, die höher ist als die Stromquellenspannung Vcc, zugespeist oder geliefert, wenn Daten aus einem Zellentransistor ausgelesen werden, während eine Stromquellenspannung Vpp, die höher ist als die erste Auslesespannung, im Programmiermodus zugeführt wird. Auf diese Weise wird der Zeilendecodierer 53 im Datenprogrammier- oder Auslesemodus mit Stromquellenspannungen verschiedener Spannungspegel oder -größen betrieben.
Es ist selbstverständlich möglich, die Stromquellenspannung Vcc im Datenauslesemodus selbst (als solche) als die Stromquellenspannung für den Zeilendecodierer 53 zuzuführen. Im Auslesemodus sind bzw. werden die Gateelektrode des gewählten Zellentransistors auf "0" und die Gateelektrode des nicht gewählten Zellentransistors auf "1" gesetzt. Eine Bestimmung von Daten erfolgt abhängig davon, ob ein Strom im gewählten Zellentransistor, dessen Gateelektrode auf "0" gesetzt ist, fließt oder nicht. Da der im gewählten Zellentransistor fließende Strom größer wird, kann die Dateneingabe/ausgabeleitung 10 mit einer höheren Geschwindigkeit aufgeladen oder entladen werden, wodurch die Datenauslesegeschwindigkeit erhöht wird.
Da die Speicherzelle durch Reihenschaltung von Zellentransistoren gebildet ist, fließt im nicht gewählten Zellentransistor die gleiche Stromgröße oder -menge, wie sie im gewählten Zellentransistor fließt. Der in der Spei cherzelle fließende Strom wird daher durch eine Reihenschaltung der Widerstandskomponente des gewählten Zellentransistors und der Widerstandskomponente des nicht gewählten Zellentransistors bestimmt. Aus diesem Grund wird der in der Speicherzelle fließende Strom mit kleinerwerdender Widerstandskomponente des nicht gewählten Zellentransistors größer. In der Schaltung gemäß Fig. 15 wird demzufolge eine Spannung, die um die Schwellenspannung des MOSFETs 71 höher ist als die Stromquellenspannung Vcc, als die Stromquellenspannung für den Zeilendecodierer 53 benutzt, um damit die Gatespannung des nicht gewählten Zellentransistors höher einzustellen und hierdurch den Widerstand des nicht gewählten Zellentransistors zu reduzieren. Wenn der Zeilendecodierer 53 durch CMOS-Kreise gebildet ist, kann ein Strom, der im Kreis bzw. in der Schaltung konstant fließt, auf Null unterdrückt werden. Demzufolge kann die Schaltung gemäß Fig. 15 zufriedenstellend als Stromquelle benutzt werden. Ferner kann die Stromquellenspannung Vpp auch von außen hier zugespeist werden. Falls jedoch die periphere Schaltung aus CMOS-Kreisen geformt ist, kann ein konstant fließender Strom verhindert bzw. vermieden werden, und die (Spannung) Vpp kann daher intern bereitgestellt werden, indem die Stromquellenspannung Vcc mittels einer Ladepumpschaltung in an sich bekannter Weise hinauftransformiert wird.
Fig. 16 veranschaulicht eine andere Ausgestaltung der Speicherzellensektion gemäß Fig. 1. Bei der Schaltung gemäß Fig. 16 ist ein N-Kanal-MOSFET 80, dessen Leit- bzw. Durchschaltzustand durch das Signal gesteuert wird, welches im Programmiermodus oder im Auslesemodus auf den Pegel "0" bzw. "1" gesetzt ist, zwischen den Zellentransistor CT4 gemäß Fig. 1 und dem Masseanschluß geschaltet. Den Teilen von Fig. 1 ähnliche Teile nach Fig. 16 sind mit den gleichen Bezugsziffern (wie vorher) bezeichnet und daher nicht mehr im einzelnen erläutert.
Auch wenn bei dieser Konstruktion ein Reststrom von den Zellentransistoren CT1 bis CT4 fließt, wenn im Programmiermodus eine hohe Spannung an deren Drainelektrode angelegt ist, kann der Reststrom durch einen Transistor 80 abgesperrt (cut Off) werden. Auf diese Weise können eine Absenkung des Drainpotentials und eine Beeinträchtigung der Programmiercharakteristik verhindert werden. Bei der Schaltung gemäß Fig. 10 kann der Transistor 80 für eine Vielzahl von Zellenblöcken gemeinsam benutzt werden.
Fig. 17 zeigt eine Schaltung, die eingesetzt werden kann, um die Schaltung nach Fig. 1 in einer Matrixform auszubilden. Die Schaltung gemäß Fig. 17 entspricht einem der Speicherzellenblöcke B1 bis Bm und enthält MOSFETs QT1, QT2, ..., die an die Steuergates der Zellentransistoren angeschlossen sind und deren Leit- bzw. Durchschaltzustände durch Signale X1, X2, ... gesteuert werden. Da Signale über MOSFETs QT1, QT2, ... eingegeben werden, kann ein gewünschter der Speicherzellenblöcke dadurch programmiert werden, daß selektiv einer logischen Bedingung genügt wird, die durch eine Kombination von Signalen W11, W12, ... und Signalen Z2 bis Zm bestimmt wird, welche den betreffenden Speicherzellenblöcken zugespeist werden, um Signale W1n1, ..., W121, W111 selektiv auf einen hohen Spannungspegel zu setzen. In diesem Fall wird eine zweilagige Aluminiumverdrahtungsschicht benutzt; die Signale W111, W121, ..., W1n1 werden dabei über die zweite Aluminiumverdrahtungsschicht übertragen. Obgleich dabei die Chipgröße vergrößert ist, weil die Verdrahtungsschicht für die Signale W111, W121, ..., W1n1 zusätzlich vorgesehen ist, kann eine Zunahme der Chipgröße auf ein Mindestmaß unterdrückt werden.
Weiterhin ist es möglich, eine in Fig. 18 gezeigte Verriegelungs- bzw. Halteschaltung (latch circuit) mit jeder Spaltenleitung (der Drainelektrode des Wähltransistors ST) zu verbinden. In diesem Fall sind ein Ende eines MOSFETs 81 sowie Eingangs- und Ausgangsanschlüsse einer Booster- bzw. Zusatzverstärkerschaltung 82 an jede Spaltenleitung angeschlossen. Die Gateelektrode des MOSFETs 81 ist zum Abnehmen eines Signais LA/PR geschaltet, das in der Verriegelungs- bzw. Halteoperation und im Programmiermodus auf den Pegel "1" und im Auslesemodus auf den Pegel "0" gesetzt ist. Das andere Ende des MOSFETs 81 ist mit einem Ausgangsanschluß eines CMOS-Inverters 85 auf einem P-Kanal-MOSFET 83 und einem N-Kanal-MOSFET 84 sowie einem Eingangsanschluß eines CMOS-Inverters 88 aus einem P-Kanal-MOSFET 86 und einem N-Kanal-MOSFET 87 verbunden. Die Eingangsklemme des CMOS-Inverters 85 ist an den Ausgangsanschluß des CMOS-Inverters 88 angeschlossen. Die CMOS-Inverter 85 und 88 sind somit zur Bildung einer Verriegelungs- bzw. Halteschaltung (oder auch Zwischenspeicherschaltung) 89 geschaltet. Zu programmierende Daten können in der Halteschaltung 89 gehalten oder zwischengespeichert werden; die Spaltenleitungen können selektiv auf eine hohe Spannung oder 0 V entsprechend den gehaltenen Daten für eine Zeile der Speicherzellen eingestellt werden, so daß alle mit einer Leitung der Zeilenleitungen verbundenen Speicherzellen programmiert werden können. Aus diesem Grund können die MOSFETs QD2 bis QDm für Feldunterteilung (vgl. Fig. 10) entfallen.
Fig. 18B veranschaulicht den Aufbau einer im folgenden als Boosterschaltung bezeichneten Zusatzverstärkerschaltung 82 in der Schaltung gemäß Fig. 18A. Ein Taktgeberkreis 90 generiert ein Taktsignal φC. Der Ausgangsanschluß des Taktgeberkreises 90 ist mit einer Elektrode eines MOS-Kondensators 92 verbunden, der mit der anderen Elektrode an das eine Ende eines MOSFETs 93 mit einem Schwellenwert von etwa 0 v und das eine Ende sowie die Gateelektrode eines MOSFETs 94 angeschlossen ist. Das andere Ende des MOSFETs 93 ist zur Abnahme einer Ausgangsspannung Vpp' einer anderen (nicht dargestellten) Boosterschaltung geschaltet, während seine Gateelektrode an die Spaltenleitung angeschlossen ist. Der andere Ausgangsanschluß des MOSFETs 94 ist mit der Spaltenleitung verbunden.
Wenn in der Boosterschaltung 82 die Haltedaten gleich "1" sind, wird das Potential der Spaltenleitung hinauftransformiert und dem Zellentransistor zugeführt.
Gemäß dem oben beschriebenen ersten Beispiel wird eine nicht flüchtige Halbleiter- Speicheranordnung bereitgestellt, bei welcher Daten elektrisch programmiert werden können, die Speicherzellengröße kleiner sein kann als bei einem UVEPROM und niedrige Kosten realisierbar sind.
Fig. 19 ist ein Schaltbild zur Veranschaulichung des Prinzips einer nichtflüchtigen Halbleiter-Speicheranordnung gemäß einem zweiten Beispiel. Diese nichtflüchtige Halbleiter-Speicheranordnung ist durch Anwendung derselben auf einen UVEPROM ausgestaltet. Jeweilige Zellentransistoren MC1 bis MC4 sind jeweils durch einen Floating Gate-MOSFET mit Floating Gate und Steuergate gebildet. Die Stromstrecken von vier Zellentransistoren MC sind zur Bildung einer Reihenschaltung 100 in Reihe geschaltet. Ein Ende der Reihenschaltung 100 bzw. die Drainelektrode des Zellentransistors MC1 ist über einen Anreicherungstyp- bzw. E-Typ-MOSFET 101 zum Anlegen der Programmierspannung mit einer Programmierspannungsquelle Vpp einer hohen Spannung von zum Beispiel 20 V verbunden. Das andere Ende der Reihenschaltung 100 bzw. die Sourceelektrode des Zellentransistors MC4 ist an den Bezugsspannungsanschluß (Masseanschluß) von 0 V angeschlossen. Die Gateelektrode des MOSFETs 101 ist zur Abnahme einer Spannung Vin entsprechend Programmierdaten Din geschaltet, und die Steuergates von vier Zellentransistoren MC1 bis MC4 sind zur Abnahme von jeweiligen Wählspannungen VG1 bis VG4 geschaltet.
Fig. 20 ist eine Musterdraufsicht der Schaltung gemäß Fig. 19, die auf bzw. in ein Halbleiterplättchen integriert ist. Das Muster ist in und auf einem Halbleitersubstrat 102 ausgebildet. Im Hauptflächenbereich bzw. in der Hauptoberfläche des Halbleitersubstrats 102 sind Diffusionszonen 103-1 bis 103-6 zur Bildung der Source- und Drainzonen eines MOSFETs 101 sowie von vier Zellentransistoren MC1 bis MC4 erzeugt. Der MOSFET 101 weist eine Gateelektrode 104 auf, die auf einer ersten (nicht dargestellten) Isolierschicht erzeugt ist, welche ihrerseits auf dem zwischen den Diffusionszonen 103-1 und 103-2 befindlichen Teil des Halbleitersubstrats 102 geformt ist. Ferner sind Floating Gates 105-1 bis 105-4 der Zellentransistoren MC1 bis MC4 auf der ersten Isolierschicht und über den Bereichen des Halbleitersubstrats 102 ausgebildet, die zwischen den Diffusionszonen 103-2 und 103-3; 103-3 und 103-4; 103-4 und 103-5 sowie 103-5 und 103-6 liegen. Steuergates 106-1 bis 106-4 der Zellentransistoren MC1 bis MC4 sind auf einer zweiten (nicht dargestellten) Isolierschicht und über den Floating Gates 105-1 bis 105-4 geformt.
Bei der Speicherzelle mit dieser Ausgestaltung ist ein Ende der Reihenschaltung 100 bzw. ein Verbindungsknotenpunkt zwischen dem Zellentransistor MC1 und den die Programmierspannung anlegenden MOSFET 101 über einen Kontaktabschnitt bzw. eine Kontaktstelle mit einer (nicht dargestellte) Spaltenleitung verbunden. Bei der Schaltung gemäß Fig. 19 braucht daher nur eine einzige Kontaktstelle für vier Zellentransistoren ausgebildet zu werden. Aus diesem Grund kann die Zahl der Kontaktstellen im Vergleich zur herkömmlichen Speicheranordnung verkleinert sein; außerdem kann im Fall der Herstellung einer Speicheranordnung einer großen Kapazität die Fläche der Kontaktstellen verkleinert sein. Wenn diese Speicherzellen in einer Matrixform angeordnet sind oder werden, wird ein Wähltransistor nötig, welcher dem Wähltransistor ST gemäß Fig. 10 ähnlich ist. In diesem Fall werden fünf Transistoren zur Bildung einer Speicherzelle benutzt, welche vier Zellentransistoren MC1 bis MC4 und einen Wähltransistor umfaßt. Dies bedeutet, daß die Zahl der Transistoren im Vergleich zum herkömmlichen Fall um Eins erhöht ist, doch wenn die Zahl der in Reihe geschalteten Zellentran sistoren MC vergrößert ist, kann die Vergrößerung der Musterfläche aufgrund der Verwendung des Wähltransistors kleiner gehalten werden als diejenige der Musterfläche, die durch die Ausbildung der Kontaktstellen bedingt ist.
In der Speicheranordnung gemäß dem zweiten Beispiel sind zahlreiche Zellentransistoren in Reihe geschaltet, um die Zahl der Kontaktabschnitte oder -stellen zu verkleinern. Im Gegensatz zum herkömmlichen UVEPROM mit einer Vielzahl von parallelgeschalteten Zellentransistoren ist es daher unmöglich, eine Methode des Programmierens von Daten anzuwenden, wobei Elektronen in das Floating-Gate injiziert werden, die durch in der Nähe der Drainelektrode auftretende Stoßionisierung generiert werden, wenn eine hohe Spannung an die Gate- und Drainelektrode des Zellentransistors angelegt ist, um einen Kanaistrom herbeizuführen. Dies bedeutet, daß bei der vorliegenden Speicheranordnung eine andere Methode angewandt wird, bei welcher die Datenprogrammierung durch Entfernung von Elektronen vom Floating Gate oder durch Injizieren von Elektronenmangelstellen bzw. sogenannten Löchern in das Floating Gate erfolgt, um damit die Schwellenspannung negativ einzustellen.
Fig. 27 veranschaulicht ein Schaltungsmodell, bei dem die Drainelektrode eines MOSFETs 120 über eine Lastschaltung 121 mit einer Spannungsquelle Vdd und seine Sourceelektrode mit dem Masseanschluß verbunden sind. Wenn die Steuergatespannung VG des MOSFETs 120 auf 0 V und eine Spannung VD auf einen hohen Spannungspegel gesetzt sind, um einen Durchbruch nahe der Drainelektrode des MOSFETs 120 herbeizuführen, werden vom Floating Gate Elektronen emittiert, um die Schwellenspannung des MOSFETs 120 negativ einzustellen.
Fig. 28 ist ein Kennliniendiagramm der Spannungs/Strom- Kennlinie eines Floating Gate-MOSFETs. Eine Kennlinie 12-2 in der Zeichnung veranschaulicht die Charakteristik bzw. Kennlinie vor dem Auftreten des Durchbruchs; in diesem Fall fließt ein Drainstrom ID erst dann, wenn die Steuergatespannung eine voreingestellte positive Spannung übersteigt. Im Gegensatz dazu zeigt die Kennlinie 123 die Charakteristik nach dem Auftreten eines Durchbruchs. In diesem Fall fließt der Drainstrom ID auch dann, wenn die Steuergatespannung VG negativ ist. Genauer gesagt: nach dem Auftreten des Durchbruchs in der Schaltung gemäß Fig. 27 erhält der MOSFET 120 die Kennlinie 123, wobei sich die Schwellenspannung von der positiven Größe auf eine negative Größe ändert. Auch in dem Fall, in welchem kein Durchbruch auftritt, und wenn ein Durchgreifstrom zum Beispiel dann fließt, wenn die Steuergatespannung VG niedrig ist, kann ferner die Schwellenspannung des MOSFETs 120 auf eine negative Größe geändert werden. Ein elektrisches Feld zwischen der Drainelektrode und dem Floating Gate des MOSFETs 120 besitzt eine wichtige Funktion; ein Teil der durch den Durchbruch oder Durchgriff nahe der Drainelektrode erzeugten Elektronenmangelstellen bzw. Löcher wird durch ein elektrisches Feld zwischen der Drainelektrode und dem Floating Gate angezogen und in letzteres injiziert. Das Floating Gate kann somit positiv aufgeladen werden, so daß die Schwellenspannung negativ wird. Beim zweiten Beispiel ist es wesentlich, die Steuergatespannung VG zu senken; dabei können aufgrund der Verwendung einer niedrigen Steuergatespannung VG Elektronenmangelstellen in das Floating Gate injiziert werden. Bei Anwendung der Muster gemäß den Fig. 21A, 21B, 22 bis 25, 26A und 26B tritt aufgrund der Erzeugung einer Zone 112-1, 112-2 oder 112 einer hohen Fremdatomkonzentration ein Durchbruch vor einem Durchgriff auf.
Im folgenden ist eine Operation der Schaltung gemäß Fig. 19 anhand der Fig. 29 und 30 beschrieben.
Fig. 29 ist ein Zeitsteuerdiagramm für die Datenprogrammierung; bei diesem Beispiel werden Daten im Zellentransistor MC3 in einer Periode T1 und Daten im Zellentransistor MC2 in einer Periode T2 programmiert. In der Periode T1 werden bzw. sind Wählspannungen VG1, VG2 und VG4 auf einen hohen Spannungspegel gesetzt, während eine Wählspannung VG3 auf einen niedrigen Spannungspegel von zum Beispiel 0 V gesetzt wird bzw. ist. Sodann wird die Gatespannung Vin des MOSFETs 101 auf eine hohe Spannung eingestellt, um den MOSFET 101 durchzuschalten, so daß eine hohe Spannung von Vpp an das eine Ende (die eine Seite) der Reihenschaltung 100 angelegt werden kann. In der Reihenschaltung 100 werden ferner Zellentransistoren MC1, MC2 und MC4 durchgeschaltet und ein Zellentransistor MC3 zum Sperren gebracht. Demzufolge wird eine hohe Spannung an die Drainelektrode des im Sperrzustand befindlichen Zellentransistors MC3 angelegt. Wenn dabei Vpp und Vin auf solche Größengesetzt sind, daß ein Durchbruch oder Durchgriff nahe der Drainelektrode des Zellentransistors MC3 auftreten kann, tritt ein Durchbruch oder Durchgriff im Zellentransistor MC3 auf. Da die Steuergatespannung VG3 des Zellentransistors MC3 auf 0 V eingestellt ist, werden durch den Durchbruch oder Durchgriff erzeugte Elektronenmangelstellen in das Floating Gate injiziert. Als Ergebnis wird die Schwellenspannung des Zellentransistors MC3 auf eine negative Größe geändert, wodurch Daten im Zellentransistor MC3 programmiert werden.
In der Periode T2 werden Wählspannungen VG1, VG3 und VG4 auf einen hohen Spannungspegel gesetzt und nur die Wählspannung VG2 auf einen niedrigen Spannungspegel von 0 V eingestellt. Dabei bleibt die Gatespannung Vin des MOSFETs 101 auf einem hohen Spannungswert. In diesem Zustand tritt Durchbruch oder Durchgriff nahe der Drainelektrode des Zellentransistors MC3 auf, worauf durch den Durchbruch oder Durchgriff erzeugte Elektronenmangelstellen in das Floating Gate injiziert werden und damit Daten im Zellentransistor MC3 programmiert (abgespeichert) werden.
Es ist allgemein bekannt, daß ein nahe der Drainelektrode bzw. in deren Bereich auftretender Lawinendurchbruch bei einer niedrigeren Drainspannung hervorgerufen wird, wenn die Gatespannung auf eine niedrigere Spannungsgröße gesetzt ist. Der Durchbruch tritt daher auf, wenn die Steuergatespannung auf 0 V eingestellt ist, während er nicht auftritt, wenn diese Spannung auf eine hohe Spannungsgröße gesetzt ist.
Fig. 30 ist ein Zeitsteuerdiagramm zum Zeitpunkt des Datenauslesens; bei diesem Beispiel werden Daten sequentiell aus dem Zellentransistor MC1 zum Zellentransistor MC4 ausgelesen. Im Datenauslesemodus wird eine Auslesespannung von weniger als 5 V durch eine (nicht dargestellte) Lastschaltung an das eine Ende der Reihenschaltung 100 angelegt. Sodann werden die Steuergatespannung VG eines nicht gewählten Zellentransistors auf eine hohe Spannung von zum Beispiel 5 V und die Steuergatespannung VG eines gewählten Zellentransistors auf eine niedrige Spannung von zum Beispiel 0 V eingestellt. Zuerst wird die Steuergatespannung VG1 des Zellentransistors MC1 auf 0 V gesetzt, wodurch der Zellentransistor MC1 gewählt (angesteuert) wird. Wenn beispielsweise im Zellentransistor MC1 keine Daten programmiert sind und seine Schwellenspannung positiv ist, bleibt der Zellentransistor MC1 im Sperrzustand. Infolgedessen fließt kein Strom in der Reihenschaltung 100.
Sodann wird die Steuergatespannung VG2 des Zellentransistors MC2 auf 0 V gesetzt, wodurch der Zellentransistor MC2 gewählt wird. Wenn zum Beispiel im Zellentransistor MC2 Daten programmiert sind und seine Schwellenspannung negativ ist, ist bzw. wird der Zellentransistor MC2 durchgeschaltet. Da zu diesem Zeitpunkt die Steuergatespannungen VG1, VG3 und VG4 der Zellentransistoren MC1, MC3 und MC4 auf hohe Spannungsgrößen gesetzt sind, sind die Zellentransistoren MC1, MC3 und MC4 sämtlich in den Durchschaltzustand gesetzt. Infolgedessen fließt ein Strom durch die Reihenschaltung 100. Danach werden die Steuergatespannungen VG3 und VG4 der Zellentransistoren MC3 und MC4 sequentiell auf 0 V eingestellt.
In der Datenausleseoperation variiert das Potential am einen Ende der Reihenschaltung 100 entsprechend den Durchschalt- und Sperrzuständen des (an)gewählten Zellentransistors MC; dabei können Daten durch Detektieren bzw. Abgreifen der Potentialänderung mittels eines Leseverstärkers oder dergleichen bestimmt (festgestellt) werden.
Fig. 31 ist ein Schaltbild eines UVEPROMs einer Mehrfachbit-Ausgangskonstruktion gemäß einem anderen Beispiel. Der UVEPROM umfaßt einen Zeilendecodierer 131, einen Spaltendecodierer 132 sowie m Speicherblöcke 133-1 bis 133-m. Jeder Speicherblock 133 ist mit der gleichen Ausgestaltung wie der Speicherblock 133-1 geformt. Dies bedeutet, daß in jedem Speicherblock 133 mehrere Reihenschaltungen oder -kreise 100, die durch Reihenschaltung von n Floating Gate-Zellentransistoren MC1 bis MCn mit jeweils einem Steuergate und einem Floating Gate geformt sind, auf Zeilen und Spalten angeordnet sind. Jede Reihenschaltung 100 ist am einen Ende über einen E-Typ- MOSFET 134 mit einer betreffenden von Spaltenleitungen C1 bis Cp verbunden. Die an Reihenschaltungen 100 angeschlossenen Gateelektroden von MOSFETs 134 sind jeweils mit Zeilenleitungen X1, X2, ... verbunden, denen decodierte Ausgangssignale des gemeinsam für alle Speicherblöcke 133 benutzten Zeilendecodierers 131 zugespeist werden, und die Steuergates der Zellentransistoren MC1 bis MCn in jeder Reihenschaltung 100 sind mit Zeilenleitungen W11, W12, ..., W1n, W21, W22, ..., W2n, ... verbunden, denen decodierte Ausgangssignale des Zeilendecodierers 131 zugespeist werden. Spaitenleitungen C1 bis Cp sind gemeinsam mit einem Programmier/Ausleseknotenpunkt 136 über jeweilige Spaltenwähl-E-Typ-MOSFETs 32 verbunden, deren Gateelektroden an Spaltenwähileitungen CS1 bis CSp angeschlossen sind, welche mit den jeweiligen decodierten Ausgangssignalen von dem für alle Speicherblöcke 133 gemeinsam benutzten Spaltendecodierer 132 zugespeist werden.
Der Knotenpunkt 136 ist mit einer Programmierspannungsquelle Vpp über einen die Programmierspannung anlegenden E-Typ-N-Kanal-MOSFET 137 entsprechend dem MOSFET 101 gemäß Fig. 19 verbunden. Ein Dateneingabekreis 138 generiert eine Spannung Vin entsprechend den Programmierdaten. Der Knotenpunkt 136 ist außerdem mit einem Datenabgreifknotenpunkt 140 über einen Potentialtrenn-E-Typ- MOSFET 139 verbunden, dessen Gateelektrode zur Abnahme einer voreingestellten oder vorgegebenen Vorspannung Vb geschaltet ist. Der Datenabgreifknotenpunkt 140 ist mit Drain- und Gateelektrode eines E-Typ-P-Kanal-Last-MOSFETs 141 verbunden, dessen Sourceelektrode an eine Auslesespannungsquelle Vcc angeschlossen ist. Ferner ist der Abgreifknotenpunkt 140 an den Eingangsanschluß eines Leseverstärkers 142 angeschlossen, welcher die Auslesedaten bestimmt und letztere einem Ausgabe- bzw. Ausgangspuffer 143 zuspeist.
Bei der Speicheranordnung mit der oben beschriebenen Konstruktion ist es nur nötig, den MOSFET 134 mit der Spaltenleitung C für jeweils n Zellentransistoren zu verbinden; demzufolge ist es möglich, die Zahl der Kontaktabschnitte oder -stellen, die für Verbindung der Speicherzellen mit den Spaltenleitungen nötig sind, beträchtlich zu verkleinern. Als Ergebnis können die von den Kontaktstellen eingenommene Fläche verkleinert und die Schiebgröße für eine große Speicherkapazität beträchtlich verringert werden, woraus sich eine Senkung der Fertigungskosten ergibt.
Im folgenden ist die Arbeitsweise der oben beschriebenen Speicheranordnung erläutert.
Fig. 32 ist ein Zeitsteuerdiagramm eines Beispiels einer Datenprogrammieroperation in der Speicheranordnung. Bei diesem Beispiel werden die an die Zeilenleitungen X1, W11 bis W1n und die Spaltenleitung C1 angeschlossene Reihenschaltung 100 gewählt (angesteuert) und Daten in den Zellentransistoren der gewählten Reihenschaltung programmiert. In diesem Fall wird nur eine Spaltenwählleitung CS1 durch die decodierten Ausgangssignale vom Spaltendecodierer 132 auf einen hohen Spannungspegel gesetzt, um den mit der Spaltenleitung C1 verbundenen Spaltenwähl- MOSFET 135-1 durchzuschalten. Dabei sind oder werden die anderen Spaltenwähileitungen CS2 bis CSp sämtlich auf einen niedrigen Spannungspegel gesetzt, und die restlichen Spaltenwähl-MOSFETs 135-2 bis 135-p, die mit den Spaltenleitungen C2 bis Cp verbunden sind, befinden sich im Sperrzustand. Ferner wird nur eine Zeilenleitung X1 unter den Zeilenleitungen X1, X2, ... durch decodierte Ausgangssignale des Zeilendecodierers 131 auf einen hohen Spannungspegel gesetzt, und die Reihenschaltungs-Wähl- MOSFETs 134, die an die Reihenschaltungen 100 auf derselben Zeile angeschlossen sind, sind bzw. werden durchgeschaltet. Sodann wird durch decodierte Ausgangssignale des Zeilendecodierers 131 nur eine Zeilenleitung W11 auf einen niedrigen Spannungspegel gesetzt. Wenn dabei die Ausgangsspannung Vin des Dateneingabekreises 138 auf einen hohen Spannungspegel gesetzt ist, schaltet der MOSFET 137 durch, so daß eine hohe Programmierspannung Vpp an den Knotenpunkt 136 angelegt werden kann. Die an den Knotenpunkt 136 angelegte hohe Spannung wird (auch) an die Spaltenleitung C1 über den Spaltenwähl-MOSFET 135-1 angelegt, der sich im Durchschaltzustand befindet. Infolgedessen tritt ein Durchbruch nahe der Drainelektrode desselben Transistors MC1 der gewählten Reihenschaltung 100 auf, wobei Elektronenmangelstellen bzw. sogenannte Löcher in sein Floating Gate injiziert werden, so daß damit Daten im Zellentransistor programmiert werden.
Sodann wird nur die Zeilenleitung W12 durch decodierte Ausgangssignale des Zeilendecodierers 131 auf einen niedrigen Spannungspegel gesetzt. Wenn dabei die Ausgangsspannung Vin des Dateneingabekreises 138 auf einen niedrigen Spannungspegel gesetzt ist oder wird, werden keine Elektronenmangelstellen in das Floating Gate der mit der Zeilenleitung W12 verbundenen Speicherzelle MC2 injiziert. Die Steuergatespannung des Zellentransistors, in den keine Elektronenmangelstellen injiziert werden, ist bzw. wird auf einen niedrigen Spannungspegel gesetzt. Dies ist deshalb der Fall, weil Zeilenleitungen X und W für alle Speicherblöcke 133 gemeinsam benutzt werden (bzw. von diesen gemeinsam belegt sind), wobei es nötig werden kann, Elektronenmangelstellen in das Floating Gate eines betreffenden Zellentransistors in jedem der anderen Speicherblöcke zu injizieren.
Anschließend werden die restlichen Zeilenleitungen sequentiell auf eine niedrige Spannung gesetzt und die Spannung Vin auf einen Spannungspegel entsprechend den Programmierdaten auf die gleiche Weise, wie oben beschrieben, eingestellt. Auf diese Weise können Daten in n Zellentransistoren der gewählten Reihenschaltung 100 programmiert werden.
Um zu diesem Zeitpunkt den Durchbruch in den Reihenschaltungen an den nicht gewählten Zeilen zu verhindern, muß die Dotierstoff- bzw. Fremdatomkonzentration der Drainzone in jedem MOSFET 134 so bestimmt oder festgelegt werden, daß die Anfangsspannung des Lawinendurchbruchs, der durch ein elektrisches Feld zwischen Gate- und Drainelektrode verursacht wird, höher eingestellt ist als die der Speicherzelle.
Fig. 33 ist ein Zeitsteuerdiagramm unterschiedlicher Spannungswellenformen von Signalen auf Zeilenleitungen W11 bis W1n in der Datenprogrammieroperation. Im Zeitsteuerdiagramm gemäß Fig. 32 wird bzw. ist die Zeilenleitung normalerweise auf einen hohen Spannungspegel gesetzt, und sie wird für eine voreingestellte bzw. vorgegebene Zeitspanne auf einen niedrigen Spannungspegel gesetzt, wenn im gewählten Zellentransistor Daten programmiert werden. Bei diesem Beispiel werden dagegen Zeilenleitungen W1n bis W11 sequentiell in der angegebenen Reihenfolge auf einen niedrigen Spannungspegel gesetzt, so daß Elektronenmangelstellen in der Reihenfolge vom Zellentransistor MCn zum Zellentransistor MC1 injiziert werden.
Ferner ist in der durch das Zeitsteuerdiagramm von Fig. 32 veranschaulichten Operation die Zeilenleitung normalerweise auf einen hohen Spannungspegel von zum Beispiel 20 V gesetzt, und sie ist im Datenprogrammiermodus für eine vorgegebene Zeitspanne auf einen niedrigen Spannungspegel von zum Beispiel 0 V eingestellt. Es ist jedoch möglich, die Zeilenleitungen auf eine Spannung von zum Beispiel 5 V, die niedriger ist als 20 V, zu setzen, wenn kein Zellentransistor gewählt ist (vgl. das Zeitsteuerdiagramm gemäß Fig. 34), so daß damit die Spannungsbelastung an den Zellentransistoren verringert wird.
In der Ausleseoperation bei der Speicheranordnung gemäß Fig. 31 wird eine der Zeilenleitungen X1, X2, ..., die an den gewählten Zellentransistor angeschlossen ist, auf einen hohen Spannungspegel von zum Beispiel 5 V eingestellt, und eine mit dem gewählten Zellentransistor verbundene der Zeilenleitungen W11, W12, W13, ..., W1n, W21, W22, W23, ..., W2n, ... wird auf einen niedrigen Spannungspegel gesetzt. Die restlichen Zeilenleitungen werden sämtlich auf den hohen Spannungspegel gesetzt; an die restlichen Zeilenleitungen angeschlossene Zellentransistoren schalten sämtlich durch. Zu diesem Zeitpunkt werden die Wählzellentransistoren, die mit den auf den niedrigen Spannungspegel gesetzten Zeilenleitungen verbunden sind, entsprechend ihren Schwellenspannungen durchgeschaltet oder gesperrt. Der Knotenpunkt 140 bleibt sodann mittels des MOSFETs 141 aufgeladen oder wird entsprechend dem Durchschaltzustand des Wählzellentransistors entladen. Die Potentialänderung am Knotenpunkt 140 wird durch einen Leseverstärker 142 detektiert bzw. abgegriffen, der seinerseits ein Ausgangssignals als Auslesedaten über einen Ausgangspuffer 143 nach außen liefert.
Fig. 35 ist ein Schaltbild zur detaillierten Darstellung der Ausgestaltung einer Decodiersektion, die im Zeilendecodierer 131 der Speicheranordnung nach Fig. 31 zum Setzen bzw. Einstellen der Spannung der Zeilenleitung X1 benutzt wird. Bei diesem Beispiel werden sechs Bitsignale A0 bis A5 als Adreßsignale geliefert; für jede Spaltenleitung C sind vier Reihenschaltungen 100 vorgesehen, und jede Reihenschaltung 100 besteht aus 16 Zellentransistoren.
Die Decodiersektion zum Einstellen der Spannung der Zeilenleitung X1 ist zum Abnehmen der Adreßsignale A4 und A5 geschaltet. Wenn beide Adreßsignale auf "1" gesetzt sind, schalten N-Kanal-MOSFETs 151 und 152 durch, so daß ein Knotenpunkt 154, der mit der Spannungsquelle Vcc über einen normalerweise in den Durchschaltzustand gesetzten P-Kanal-MOSFET 153 verbunden ist, auf "0" gesetzt werden kann. Infolgedessen wird ein Signal an einem Ausgangsknotenpunkt 158 eines durch einen P-Kanal-MOSFET 155 und einen N-Kanal-MOSFET 156 geformten und zum Abnehmen eines Signais vom Knotenpunkt 154 geschalteten Inverters 157 auf "1" gesetzt.
Im Datenprogrammiermodus werden ein Signal PR auf 0 V und ein Signal H auf einen hohen Spannungspegel eingestellt. Folglich wird die Zeilenleitung X1 mit der hohen Spannung Vpp über einen N-Kanal-MOSFET 159 und einen Verarmungstyp- bzw. -D-Typ-N-Kanal-MOSFET 160 aufgeladen. Da zu diesem Zeitpunkt die Gateelektrode des zwischen den Knotenpunkt 158 und die Zeilenleitung X1 geschalteten D-Typ- N-Kanal-MOSFETs 161 auf 0 V gesetzt ist, fließt kein Strom von der an die Spannungsquelle Vpp angeschlossenen Zeilenleitung X1 in Richtung auf den Knotenpunkt 158.
Im Datenauslesemodus wird das Signal PR auf zum Beispiel 5 V gesetzt. Da zu diesem Zeitpunkt die hohe Spannung Vpp nicht zugespeist wird, wird ein Signal "1" am Ausgangsknotenpunkt 158 des Inverters 157 so, wie es ist, bzw. direkt zur Zeilenleitung X1 übertragen.
In anderen (nicht dargestellten) Decodiersektionen zum Einstellen der Spannungen der anderen Zeilenleitungen X2, X3 und X4 werden Kombinationssignale von Adreßsignale und A5, Adreßsignalen A4 und , Adreßsignalen und den N-Kanal-MOSFETs 151 und 152 zugeführt. Wenn beide Eingangsadreßsignale auf "1" gesetzt sind, wird ein Signal eines hohen Spannungspegels oder des Pegels "1" von einer betreffenden Zeilenleitung zugespeist.
Fig. 36 veranschaulicht in einem Schaltbild im einzelnen den Aufbau einer Decodiersektion, die im Zeilendecodierer 131 gemäß Fig. 31 zum Einstellen einer Spannung einer Zeilenleitung W11 benutzt wird. Die Decodiersektion ist zum Abnehmen von Adreßsignalen , , und geschaltet. Wenn alle Eingangsadressen auf "1" gesetzt sind, werden N-Kanal-MOSFETs 162, 163, 164 und 165 durchgeschaltet und ein über den P-Kanal-MOSFET 166, der sich normalerweise im Durchschaltzustand befindet, mit der Spannungsquelle Vcc verbundener Knotenpunkt 167 auf "0" gesetzt. Als Ergebnis wird ein Signal an einem Ausgangsknotenpunkt 171 eines Inverters 170, der aus einem P-Kanal-MOSFET 168 und einem N-Kanal-MOSFET 169 geformt und zum Abnehmen des Signais am Knotenpunkt 167 geschaltet ist, auf "1" gesetzt, während ein Signal an einem Ausgangsknotenpunkt 175 eines Inverters 174, der aus einem P-Kanal-MOSFET 172 und einem N-Kanal-MOSFET 173 geformt und zum Abnehmen des Signals am Ausgangsknotenpunkt 171 des Inverters 170 geschaltet ist, wird auf den Pegel "0" gesetzt.
Im Datenprogrammiermodus werden das Signal PR auf 0 V und das Signal A auf einen hohen Spannungspegel gesetzt. Infolgedessen wird die Zeilenleitung W11 über einen N-Kanal-MOSFET 176 und einen D-Typ-N-Kanal-MOSFET 177 mit der hohen Spannung Vpp aufgeladen. Da zu diesem Zeitpunkt das Signal am Ausgangsknotenpunkt 175 des Inverters 174 auf "0" gesetzt ist, fließt ein Strom von der Zeilenleitung W11 zum Knotenpunkt 175 über einen D-Typ-N-Kanal- MOSFET 178, so daß die Zeilenleitung W11 auf einen niedrigen Spannungspegel bzw. 0 V gesetzt wird. Wenn dagegen eines der Adreßsignale , , und auf "0" gesetzt ist, ist bzw. wird der Ausgangsknotenpunkt 175 des Inverters 174 auf "1" gesetzt, so daß die Zeilenleitung W11 mit der hohen Spannung Vpp aufgeladen wird. Dies bedeutet, daß im Datenprogrammiermodus die Zeilenleitung W11 zum Zeitpunkt des Wählens auf 0 V und zum Zeitpunkt des Nichtwählens auf die hohe Spannung Vpp gesetzt wird.
Im Datenauslesemodus wird das Signal auf 5 V eingestellt. Da zu diesem Zeitpunkt die hohe Spannung Vpp nicht zugespeist wird, wird ein am Ausgangsknotenpunkt 175 des Inverters 174 anliegendes Signal direkt zur Zeilenleitung W11 geliefert.
In anderen (nicht dargestellten) Decodiersektionen zum Einstellen der Spannung der Zeilenleitungen W12, ... und W110 bis W116 (n=16) werden Adreßsignale A0 bis A3 und bis einer unterschiedlichen Kombination den Gateelektroden von N-Kanal-MOSFETs 162, 163, 164 und 165 zugespeist. Wenn im Datenprogrammiermodus alle Adreßsignale auf "1" gesetzt sind, wird von einer entsprechenden Zeilenleitung eine Ausgangsspannung von 0 V geliefert.
Die Schaltung gemäß Fig. 36 kann so ausgestaltet sein, daß sie die N-Kanal-MOSFETs 179 und 180 sowie die P-Kanal-MOSFETs 171 und 182 enthält, die in der Zeichnung von gestrichelten Linien umschlossen sind. Bei Hinzufügung der MOSFETs wird ein Ausgangssignal von "1" oder "0" über die Zeilenleitung W11 entsprechend den logischen Pegeln der Adreßsignale A0 bis A3 nur dann geliefert, wenn die Adreßsignale A4 und A5 auf "1" gesetzt sind, um die Zeilenleitung X1 auf den Pegel "1" zu setzen. Wenn die Zeilenleitung X1 nicht gewählt oder angesteuert ist, das heißt wenn die Zeilenleitung X1 den Pegel "0" aufweist, ist die Zeilenleitung W11 stets auf "0" gesetzt, so daß zur Verbesserung der (Betriebs)Zuverlässigkeit eine Zeilenleitung, die mit einer Gruppe von in Reihe geschalteten, nicht gewählten Zellentransistoren verbunden ist, auf "0" gesetzt werden kann. Falls jedoch die Zahl der verwendeten MOSFETs verkleinert sein soll, können diese (genannten) MOSFETs weggelassen werden.
Wenn in der Schaltung gemäß Fig. 36 die Zeilenleitung W11 im Datenprogrammiermodus gewählt wird, wird ihre Spannung auf 0 V eingestellt. Wenn Daten durch Herbeiführen eines Durchbruchs programmiert werden, ergibt sich kein Problem, doch wird vorzugsweise die Spannung auf etwa 1 V eingestellt, wenn die Datenprogrammierung durch Herbeiführung eines Durchgriffs erfolgt. In diesem Fall ist gemäß Fig. 37 ein Vorspannkreis 183 zwischen den MOSFET 173 des Inverters 174 nach Fig. 36 und den Masseanschluß eingeschaltet; die Sourcespannung des N-Kanal-MOSFETs 173 kann auf die Schwellenspannung eines nicht programmierten Zellentransistors, zum Beispiel 1 V, eingestellt werden oder sein. Der Vorspannkreis 183 kann durch einen N-Kanal-MOSFET gebildet sein, dessen Gate- und Drainelektroden gemäß Fig. 37 zusammengeschaltet sind.
Weiterhin wird bei Anwendung der Schaltung gemäß Fig. 34 der in einem Zellentransistor, welcher in einem Datenauslesemodus durchgeschaltet ist, fließende Strom vergrößert, wodurch der Auslesespielraum bzw. die Auslesespanne erweitert wird.
Fig. 38 ist eine tabellarische Darstellung der Wahrheits- oder Funktionsgrößen (truth values) entsprechend den Ausgabe- oder Ausgangszuständen des Zeilendecodierers 131, welcher Ausgangssignale mit den Wellenformen gemäß Fig. 32 generiert. Das Programmiersignal PR ist im Datenauslesemodus auf "0" gesetzt. Eine der 16 Zeilenleitungen W11 bis W116 ist oder wird entsprechend der Änderung in den Adreßsignalen A0 bis A3 auf "0" gesetzt. Der Zeilendecodierer 131 kann so geformt sein, daß er nur der Ausgangsbedingung genügt, die durch die Wahrheits- oder Funktionsgrößen gegeben ist.
Fig. 39 veranschaulicht die Wahrheits- oder Funktionstabelle entsprechend den Ausgangszuständen des Zeilendecodierers 131, der im Datenprogrammiermodus Ausgangssignale der Wellenformen gemäß Fig. 33 generiert. 16 Zeilenleitungen W11 bis W116 werden entsprechend der Änderung in den Adreßsignalen A0 bis A3 sequentiell in der Reihenfolge von W116 auf W11 auf 0 V gesetzt. Der Zeilendecodierer 131 kann so geformt sein, daß er nur der durch die Wahrheitstabelle gegebenen Bedingung genügt. Hierbei wird der Auslese- oder Datenprogrammiermodus auf der Grundlage des Signais PR bestimmt; wenn das Signal PR unter Angabe des Auslesemodus auf "0" liegt, ist oder wird der Zeilendecodierer 131 ausgestaltet, um der Wahrheitstabellenbedingung gemäß Fig. 38 zu genügen.
Fig. 40 ist ein Schaltbild der abgewandelten Konstruktion der Schaltung nach Fig. 19. In der Speicheranordnung nach Fig. 19 ist das andere Ende jeder Reihenschaltung 100 oder die Sourceelektrode des Zellentransistors MCn mit dem Masseanschluß verbunden. Im Gegensatz dazu ist bei der Speicheranordnung gemäß Fig. 40 das andere Ende jeder Reihenschaltung 100 mit dem Masseanschluß über einen MOSFET 190 verbunden, dessen Gateelektrode mit der Signalleitung verbunden ist, die im Datenprogrammiermodus auf einen niedrigen Spannungspegel gesetzt ist. Bei dieser Konstruktion fließt im Datenprogrammiermodus praktisch kein Strom durch die Reihenschaltung 100, so daß eine Verringerung der Drainspannung des Zellentransistors verhindert werden kann. Infolgedessen können Elektronenmangelstellen wirksam in sein Floating Gate injiziert werden. Der MOSFET 190 kann für jede Reihenschaltung 100 vorgesehen sein, doch ist es auch möglich, einen einzigen MOSFET 190 gemeinsam für eine Anzahl von Reihenschaltungen 100 zu verwenden.
Gemäß dem oben beschriebenen zweiten Beispiel kann eine nichtflüchtige Halbleiter- Speicheranordnung bereitgestellt werden, bei der durch Verkleinerung der Zahl von Kontaktlöchern die Chipgröße verringert und die Fertigungskosten herabgesetzt sein können.
Da jedoch beim UVEPROM gemäß Fig. 19 Zellentransistoren in Reihe geschaltet sind, wird der in jedem Zellentransistor fließende Strom im Vergleich zu herkömmlichen UVEPROM klein.
Die Betriebsgeschwindigkeit beim Auslesen von Daten aus dem Zellentransistor hängt von dem im Zellentransistor fließenden Strom ab, und die Datenauslesegeschwindigkeit nimmt mit vergrößertem Strom zu. Da die Datenauslesung aus dem Zellentransistor durch Detektieren bzw. Abgreifen eines Potentials am einen Ende der Reihenschaltung 100 aus Zellentransistor mittels einer Leseverstärkerschaltung erfolgt, wird es wichtig, ein Ende (eine Seite) der Reihenschaltung 100 so schnell wie möglich auf zuladen oder zu entladen, um damit die Datenauslesegeschwindigkeit zu erhöhen. Wenn beispielsweise Kanalbreite und Kanallänge auf W bzw. L eingestellt sind, variiert der in einem Zellentransistor fließende Strom proportional zu W/L. In einem Fall, in welchem die Reihenschaltung 100 gemäß Fig. 19 aus vier Zellentransistoren geformt ist, ist der Strom, der in der Reihenschaltung 100 fließen kann, gleich groß oder kleiner als 1/4 des in jedem Zellentransistor fließenden Stroms
Aus diesem Grund ist es vorteilhaft, die Schwellenspannung jedes Zellentransistors im UVEPROM gemäß Fig. 19 zu senken, um die Auslesegeschwindigkeit zu erhöhen. Genauer gesagt: der Speicherzellenstrom wird um so größer, je niedriger die Schwellenspannung wird, wobei sich die Datenauslesegeschwindigkeit (entsprechend) erhöht. Zur Verringerung der Schwellenspannung wird im allgemeinen die Dotierstoff- bzw. Fremdatomkonzentration der Kanalzone verringert. Zur Senkung der Durchbruchspannung und zur Verbesserung der Programmiercharakteristika ist es jedoch nötig, die Fremdatomkonzentration des Kanalbereichs zu erhöhen. Wenn nämlich die Fremdatomkonzentration des Kanalbereichs hoch ist, tritt der Durchbruch bei einer niedrigeren Spannung auf. Wenn die Fremdatomkonzentration der Kanalzone zur Erhöhung der Datenauslesegeschwindigkeit verringert wird, werden daher die Durchbruchspannung hoch und die Programmiercharakteristika beeinträchtigt.
Wie oben erwähnt, ist die Fremdatomkonzentration der Kanalzone im Zellentransistor ein wesentlicher Faktor für beide Charakteristika bzw. Eigenschaften, nämlich Datenauslesegeschwindigkeit und Programmiercharakteristik. Dies bedeutet, daß beide Eigenschaften verbessert oder verschlechtert werden können oder umgekehrt, wenn die Fremdatomkonzentration niedrig bzw. hoch eingestellt wird. Infolgedessen ist es nötig, einen Kompromiß zwischen den beiden Eigenschaften zu schließen.
Aus den oben angegebenen Gründen weist in den Mustern (patterns) gemäß den Fig. 21A, 23 bis 25 und 26A ein Teil der Kanalzone, der mit der Drainzone in Kontakt ausgebildet ist, eine höhere Fremdatomkonzentration auf als die anderen Zonen oder Bereiche.
Da ein Teil der Kanalzone mit einer höheren Fremdatomkonzentration als in den anderen Zonen geformt ist, kann un ter Herabsetzung der Durchbruchspannung leicht ein Durchbruch zwischen der (hochdotierten) Zone hoher Fremdatomkonzentration und der Drainzone auftreten. Da in diesem Fall der andere Teil der Kanalzone mit einer ausreichend niedrigen Fremdatomkonzentration erzeugt sein kann, kann die Schwellenspannung auf einen niedrigen Spannungswert eingestellt sein, so daß ein ausreichend großer Speicherzellenstrom zulässig ist. Weiterhin ist oder wird die Fremdatomkonzentration des von der hochdotierten Zone verschiedenen Bereichs auf eine so kleine Größe eingestellt, daß jeder Zellentransistor eine niedrige Schwellenspannung aufweisen und einen ausreichend großen Kanalstrom fließen lassen kann.
Die den Teilen von Fig. 20 entsprechenden Teile gemäß Fig. 21A sind mit den gleichen Bezugsziffern (wie vorher) bezeichnet. Hochdotierte Zonen 112-1 und 112-2 sind in den Bereichen der Kanalzone 111 geformt, die mit Feldbereichen 110-1 und 110-2 in Kontakt liegen. Fig. 21B ist eine Ansicht einer Halbleiteranordnung im Schnitt längs der Linie Z-Z' im Muster gemäß Fig. 21A. Die Halbleiteranordnung umfaßt ein P-Typ-Substrat 102 und ein auf einer Isolierschicht 108, die ihrerseits auf dem Substrat 102 geformt ist, erzeugtes Floating Gate 105-4. Weiterhin ist ein Steuergate 106-4 auf einer Isolierschicht 109 geformt, die ihrerseits auf dem Floating Gate 105-4 ausgebildet ist. Beispielsweise bestehen das Floating Gate 105-4 aus polykristallinem Silizium und das Steuergate 106-4 aus polykristallinem Silizium oder Metall. Hochdotierte Bereiche bzw. Zonen 112-1 und 112-2, die bei hoher Fremdatomkonzentration ein P-Typ-Fremdatom entsprechend dem des Substrats enthalten, sind in der Kanalzone 111 erzeugt, die durch die Feldbereiche 110-1 und 110-2 der Isolierfilme 108 und 109 unterteilt sind.
Bei obiger Konstruktion kann ohne weiteres ein Durchbruch zwischen der Drainzone und den hochdotierten Bereichen 112-1 und 112-2 jeder Kanalzone 111 auftreten, so daß die Durchbruchspannung verringert sein kann. Da weiterhin ein von den hochdotierten Bereichen 112-1 und 112-2 verschiedener Bereich der Kanalzone 111 mit einer niedrigen Fremdatomkonzentration geformt und die Schwellenspannung auf eine niedrige Spannungsgröße gesetzt ist, kann ein in jedem Zellentransistor fließender Kanaistrom vergrößert sein. Als Ergebnis können sowohl die Datenauslesegeschwindigkeit als auch die Programmiercharakteristik oder -kennlinie der Speicheranordnung gemäß diesem Beispiel gleichzeitig verbessert sein.
Bei der oben beschriebenen Speicheranordnung sind Bereiche hoher Fremdatomkonzentration bzw. hochdotierte Bereiche 112-1 und 112-2 in zwei Abschnitten der Kanalzone 111 in Kontakt mit den gegenüberliegenden Feldbereichen 110-1 und 110-2 der Isolierschicht 108 ausgebildet. Dies ist deshalb der Fall, weil eine Mißausrichtung bei der Herstellung einer Ionenimplantationsmaske auftritt. Bei der Herstellung der Maske werden nämlich von gestrichelten Linien umrahmte Muster zuerst an einem Ionenabschirmelement (nicht dargestellt) geformt, um Ionenimplantationsbereiche oder -zonen freizulegen, wie dies in der Musterdraufsicht von Fig. 22 gezeigt ist. Sodann wird ein Abschnitt oder Bereich des Abschirmelements, welcher von dem Bereich verschieden ist, auf dem die Muster geformt sind, entfernt. Genauer gesagt: in Fig. 22 von gestrichelten Linien umrahmte Bereiche 113 und 114 des Abschirmelements werden zur Herstellung der Ionenimplantationsmaske entfernt. Auch wenn in diesem Fall das Muster auf dem Abschirmelement gemäß der Zeichnungen nach rechts oder links abweicht, kann die Gesamtkontaktfläche zwischen Drainzone und hochdotierter Zone 125, die im folgenden Schritt erzeugt wird, konstant gehalten werden. Infolgedessen kann bei dieser Ausführungsform eine Variation oder Änderung im Kanaistrom unterdrückt sein.
Der Durchbruch zwischen der Drainzone und den hochdotierten Zonen 112-1 und 112-2 erfolgt in Form eines Übergangsdurchbruchs, wenn die Dotierstoff- bzw. Fremdatomkonzentration der hochdotierten Zonen 112-1 und 112-2 hoch ist, so daß deren Betrieb mit dem Gatepotential nicht gesteuert werden kann. Infolgedessen muß die Fremdatomkonzentration der hochdotierten Zonen 112-1 und 112-2 in einem solchen Bereich gewählt werden, daß die Gatesteuerung effektiv stattfinden kann. Dies bedeutet, daß es ausreicht, durch Ionenimplantation ein Fremdatom mit einer Fremdatomkonzentration einzubringen, die geringfügig höher ist als die der Kanalzone, in welche das Fremdatom durch Ionenimplantation eingebracht wird, um die Schwellenspannung zu steuern. Wie auf diesem Gebiet bekannt, wird ein Durchbruch durch ein elektrisches Feld zwischen Gate- und Drainelektrode eines normalen MOSFETs in einem Bereich unmittelbar unter seiner Drainzone bei einer Spannung hervorgerufen, die niedriger ist als diejenige, bei welcher der Durchbruch in einem gewöhnlichen PN-Übergang auftritt. Mit sich erhöhender Gatespannung wird die Durchbruchspannung hoch, und die gleiche Durchbruchspannung wie der Übergangsdurchbruch tritt auf, wenn die Gatespannung eine bestimmte hohe Spannungsgröße erreicht hat. Aus diesem Grund wird bevorzugt die Fremdatomkonzentration der hochdotierten Zonen 112-1 und 112-2 in einem solchen Bereich gewählt, daß die Durchbruchspannung mittels der Gatespannung kontrolliert werden kann.
Die Fig. 23 bis 25 sowie 26A und 26B zeigen andere Musterdraufsichten auf die Reihenschaltung 100 gemäß Fig. 19.
Im Muster (bzw. Bild) gemäß Fig. 23 ist ein eine hohe Fremdatomkonzentration besitzender bzw. hochdotierter Bereich entsprechend den hochdotierten Zonen 112-1 und 112- 2 gemäß den Fig. 21A und 21B auf dem gesamten Bereich der Kanalzone 111 geformt, der mit den Drainzonen 103-2 bis 103-5 in Kontakt steht. Dies bedeutet, daß eine hochdotierte Zone 112A in Kontakt mit der Drainzone 103-2 ausgebildet ist. Ebenso sind hochdotierte Zonen 112B bis 112D in Kontakt mit Drainzonen 103-3 bis 103-5 erzeugt.
Beim Muster gemäß Fig. 24 sind hochdotierte Zonen 112-1 und 112-2 in zwei Bereichen der Kanalzonen 111 erzeugt, die in Kontakt mit der Drainzone und der Feldisolierschicht angeordnet sind.
Im Muster gemäß Fig. 25 ist eine hochdotierte Zone 112 nur im Zentrum desjenigen Bereichs der Kanalzone 111 erzeugt, der mit der Drainzone in Kontakt angeordnet ist.
Im Muster gemäß Fig. 26A ist eine hochdotierte Zone 112 nur am Zentrum desjenigen Bereichs der Kanalzone 111 erzeugt, der mit der Drainzone in Kontakt steht, wobei diese Zone dreieckig ausgebildet ist. Wenn eine hochdotierte Zone 112 mit einer Dreiecksform ausgebildet wird, kann ein in Fig. 26B in gestrichelten Linien dargestellter Teil eines Musters als ein Muster zur Herstellung der Ionenimplantationsmaske benutzt werden, wodurch die Herstellung der Maske einfach wird.
Ein Prozeß eines lonenimplantierens von Fremdatom oder Dotierstoff in die Kanalzone zwecks Steuerung der Schwellenspannung kann entfallen, wenn die Fremdatomkonzentration des Halbleiterplättchens, auf dem die angegebene Speicherzelle geformt wird, entsprechend eingestellt ist oder wird. Es ist daher nur nötig, eine Ionenimplantation von Fremdatom in die Kanalzone 111 vorzunehmen, um hochdotierte Bereiche bzw. Zonen 112-1, 112-2 und 112 zu erzeugen. Wenn beispielsweise die Speicheranordnung auf dem Halbleiterplättchen eines spezifischen Substrat-Widerstands von 10 Ω cm hergestellt wird, kann eine Schwellenspannung von etwa 0 V ohne Ionenimplantation von Fremdatom in die Kanalzone erreicht werden. Es ist zu bevorzugen, daß ein Zellentransistor, in welchem keine Daten programmiert werden, sich im Sperrzustand befindet, wenn er gewählt oder angesteuert ist, und einen größeren Strom fließen läßt, wenn er nicht gewählt ist. Aus diesem Grund wird bevorzugt die Schwellenspannung auf etwa 0 V eingestellt.
Bei einem die in Reihe geschalteten Speicherzellen aufweisenden und mit der oben angegebenen Musterstruktur ausgebildeten UVEPROM können die Datenauslesegeschwindigkeit und die Programmiercharakteristik in einem zufriedenstellenden Maß verbessert sein.

Claims

1. Nichtflüchtige Halbleiter-Speicheranordnung mit:

einer Vielzahl von Speicherzellen, die in Matrixanordnung von Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen ersten Anschluß, einen zweiten Anschluß, Zellentransistoren (CT1 bis CT4, MC1 bis MC4) und einen Wähltransistor (ST) zum Wählen der Speicherzelle hat, wobei die Zellentransistoren und der Wähltransistor in Reihe zwischen den ersten und zweiten Anschlüssen liegen und wobei die ersten Anschlüsse der Speicherzellen in der gleichen Spalte gemeinsam miteinander verbunden sind,

einer Zeilenwähleinrichtung (53, 131) zum Bezeichnen einer der Zeilen abhängig von einem Zeilenwähisignal, und

einer Spaltenwähleinrichtung (541 132) zum Bezeichnen einer der Spalten abhängig von einem Spaltenwählsignal, wobei:

jede der Zeilen erste (W11 bis W1n, W21 bis W2n) und zweite Zeilenleitungen (X1, X2) hat, Gates der Transistoren (CT1 bis CT4; MC1 bis MC4) an entsprechenden Stellen innerhalb der Speicherzellen in der gleichen Zeile gemeinsam miteinander verbunden sind und die ersten Zeilenleitungen bilden, Gates der Wähltransistoren (ST) in der gleichen Zeile gemeinsam miteinander verbunden sind und die zweiten Zeilenleitungen bilden und die Zeilenwähleinrichtung (53, 131) eine erste Zeilenwähleinrichtung zum Bezeichnen einer der ersten Zeilenleitungen (W11 bis W1n, W21 bis W2n) und eine zweite Zeilenwähleinrichtung zum Bezeichnen einer der zweiten Zeilenleitungen (X1, X2) hat, und

wenn eine der zweiten Zeilenleitungen (X1, X2) durch die zweite Zeilenwähleinrichtung gewählt ist, eine der ersten Zeilenleitungen, die der Speicherzelle zugeordnet ist, die mit der gewählten einen der zweiten Zeilenleitungen (X1, X2) verbunden ist, durch die erste Zeilenwähleinrichtung gewählt wird,

dadurch gekennzeichnet, daß

die erste Zeilenwähleinrichtung, die eine Decodiereinrichtung umfaßt, mit der zweiten Zeilenwähleinrichtung gekoppelt ist und

Schalteinrichtungen (QT1, QT2) zwischen der ersten Zeilenwähleinrichtung und den ersten Zeilenleitungen (w11 bis W1n, W21 bis W2n) verbunden sind, um einen Potentialpegel der ersten Zeilenleitungen abhängig von einem Signal zum Steuern der zweiten Zeilenleitung (X1, X2) zu steuern, die mit dem Wähltransistor in der gleichen Speicherzelle verbunden ist (Figur 17).

2. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 1, gekennzeichnet durch weiterhin eine Datenprogrammiereinrichtung (10, 200) zum selektiven Programmieren von Daten in den Speicherzellen (CT1 bis CT4, MC1 bis MC4).

3. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Schalteinrichtungen (QT1, QT2) ein erstes und ein zweites Ende hat, das erste Ende der Schalteinrichtungen (QT1, QT2) mit der ersten Zeilenleitung gekoppelt ist und eine Signalleitung (W111, W121, ..., W1n1) mit dem zweiten Ende der Schalteinrichtungen gekoppelt ist und

das zweite Ende der Schalteinrichtungen (QT1, QT2) mit der Decodiereinrichtung über die Signalleitung gekoppelt ist, ein Signal, das zu der zweiten Zeilenwähleinrichtung gespeist ist, die erste Zeilenwähleinrichtung steuert und, wenn eine der zweiten Zeilenleitungen durch die zweite Zeilenwähleinrichtung gewählt ist, eine der ersten Zeilenleitungen, die der Speicherzelle zugeordnet ist, die mit der gewählten einen der zweiten Zeilenleitungen verbunden ist, durch die erste Zeilenwähleinrichtung gewählt wird.

4. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Schalteinrichtung (QT1, QT2) durch das von der zweiten Zeilenwähleinrichtung eingespeiste Signal gesteuert ist und die Decodiereinrichtung der ersten Zeilenwähleinrichtung und die ersten Zeilenleitungen verbindet.

5. Nichtflüchtige Halbleiter-Speicheranordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch weiterhin (18A) eine Datenverriegelungseinrichtung (89), die mit jeder der Spalten verbunden ist, um Daten zu speichern.

6. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß ein gewählter Zellentransistor gemäß Daten entsprechend den in der Datenverriegelungseinrichtung (89) gespeicherten Daten programmiert ist.