DE3851444T2

DE3851444T2 - Halbleiterfestwertspeichereinrichtung.

Info

Publication number: DE3851444T2
Application number: DE3851444T
Authority: DE
Inventors: Tadashi Maruyama; Tomohisa Shigematsu; Yasoji Suzuki; Yukio Wada; Makoto Yoshizawa
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-01-31
Filing date: 1988-01-29
Publication date: 1995-01-19
Anticipated expiration: 2008-01-30
Also published as: EP0440265A3; JPH0777078B2; DE3851444D1; EP0284724A3; KR880009380A; EP0440265B1; JPS63188897A; KR910000918B1; DE3875767D1; EP0440265A2; EP0284724A2; EP0284724B1; US4870615A; DE3875767T2

Description

Diese Erfindung betrifft eine nichtflüchtige Halbleiterspeichereinrichtung, welche einen nichtflüchtigen Transistor umfaßt und den Austausch der gespeicherten Daten durch andere Daten zuläßt.
Dieser Typ einer nichtflüchtigen Halbleiterspeichereinrichtung ist unter der Bezeichnung E²PROM (electrically erasable and programmable read only memory - elektrisch löschbarer und programmierbarer Festwertspeicher) gut bekannt. Eine bekannte Speicherzelle zur Verwendung in dem E²PROM ist eine Speicherzelle des Typs mit schwebendem Gate, in welcher die Elektrode mit schwebendem Gate einen dünnen auf der Diffusionsschicht ausgeformten Isolierfilm teilweise überlappt.
Die Fig. 1 ist eine Schnittansicht der Struktur einer dem Stand der Technik entsprechenden Speicherzelle dieses Typs. Diffusionsschichten 41, 42 und 43 des N-Typs sind in der Oberflächenzone eines Halbleitersubstrats 40 des P- Typs ausgeformt. Eine Kanalzone 44 liegt zwischen den Diffusionsschichten 41 und 42. Auf der Kanalzone 44 ist ein relativ dicker Isolierfilm 45 ausgeformt. Auf der Isolierschicht 45 ist eine aus Polysilizium bestehende Elektrode 46 ausgeformt. Die Elektrode 46 erstreckt sich über die Diffusionsschicht 42 des N-Typs. Ein Abschnitt der Elektrode 46 springt in Richtung der Diffusionsschicht 42 hervor. Zwischen der Diffusionsschicht 42 und einem Abschnitt der Elektrode 46 ist ein Isolierfilm 47 vorhanden. Der Isolierfilm 47 ist dünner als der Isolierfilm 45. Auf der Elektrode 46 ist ein Isolierfilm 48 ausgeformt. Eine aus Polysilizium bestehende Elektrode 49 ist auf dem Isolierfilm 48 ausgeformt.
Zwischen den Diffusionsschichten 42 und 43 ist ebenfalls eine Kanalzone 50 ausgebildet. Auf der Kanalzone 50 ist ein relativ dicker Isolierfilm 51 ausgeformt. Des weiteren ist eine aus Polysilizium bestehende Elektrode 52 auf dem Isolierfilm 51 ausgeformt.
Eine Source-Verbindung S ist mit der Diffusionsschicht 41 und eine Bitleitung BL mit der Diffusionsschicht 43 verbunden. Die Elektrode 46 wird als eine Elektrode mit schwebendem Gate, die Elektrode 49 als eine Steuergate- Elektrode und die Elektrode 52 als eine Gate-Elektrode verwendet. Die Steuergate-Elektrode 49 ist mit einem Steuergatedraht bzw. -leiter CG, und ein Gateauswahldraht bzw. -leiter SG ist mit der Gate-Elektrode 2 verbunden.
Die Fig. 2 zeigte eine Ersatzschaltung der in der Fig. 1 dargestellten dem Stand der Technik entsprechenden Speicherzelle. Wie aus der Figur ersichtlich ist, entspricht ein Transistor 61 dem Typ nicht schwebendem Gate, wobei die Diffusionsschichte 41 bzw. 42 eine Source bzw. ein Drain sind. Dieser Transistor bildet einen Speichertransistor zur Speicherung von Daten. Ein Transistor 62 ist vom MOS-Typ, bei dem die Diffusionsschichten 42 bzw. 43 eine Source bzw. ein Drain sind. Dieser Transistor dient zur Anwahl des Transistors 61.
Die Betriebsmodi solcher Speicherzellen beinhalten einen Datenlösch-, einen Datenschreib- und einen Datenlesemodus. Die Fig. 3 zeigt eine tabellarische Zusammenfassung der an die Sourceverbindung S, die Bitleitung BL, den Steuergateleiter CG und den Gateauswahlleiter SG angelegten Spannungen. In der das E²PROM enthaltenden integrierten Schaltung werden drei Typen von Versorgungsspannungen verwendet:
GND, Vcc und Vpp. GND = 0 V und Vcc = 5 V. Die Versorgungsspannung Vpp wird nicht von einer externen Spannungsquelle geliefert, sondern durch Erhöhung der Spannung Vcc in der IC-Schaltung gebildet.
Als erstes wird der Datenlöschmodus beschrieben. Dieser Modus wird auch als Elektroneninjektionsmodus bezeichnet. In diesem Modus werden Elektronen in die Elektrode mit schwebendem Gate 46 injiziert, um die Schwellspannung VTH des Speichertransistors 61 zu erhöhen. In diesem Modus gilt BL = 0 V, SG = 20 V, CG = 20 V und S = 0 V. Durch Setzen der Spannung SG auf 20 V wird der Wahltransistor 62 eingeschaltet, und das Potential der Diffusionsschicht 42 des N-Typs wird gleich dem BL-Potential, d. h. 0 V. Die Elektrode mit schwebendem Gate 46 ist mit einer hohen Spannung von CG, nämlich 20 V, verbunden. Unter dieser Bedingung wird ein starkes elektrisches Feld an den dünnen Isolierfilm 47 zwischen der Elektrode mit schwebendem Gate 46 und der Diffusionsschicht 42 des N-Typs gelegt. Folglich werden durch einen Tunnelstrom Elektronen aus der Diffusionsschicht 42 des N-Typs in die Elektrode mit schwebendem Gate 46 injiziert. Als Ergebnis steigt die Schwellspannung VTH des Speichertransistors 61 auf z. B. + 8 V.
Der Datenschreibmodus wird als Elektronenemissionsmodus bezeichnet, in dem die in die Elektrode mit schwebendem Gate 46 injizierten Elektronen aus dieser entladen werden, um die Schwellspannung VTH des Speichertransistors 61 zu senken. In diesem Modus gilt: BL = 20 V, SG = 20 V, CG = 0 V und S = 5 V. Durch Setzen von SG auf 2p V wird der Wahltransistor 62 eingeschaltet, und das Potential der Diffusionsschicht 42 des N-Typs wird gleich dem BL-Potential, d. h. 20 V. Deshalb wird ein starkes elektrisches Feld, dessen Richtung derjenigen im Löschmodus entgegengesetzt ist, an den dünnen Isolierfilm 47 gelegt. Folglich werden die Elektronen aus der Elektrode mit schwebendem Gate 46 in die Diffusionsschicht 42 des N-Typs entladen. Als Ergebnis sinkt die Schwellspannung VTH eines Speichertransistors 32 auf z. B. -5 V.
Im Datenlesemodus gilt: BL = 1 V, 5G = 5 V, CG = 0 V und S = 0 V. Durch Setzen von SG auf 5 V wird der Wahltransistor 62 eingeschaltet, und die Diffusionsschicht 42 des N- Typs nimmt das BKL-Potential, d. h. 1 V, an. Sind Elektronen in die Elektrode mit schwebendem Gate 46 injiziert worden, so ist zu diesem Zeitpunkt die Schwellspannung des Speichertransistors 61 erhöht worden. Deshalb wird der Speichertransistor 61 im ausgeschalteten Zustand gehalten. Durch BL und S fließt kein Strom, und BL wird auf 1 V gehalten. Sind andererseits Elektronen aus der Elektrode 46 mit schwebendem Gate emittiert worden, so ist die Schwellspannung des Speichertransistors 61 gesenkt worden. Der Transistor 61 wird deshalb eingeschaltet. Zu diesem Zeitpunkt fließt ein Strom von der Elektrode mit schwebendem Gate 46 in Richtung der Diffusionsschicht 42 des N-Typs, und das Potential- von BL wird gleich dem Potential von S, d. h. etwa 0 V. Die Potentialdifferenz zwischen 1 V und 0 V an der Bitleitung BL wird durch einen mit der Bitleitung BL gekoppelten Leseverstärker (nicht dargestellt) verstärkt, um einen Pegel von logisch "1" oder logisch "0" zu bestimmen.
Ein bekanntes Problem ergibt sich aus der Tatsache, daß die kleine Potentialdifferenz zwischen 1 V und 0 V, die an der Bitleitung BL vorliegt, durch einen Leseverstärker verstärkt wird. Mit anderen Worten, man verwendet eine kleine Potentialdifferenz, um durch einen Leseverstärker einen Pegel von logisch "1" oder logisch "0" zu bestimmen.
Der Grund, warum die Bitleitungsspannung BL im Lesemodus auf etwa 1 V und nicht auf einer hohen Spannung von 5 V gehalten werden muß, wird nunmehr erläutert. Wenn BL = 5 V, wird die Spannung an der Diffusionsschicht 42 des N-Typs etwa 5 V. Unter dieser Bedingung wird ein von CG = 0 V und der Diffusionsschicht 42 des N-Typs = 5 V verursachtes elektrisches Feld an den dünnen Isolierfilm 47 gelegt. Bei Vergleich der elektrischen Felder im Lese- und Schreibmodus sind die Richtungen der elektrischen Felder gleich, ihre Stärke ist jedoch verschieden. Die Stärke des elektrischen Feldes im Lesemodus ist geringer als diejenige im Schreibmodus. Sind Elektronen in den Zelltransistor injiziert worden, und unterliegt der Zelltransistor über eine lange Zeit dem Lesemodus, so werden deshalb Elektronen aufgrund des Tunneleffektes im Lauf der Zeit aus dem Zelltransistor emittiert, so daß die Schwellspannung des Zelltransistors allmählich abfällt. Nach Ablauf einer bestimmten Zeitspanne kann in der Schaltung eine fehlerhafte logische Operation verursacht werden. Ein solches Phänomen bezeichnet man als "weiches Schreiben" (schwaches Schreiben). Die Charakteristik des weichen Schreibphänomens bezogen auf die Zeit wird als Leseverzögerungscharakteristik (Datenverzögerungscharakteristik im Lesemodus) bezeichnet.
Eine Möglichkeit zur Verbesserung der Leseverzögerungscharakteristik ist die Erhöhung der Bitleitungsspannung im Lesemodus. Bei dieser Vorgehensweise ist jedoch die Differenz zwischen dem Bitleitungspotential bei der Injektion der Elektronen in den Zelltransistor und dem Bitleitungspotential bei der Emission von Elektronen aus dem Zelltransistor klein, um den logischen Abstand bzw. Hub einzuengen. Aus diesem Grund ist das Bitleitungspotential im Lesemodus auf etwa 1 V begrenzt.
Um andererseits dem Problem des kleinen logischen Hubs beizukommen, wird ein Hochleistungsleseverstärker konzipiert. Dies verursacht jedoch einige Probleme. Die komplexe Schaltung des Leseverstärkers stellt ein erstes Problem dar. Um eine solch komplizierte Verstärkerschaltung in einem Halbleiterchip herzustellen, wird eine große Fläche auf dem Halbleiterchip benötigt, was in einem Anstieg der Herstellungskosten resultiert. Ein zweites Problem ist in dem verringerten Hub der Versorgungsspannung im Lesemodus begründet. Dies ist für die Niederspannungsoperation unerwünscht. Ein drittes Problem ergibt sich aus der Forderung nach einer an die Bitleitung zu legenden konstanten Versorgungsspannung von 1 V (Zwischenspannung). Die dem Stand der Technik entsprechende Speichereinrichtung muß eine Schaltung zur Bildung einer solchen Zwischenspannung umfassen, was in einer höheren Leistungsaufnahme resultiert. Ein viertes Problem ergibt sich aus der langen Zugriffsdauer aufgrund der komplizierten Struktur des Leseverstärkers.
Wie vorstehend beschrieben, birgt die dem Stand der Technik entsprechende nichtflüchtige Speichereinrichtung zahlreiche Probleme; eine große erforderliche Fläche auf dem Halbleiterchip, instabile Niederspannungsoperation, hohe Leistungsaufnahme und eine lange Zugriffszeit.
Die zum Stand der Technik gehörige EP-A2-0 053 075 beschreibt einen nicht flüchtigen Speicher, in welchem eine Speicherzelle einen Programmier- und einen Auswahltransistor umfaßt. Der Auswahltransistor dient zum Zugreifen auf den Programmiertransistor, wenn die Speicherzelle durch ein Adreßsignal vorgegeben wird. Der Programmiertransistor dient abwechselnd zum Speichern, Lesen und Schreiben der Daten. Beide Transistoren sind untereinander entlang einer Bitleitung in Reihe geschaltet und mit Masse verbunden. Das Gate des Auswahltransistors ist mit einer Wortleitung gekoppelt. Das Steuergate CG des Programmiertransistors ist mit einer parallel zur Wortleitung angeordneten Programmleitung verbunden.
Bei der Vorrichtung gemäß US-A-4 258 378 ist ein Transistor mit schwebendem Gate mit einem Auswahl-Anreicherungstransistor verbunden. Die Steuergates beider Transistoren sind gemeinsam mit einer Wortleitung gekoppelt. Sowohl während des Löschens als auch während des Schreibens wird eine hohe Programmierspannung an die gemeinsam gekoppelten Gates gelegt. Laut Aussage wäre es auch möglich, Anreicherungsvorrichtungen an beiden Seiten des Transistors mit schwebendem Gate vorzusehen.
Es ist eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Speichereinrichtung bereitzustellen, welche durch eine niedrige Betriebsspannung, eine niedrige Leistungsaufnahme, eine hohe Arbeitsgeschwindigkeit und eine einfache periphere Beschaltung, einschließlich des Leseverstärkers gekennzeichnet ist.
Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung eine nichtflüchtige Speichereinrichtung gemäß Anspruch 1 bereit.
Diese Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 eine Schnittansicht der Struktur einer herkömmlichen in einer nichtflüchtigen Halbleiterspeichereinrichtung verwendeten Speicherzelle;
Fig. 2 eine Ersatzschaltung der in der Fig. 1 dargestellten Speicherzelle;
Fig. 3 eine Tabelle der Spannungen an den verschiedenen Abschnitten in den jeweiligen Modi der Speicherzelle gemäß Fig. 1;
Fig. 4 eine Schnittansicht der Struktur einer in einer nichtflüchtigen Halbleiterspeichereinrichtung verwendeten Speicherzelle;
Fig. 5 eine Ersatzschaltung der in der Fig. 4 dargestellten Speicherzelle;
Fig. 6 eine Tabelle der Spannungen an den verschiedenen Abschnitten in den jeweiligen Modi der Speicherzelle gemäß Fig. 4;
Fig. 7 ein Schaltschema der allgemeinen Anordnung einer Halbleiterspeichereinrichtung;
Fig. 8 ein Schaltschema der allgemeinen Anordnung einer anderen Halbleiterspeichereinrichtung;
Fig. 9 ein Schaltschema der allgemeinen Anordnung einer weiteren Halbleiterspeichereinrichtung;
Fig. 10 eine Signalübersicht der Operation der Schaltung gemäß Fig. 9;
Fig. 11 ein Schaltschema der allgemeinen Anordnung einer weiteren Halbleiterspeichereinrichtung;
Fig. 12 eine Signalübersicht der Operation der Schaltung gemäß Fig. 11;
Fig. 13 ein Schaltschema einer Halbleiterspeichereinrichtung mit einem aus einem Inverter und einer Speicherzelle gebildeten Leseverstärker;
Fig. 14 eine Ersatzschaltung der Anordnung einer Speicherzelle entsprechend einer Modifikation der in der Fig. 4 gezeigten Speicherzelle;
Fig. 15 eine Tabelle mit Angabe der Spannungen in den jeweiligen Modi an verschiedenen Abschnitten der Speicherzelle gemäß Fig. 14;
Fig. 16 eine Ersatzschaltung der Anordnung einer Speicherzelle entsprechend einer weiteren Modifikation der in der Fig. 4 gezeigten Speicherzelle sowie ein Ausführungsbeispiel der Erfindung;
Fig. 17 eine Tabelle mit Angabe der Spannungen in den jeweiligen Modi an verschiedenen Abschnitten der Speicherzelle gemäß Fig. 16;
Fig. 18 eine Schnittansicht einer Speicherzelle entsprechend einer Modifikation der in der Fig. 4 dargestellten Speicherzelle; und
Fig. 19 eine Schnittansicht einer Speicherzelle entsprechend einer Modifikation der in der Fig. 4 dargestellten Speicherzelle sowie ein Ausführungsbeispiel der Erfindung.
Eine in einer erfindungsgemäßen nichtflüchtigen Halbleiterspeichereinrichtung verwendete Speicherzelle ist in der Fig. 4 dargestellt. Diffusionsschichten 11, 12, 13 und 14 des N-Typs sind in der Oberflächenzone eines Halbleitersubstrats 10 ausgebildet. Eine Kanalzone 15 ist zwischen den Diffusionsschichten 11 und 12 ausgebildet. Ein relativ dicker Isolierfilm 16 ist auf der Kanalzone 15 ausgeformt. Eine aus Polysilizium bestehende Elektrode 17 ist auf dem Isolierfilm 16 ausformt. Eine Kanalzone 18 ist zwischen den Diffusionsschichten 12 und 13 ausgebildet. Ein relativ dicker Isolierfilm 19 ist ebenfalls auf der Kanalzone 18 ausgeformt. Eine aus Polysilizium bestehende Elektrode 20 ist auf dem Isolierfilm 19 ausformt. Die Elektrode 20 erstreckt sich über die Diffusionsschicht 13 des N-Typs. Ein Abschnitt der herausgeführten Elektrode 20 erstreckt sich in Richtung der Diffusionsschicht 13. Zwischen der Diffusionsschicht 13 und dem herausragenden Abschnitt der herausgeführten Elektrode 20 ist ein Isolierfilm 21 vorhanden. Die Dicke des Isolierfilms 21 ist kleiner als diejenige des Isolierfilms 19. Der herausragende Abschnitt der herausgeführten Elektrode 20 ist auf dem Isolierfilm 21 ausgeformt. Auf der Elektrode 20 ist ein Isolierfilm 22 ausgeformt. Eine aus Polysilizium bestehende Elektrode 23 ist auf dem Isolierfilm 22 ausgeformt.
Eine Kanalzone 24 ist zwischen den Diffusionsschichten 13 und 14 ausgeformt. Ein relativ dicker Isolierfilm 25 ist ebenfalls auf der Kanalzone 24 ausgeformt. Eine aus Polysilizium bestehende Elektrode 26 ist auf dem Isolierfilm ausformt.
Eine Leseleitung RL ist mit der Diffusionsschicht 11 und eine Schreibleitung WL mit der Diffusionsschicht 14 verbunden. Die Elektroden 17 und 26 dienen als Gate-Elektroden; die Elektrode 20 dient als Elektrode mit schwebendem Gate; die Elektrode 23 dient als Steuergate-Elektrode. Die Gate-Elektrode 17 ist mit einer Lesegateleitung RG, die Steuergate-Elektrode 23 mit einer Steuergateleitung CG, die Gate-Elektrode 26 mit einer Gateleitung WG verbunden.
Die Fig. 5 zeigt eine Ersatzschaltung der in der Fig. 4 dargestellten Zelle. In der Figur ist ein Transistor 31 vom MOS-Typ, bei welchem die Diffusionsschichten 11 und 12 als Source bzw. Drain dienen. Dieser Transistor ist ein erster Wahltransistor zur Anwahl eines Speichertransistors. Ein Transistor 32 ist vom Typ mit schwebendem Gate, bei welchem die Diffusionsschichten 12 und 13 als Source bzw. Drain dienen. Dieser Transistor ist der Speichertransistor für die Speicherung von Daten. Ein Transistor 33 ist vom MOS-Typ, bei welchem die Diffusionsschichten 13 und 14 als Source bzw. Drain dienen. Dieser Transistor dient als ein zweiter Wahltransistor.
Die Betriebsmodi der Speicherzelle eine solchen Struktur beinhalten wie im Fall der herkömmlichen Speicherzelle den Datenlöschmodus, den Datenschreibmodus und den Datenlesemodus. Die Fig. 6 stellt in Tabellenform die an die Schreibleitung WL, die Schreibgateleitung WG, die Steuergateleitung CG, die Lesegateleitung RG und die Leseleitung RL gelegten Spannungen dar.
Im Datenlöschmodus (Elektroneninjektionsmodus) sind diese Spannungen so eingestellt, daß WL = 0 V; WG = 20 V; CG = 20 V und RG = 0 V. In diesem Modus kann an der Leseleitung RL jeder beliebige Spannungswert eingestellt werden. Durch Einstellen von 20 V an WG wird der zweite Wahltransistor 33 eingeschaltet, so daß die Diffusionsschicht 13 des N- Typs auf dem Potential von WL, d. h. 0 V, liegt. Die an CG gelieferte hohe Spannung, d. h. 20 V, wird an die Elektrode 20 mit schwebendem Gate gelegt. Durch die an RG liegenden 0 V wird der erste Wahltransistor 31 ausgeschaltet, und die Diffusionsschicht 12 des N-Typs befindet sich im elektrisch potentialfreien Zustand. Als Ergebnis wird an den dünnen zwischen der Elektrode 20 mit schwebendem Gate und der Diffusionsschicht 13 des N-Typs ausgeformten Isolierfilm 21 ein starkes elektrisches Feld gelegt. Das elektrische Feld verursacht das Fließen eines Tunnelstroms, um Elektronen aus der Diffusionsschicht 13 des N-Typs in die Elektrode 20 mit schwebendem Gate zu injizieren. Eine Schwellspannung VTH des Speichertransistors 32 steigt deshalb auf beispielsweise +8 V an.
Im Datenschreibmodus (Elektronenemissionsmodus) ist WL = 20 V; WG = 20 V; CG = 0 V und RG = 0 V. Auch in diesem Modus kann die an die Leseleitung RL gelegte Spannung auf jeden beliebigen Wert eingestellt werden. Bei an WG liegenden 20 V wird der zweite Wahltransistor 33 eingeschaltet, so daß die Diffusionsschicht 13 des N-Typs auf dem Potential von WL, d. h. 20 V, liegt. Als Ergebnis wird ein starkes elektrisches Feld, dessen Richtung entgegengesetzt derjenigen im Löschmodus ist, an den dünnen Isolierfilm 21 gelegt. Das elektrische Feld verursacht das Fließen eines Tunnelstroms, um die Elektronen aus der Elektrode 20 mit schwebendem Gate in die Diffusionsschicht 13 des N-Typs zu entladen. Im Ergebnis sinkt die Schwellspannung VTH des Speichertransistors 32 auf beispielsweise -5 V. Die Grundoperationen im Lese- und Schreibmodus sind im wesentlichen identisch mit denjenigen in der herkömmlichen Speicherzelle.
Im Lesemodus ist WL = 0 V; WG = 5 V; CG =, 0 V, RG = 5 V und RL = 5 V. Durch Einstellen der Spannungen an RG und WG auf 5 V werden der erste und zweite Wahltransistor 31 und 32 eingeschaltet, und das Potential der Diffusionsschicht 12 des N-Typs entspricht dem RL-Potential, d. h. 5 V, das der Diffusionsschicht 13 entspricht dem Potential von WL, nämlich 0 V. Wenn bei Vorliegen dieser Bedingung Elektronen in die Elektrode 20 mit schwebendem Gate injiziert worden sind, hat sich die Schwellspannung VTH erhöht, und der Speichertransistor ist nicht eingeschaltet. Dementsprechend findet kein Stromfluß durch die Leitungen RL und WL statt, und RL wird auf 5 V gehalten. Sind Elektronen aus der Elektrode 20 mit schwebendem Gate emittiert worden, so hat sich die Schwellspannung VTH gesenkt, und der Speichertransistor 32 ist eingeschaltet. Zu diesem Zeitpunkt fließt ein Strom durch die Leitungen RL und WL, und RL nimmt das Potential von WL, d. h. ca. 0 V, an. Die Potentialdifferenz zwischen 5 V und 0 V an der Leseleitung RL wird durch einen Leseverstärker (nicht dargestellt) verstärkt, um einen Pegel logisch "1" oder logisch "0" zu bestimmen.
Es sei hier erwähnt, daß die Versorgungsspannung von 5 V im Lesemodus an die Leseleitung RL gelegt werden kann. Des weiteren sei darauf hingewiesen, daß selbst dann, wenn die Spannung von 5 V an die Leseleitung RL gelegt wird,. die Leseverzögerungscharakteristik beachtlich verbessert ,werden kann, wobei das Phänomen des "weichen Schreibens" unterdrückt wird. Dies hat den folgenden Grund. Im Lesemodus ist WG = 5 V und WL = 0 V, und damit beträgt die Spannung an der Diffusionsschicht 13 des N-Typs 0 V. Kurz gesagt, CG = 0 V, die Spannung an der Elektrode 20 mit schwebendem Gate beträgt ca. 0 V und an der Diffusionsschicht 13 des N-Typs ebenfalls 0 V. Unter dieser Bedingung wird kein elektrisches Feld an den dünnen zwischen der Elektrode 20 mit schwebendem Gate und der Diffusionsschicht 13 des N-Typs ausgeformten Isolierfilm 21 gelegt. Folglich findet die durch den Tunneleffekt verursachte Elektroneninjektion oder -emission nicht statt.
Die Fig. 7 zeigt ein Schaltschema der E²PROM-Einrichtung, bei welcher die in den Fig. 4 und 5 dargestellte nichtflüchtige Halbleiterspeicherzelle verwendet ist. In dieser Figur ist der Einfachheit halber nur eine Speicherzelle dargestellt. Die Speicherzelle besitzt erste und zweite Wahltransistoren 31 und 33 sowie den Speichertransistor 32. Ein Widerstand 34 ist als eine Lastschaltung zwischen der Leseleitung RL und der Lesespannungsquelle Vcc eingeschaltet. Die Leseleitung RL ist mit dem Eingangsanschluß eines Leseverstärkers 35 verbunden.
Unter der Annahme, daß der Widerstandswert des Widerstand 34 Rr beträgt, ist der zwischen RL und WL bei Laden von Elektronen in die Speicherzelle 32 gemessene Widerstandswert Roff und der zwischen RL und WL bei Entladen von Elektronen gemessene Widerstandswert Ron. Damit wird der Widerstand Rr, wie nachstehend dargestellt, gewählt.
Roff » Rr » Ron . . .(1)
Bei dieser Speichereinrichtung beträgt die Spannung an der Leseleitung RL 5 V oder 0 V, je nachdem, ob eine Elektroneninjektion in die oder eine Elektronenemission aus der Speicherzelle 32 stattfindet. Das heißt, die Spannung an der Leseleitung RL wechselt voll zwischen 5 V und 0 V. Sinkt also die Versorgungsspannung Vcc ab, so läßt sich für den Niederspannungsbetrieb ein hinreichender Spielraum sicherstellen. Des weiteren benötigt die Speichereinrichtung keine mittlere Spannung von 1 V und folglich auch keine Schaltung zur Erzeugung einer solchen Spannung.
Nunmehr sollen die Spannungsbereiche der an die Speichereinrichtung der Fig. 7 gelegten Spannungen im Lösch-, Lese- und Schreibmodus unter Bezugnahme auf die Fig. 6 betrachtet werden. Die Spannungsbereiche sind: 0 V bis 20 V (Hochspannungssystem) für WL, 5 V bis 20 V (Nieder- und Hochspannungssysteme) für WG, 0 V bis 20 V (Hochspannungssystem) für. CG, 0 V bis 5 V (Niederspannungssystem) für RG und 0 V bis 5 V (Niederspannungssystem) für RL. Nur WG verwendet sowohl Hoch- als auch Niederspannungssysteme. Somit sind die peripheren Schaltungen zur Verarbeitung dieser Signale einfach. Kurz gesagt, die peripheren Schaltungen können zwischen dem Hoch- und dem Niederspannungs- System geteilt werden, wodurch sich der Schaltungsaufbau vereinfacht.
Die Fig. 8 zeigt ein Schaltschema einer anderen Halbleiterspeichereinrichtung. In dieser Speichereinrichtung dient ein P-Kanal-MOS-Transistor 36 als die Lastschaltung der Leseleitung RL. Die Gate-Elektrode liegt an Masse, so daß der Transistor 36 eingeschaltet bleibt. Beträgt der Leitungswiderstand des Transistors 36 Rr, wird der Widerstandswert Rr so gewählt, daß er die Beziehung (1) erfüllt.
Die Fig. 9 zeigt eine weitere Halbleiterspeichereinrichtung. Wie im Fall der Fig. 8 dient auch hier der P-Kanal- MOS-Transistor 36 als die Lastschaltung der Leseleitung RL. An die Gate-Elektrode des Transistors 36 wird jedoch ein Taktsignal Φ gelegt. Der Transistor 36 wird eingeschaltet, wenn das Taktsignal Φ auf 0 V liegt. Deshalb liegt die aktive Periode von RL (d. h. eine Periode, in der sie auf den Pegel Vcc gelegt ist) nur während der Periode von Φ = 0 V vor, wie in der Impulsübersicht der Fig. 10 dargestellt.
Bei einer solchen Anordnung fließt der Lesestrom von Vcc über RL und die Speicherzelle nach WL nur während der Periode von Φ = 0 V. Damit wird die Verlustleistung weiter vermindert.
Die Fig. 11 ist ein Schaltschema, welches des Aufbau einer weiteren Halbleiterspeichereinrichtung zeigt. In dieser Speichereinrichtung ist der als Lastschaltung der Leseleitung RL dienende P-Kanal-MOS-Transistor 36 am Gate mit dem Taktsignal Φ gekoppelt. Die Spannung von RG wird nicht unmittelbar, sondern über ein AND-Gatter 37 unter Steuerung durch das Taktsignal Φ, an die Gate-Elektrode des Transistors 31 gelegt.
Die Fig. 12 zeigt eines Impulsübersicht zur Erläuterung der Funktionsweise der in der Fig. 11 dargestellten Speichereinrichtung. Wenn Φ = 0 V, d. h. die Vorladeperiode ist eingestellt, wird der P-Kanal-MOS-Transistor 36 eingeschaltet, um RL auf Vcc vorzuladen. Zu diesem Zeitpunkt liegt der Ausgang des AND-Gatters 37 auf 0 V. Deshalb wird der mit einem Ausgang des AND-Gatters 37 belieferte erste Wahltransistor 31 ausgeschaltet, und somit gibt es keinen von RL zur Speicherzelle nach WL verlaufenden Strompfad.
Wenn Φ = 5 V, ist die aktive Periode eingestellt. Während dieser Periode ist der P-Kanal-MOS-Transistor 36 abgeschaltet. Zu diesem Zeitpunkt ist RG = 5 V, und der Ausgang des AND-Gatters 37 liegt ebenfalls auf 5 V. Damit ist der erste Wahltransistor 31 eingeschaltet. Wenn bei Vorliegen dieser Bedingung Elektronen in die Speicherzelle 32 injiziert worden sind, wird RL auf 5 V gehalten. Sind Elektronen emittiert worden, so wird RL auf 0 V entladen.
Wie aus der obigen Erläuterung hervorgeht, verläuft kein Gleichstrompfad von Vcc über RL und die Speicherzelle nach WL. Somit kann eine weitere Verringerung der Verlustleistung verwirklicht werden.
Die Fig. 13 zeigt ein Schaltschema einer Speichereinrichtung, bei welcher ein Leseverstärker aus einem Inverter gebildet ist. Die Lastschaltung 38 der Leseleitung RL kann aus dem Widerstand 34 der Fig. 7 gebildet, der P-Kanal- MOS-Transistor 36 der Fig. 8 in einen selbstleitenden Zustand gebracht und durch das Taktsignal Φ oder dergl. gesteuert werden. Kurz gesagt, selbst wenn zwischen Vcc und RL irgendeine Lastschaltung vorgesehen ist, wechselt die Spannung von RL voll zwischen 0 V und 5 V. Somit besteht keine Notwendigkeit für einen komplizierten Leseverstärker zur Verstärkung einer winzigen Potentialdifferenz. Deshalb kann ein Inverter als Leseverstärker 35 verwendet werden, wie in der Fig. 13 gezeigt. Das Ergebnis ist eine Vereinfachung des Leseverstärkers und einer Verkürzung der Zugriffszeit.
Die Fig. 14 zeigt eine Ersatzschaltung einer Speicherzelle, bei der es sich um eine Modifikation der in der Fig. 4 dargestellten Speicherzelle handelt. Bei dieser modifizierten Speicherzelle sind die Gate-Elektroden der ersten und zweiten Wahltransistoren 31 und 33 miteinander gekoppelt, und die gemeinsame Gate-Elektrode ist mit dem Gateauswahlleitung SG verbunden. Mit anderen Worten, dieser Verbindungsaufbau ist im wesentlichen identisch mit demjenigen der Schaltung in der Fig. 5, mit der Ausnahme, daß die Schreib-Gateleitung und die Lese-Gateleitung miteinander verbunden sind, und diese gemeinsame Leitung als Gateauswahlleitung SG dient. Diese Speicherzelle der Fig. 14 kann deshalb für die in den Fig. 7, 8, 9, 11 oder 13 dargestellten Halbleitereinrichtungen verwendet werden.
Die Fig. 15 zeigt eine Tabelle mit den an die Schreibleitung WL, die Gateauswahlleitung SG, die Steuergateleitung CG und die Leseleitung RL in den jeweiligen Modi der in der Fig. 4 dargestellten Speicherzelle gelieferten Spannungen. Die an die Gateauswahlleitung SG gelieferten Spannungen sind identisch mit den an die Schreib-Gateleitung WG der Fig. 6 gelieferten Spannungen.
Die Fig. 16 zeigt eine Ersatzschaltung einer Speicherzelle gemäß einer zweiten Modifikation der in der Fig. 4 dargestellten Speicherzelle sowie ein Ausführungsbeispiel der Erfindung. Wie dargestellt, sind die Gate-Elektrode des ersten Wahltransistors 31 und die Steuergate-Elektrode des Speichertransistors 32 miteinander verbunden, und die gemeinsame Elektrode ist mit der Steuergateleitung CG gekoppelt. Mit anderen Worten, dieser Verbindungsaufbau ist im wesentlichen identisch mit demjenigen der Schaltung in der Fig. 5, mit der Ausnahme, daß die Lese-Gateleitung und die Steuergateleitung CG miteinander verbunden sind, und diese gekoppelte Leitung als gemeinsame Gateleitung CG dient.
Die Fig. 17 zeigt eine Tabelle mit den an die Schreibleitung WL, die Gateauswahlleitung SG, die. Steuergateleitung CG und die Leseleitung RL in den jeweiligen Modi der in der Fig. 16 dargestellten Speicherzelle gelieferten Spannungen. Der erste Wahltransistor 31 wird entsprechend der CG-Spannung im Datenlöschmodus eingeschaltet. Ist jedoch die Spannung an RL auf 0 V eingestellt, so fließt kein Strom durch Source und Drain des Speichertransistors 32, und es entsteht kein Problem.
Die Fig. 18 zeigt eine Schnittansicht einer Speicherzelle entsprechend einer weiteren Modifikation der in der Fig. 4 dargestellten Speicherzelle. Bei der Zelle in der Fig. 4 ist die Diffusionsschicht 12 zwischen den Kanalzone 15 und 18 ausgeformt. In dieser Modifikation ist jedoch keine der Diffusionsschicht 12 den N-Typs entsprechende Schicht ausgeformt. Statt dessen sind die Kanalzonen 15 und 18 in Reihenform zwischen den Diffusionsschichten 11 und 13 des N-Typs ausgebildet. Die Ersatzschaltung der Speicherzelle mit einer solchen Struktur ist identisch mit derjenigen der in der Fig. 5 dargestellten Speicherzelle. Es ist deshalb möglich, die durch Ersatzschaltungen in den Fig. 7 bis 9 und 11 dargestellten Speichereinrichtungen durch Verwendung der in der Fig. 18 gezeigten Speicherzelle aufzubauen. Darüber hinaus können die Speichereinrichtungen weiter modifiziert werden, wie in der Fig. 14 oder 16 gezeigt.
Die Fig. 19 zeigt eine Schnittansicht einer Speicherzelle entsprechend einer weiteren Modifikation der in der Fig. 4 dargestellten Speicherzelle sowie ein Ausführungsbeispiel der Erfindung. Bei dieser Modifikation wird eine gemeinsame Schicht sowohl für die oberhalb der Kanalzone 15 ausgeformte Gate-Elektrode als auch für die Steuergate-Elektrode 23 verwendet, und die gemeinsame Elektrode dient als die Steuergate-Elektrode 23. Die Ersatzschaltung dieser in der Fig. 19 dargestellten Speicherzelle ist identisch mit derjenigen in der Fig. 16.
Mit solchen Anordnungen der Halbleiterspeichereinrichtung lassen sich eine niedrige Betriebsspannung und eine geringe Verlustleistung verwirklichen. Des weiteren lassen sich der Aufbau der peripheren Schaltungen, einschl. des Leseverstärkers, vereinfachen und ein hochschneller Betrieb verwirklichen.

Claims

1. Nichtflüchtige Halbleiterspeichereinrichtung, welche folgendes umfaßt:

- eine Schreibleitungsschicht (WL);

- eine Leseleitungsschicht (RL);

- eine Schreib-Gateleitungsschicht (SG);

- eine gemeinsame Gateleitungsschicht (CG);

- einen aus einem MOS-Transistortyp mit schwebendem Gate gebildeten Zelltransistor (32) zur Speicherung einer elektrischen Ladung, dessen Steuergate (23) mit der gemeinsamen Gateleitungsschicht (CG) gekoppelt ist;

- einen ersten aus einem MOS-Transistor gebildeten Auswahltransistor (31), dessen Gate (17) mit der gemeinsamen Gateleitungsschicht (CG), ein Anschluß (11) von dessen Source-Drain-Pfad mit der Leseleitungsschicht (RL) und der andere Anschluß von dessen Source-Drain-Pfad mit einem Anschluß des Source- Drain-Pfades des Zelltransistors (32) verbunden ist; und

- einen zweiten aus einem MOS-Transistor gebildeten Auswahltransistor (33), dessen Gate (26) mit der Schreib-Gateleitungsschicht (SG), ein Anschluß (14) von dessen Source-Drain-Pfad (24) mit der Schreibleitungsschicht (WL) und der andere Anschluß (13) von dessen Source-Drain-Pfad mit dem anderen Anschluß des Source-Drain-Pfades des Zelltransistors (32) verbunden ist, wobei

- die Schreibleitungsschicht (WL) an den einen Anschluß des Source-Drain-Pfades (14) des zweiten Auswahltransistors (33) eine erste Spannung im Datenschreibmodus und eine zweite niedrigere als die erste Spannung in den Datenlösch- und -lesemodi legt;

- die Schreib-Gateleitungsschicht (SG) an das Gate (26) des zweiten Auswahltransistors (33) die erste Spannung in den Datenlösch- und -lesemodi und eine dritte niedrigere als die erste und höhere als die zweite Spannung im Datenlesemodus legt;

- die gemeinsame Gateleitungsschicht (CG) an das Steuer-Gate (23) des Zelltransistors (32) und das. Gate des ersten Auswahltransistors (31) die erste Spannung im Datenlöschmodus, die zweite Spannung im Datenschreibmodus und die dritte Spannung im Lesemodus legt, und

- die Leseleitungsschicht (RL) an den ersten Anschluß (11) des Source-Drain-Pfades des ersten Auswahltransistors (31) die dritte Spannung im Datenlesemodus und die zweite Spannung im Löschmodus legt.

2. Speichereinrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Leseleitungsschicht (RL) mit einer Spannungsquelle (Vcc) über eine Lastschaltung (38) verbunden ist und ein Signal auf der Leseleitungsschicht (RL) an eine Leseverstärkerschaltung (35) geschickt wird.

3. Speichereinrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Lastschaltung (38) einen normalerweise eingeschalteten MOS-Transistor (36) umfaßt.

4. Speichereinrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Lastschaltung (38) einen MOS-Transistor (36) umfaßt, welcher durch ein Taktsignal eingeschaltet wird.

5. Speichereinrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß die Leseverstärkerschaltung (35) eine Inverterschaltung ist.