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Die Erfindung betrifft eine Halbleiterspeichervorrichtung
und insbesondere eine Ausgabeschaltung, die in der
Halbleiterspeichervorrichtung eingefügt ist.
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Ein typisches Beispiel der Ausgabeschaltung ist in Fig. 1
dargestellt. Die Ausgabeschaltung 1 ist einem
Speicherzellfeld (nicht dargestellt) zugeordnet, das in Reihen und
Spalten angeordnet ist, und Speicherzellen in jeder Spalte
sind mit einem Paar Bitleitungen verbunden. Obwohl in den
Zeichnungen nicht dargestellt, ist eine
Spaltenauswahlschaltung zum Auswählen der Bitleitungspaare vorgesehen, so
daß komplementäre Signale auf den beiden Datenleitungen 2
und 3 in Übereinstimmung mit einem Datenbit erscheinen, das
aus der angesprochenen Speicherzelle ausgelesen wurde. Eine
Leseverstärkerschaltung 4 des Stromspiegeltyps ist mit den
Datenleitungen 2 und 3 verbunden, und die
Leseverstärkerschaltung 4 umfaßt zwei Reihenschaltungen von
p-Kanal-Feldeffekttransistoren 5 und 6 und
n-Kanal-Feldeffekttransistoren 7 und 8, die parallel mit einer Quelle eines
Spannungspegels Vdd verbunden sind, und einen
n-Kanal-Feldeffekttransistor 9, der zwischen die beiden Reihenschaltungen
und einen Masseanschluß zum Aktivieren der
Leseverstärkerschaltung 4 bei Anwesenheit eines Aktivierungssignals SE
geschaltet ist. Die so aufgebaute Leseverstärkerschaltung 4
arbeitet zur Verstärkung der komplementären Signale auf den
Datenleitungen 2 und 3 in Abhängigkeit von dem
Aktivierungssignal
SE zur Erzeugung eines Datenbitsignals DB an
ihrem Ausgangsknoten 10.
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Die Ausgangsschaltung 1 umfaßt weiterhin ein NOR-Gatter 11,
eine Inverterschaltung 12, die parallel mit dem
Ausgangsknoten 10 der Leseverstärkerschaltung 4 verbunden ist, ein
NOR-Gatter 13, das mit der Inverterschaltung 12 verbunden
ist, und eine Ausgangsinverterschaltung 14, die durch die
NOR-Gatter 11 und 13 betrieben wird. Das NOR-Gatter 11
umfaßt eine Reihenschaltung aus zwei
p-Kanal-Feldeffekttransistoren 15 und 16 und einem n-Kanal-Feldeffekttransistor
17, die zwischen die Quelle des Spannungspegels Vdd und den
Masseanschluß geschaltet sind, und einen
n-Kanal-Feldeffekttransistor 18, der parallel zu dem
n-Kanal-Feldeffekttransistor 17 geschaltet ist, und der
p-Kanal-Feldeffekttransistor 15 und der n-Kanal-Feldeffekttransistor 18
sind zur Aktivierung einer Komplementärinverterschaltung
vorgesehen, die durch die p-Kanal- und
n-Kanal-Feldeffekttransistoren 16 und 17 in Abhängigkeit eines
Ausgabefreigabesignals OE vorgesehen sind. Die Inverterschaltung
12 ist mit einer Reihenschaltung eines
p-Kanal-Feldeffekttransistors 19 und eines n-Kanal-Feldeffekttransistors
20 versehen, und das NOR-Gatter 13 entspricht im
Schaltungsaufbau dem NOR-Gatter 11. Insbesondere umfaßt das NOR-
Gatter 13 eine Reihenschaltung von zwei
p-Kanal-Feldeffekttransistoren 21 und 22 und eines
n-Kanal-Feldeffekttransistors 23, die zwischen die Quelle des
Spannungspegels Vdd und dem Masseanschluß geschaltet ist, und einen
n-Kanal-Feldeffekttransistor 24, der parallel zu dem
n-Kanal-Feldeffekttransistor 23 geschaltet ist, wobei der
p-Kanal-Feldeffekttransistor 21 und der
n-Kanal-Feldeffekttransistor 24 ebenfalls zur Aktivierung einer
Komplementärinverterschaltung vorgesehen sind, die durch die p-Kanal- und
n-Kanal-Feldeffekttransistoren 22 und 23 gebildet wird, bei
Anwesenheit des Ausgabefreigabesignals OE. Die
Ausgangsinverterschaltung 14 ist mit einer Reihenschaltung eines n-p-
n-Bipolartransistors 25 und eines
n-Kanal-Feldeffekttransistors 26 versehen, die zwischen die Quelle des
Spannungspegels Vdd und dem Masseanschluß geschaltet ist, und der n-p-
n-Bipolartransistor 25 und der n-Kanal-Feldeffekttransistor
26 werden durch die NOR-Gatter 11 bzw. 13 betrieben. Ein
Ausgangsknoten ist zwischen dem n-p-n-Bipolartransistor 25
und dem n-Kanal-Feldeffekttransistor 26 vorgesehen und mit
einem Datenausgangsanschluß 27 verbunden.
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Die folgende Beschreibung bezieht sich auf Auslesevorgänge
unter der Annahme, daß Speicherzellen, die jeweils ein
Logikbit "1" und ein Logikbit "0" speichern, in Folge
angesprochen werden. Zum Zeitpunkt t1 der Fig. 2 werden die
Komplementärsignale von der Speicherzelle an die
Datenleitungen 2 und 3 über die Selektorschaltung zugeführt, so daß
die Datenleitung 2 auf den niedrigen Spannungspegel
heruntergeht, jedoch die Datenleitung 3 auf den hohen
Spannungspegel in Übereinstimmung mit dem Logikbit "1", das in der
Speicherzelle gespeichert ist. Da die Datenleitung 2 den
Logikpegel des Datenbitsignals DB beeinflußt, geht das
Datenbitsignal DB zum Zeitpuntk t2 auf den niedrigen
Spannungspegel herunter. Mit dem Ausgangsfreigabesignal OE auf
aktivem niedrigem Spannungspegel werden die NOR-Gatter 11
und 13 aktiviert, um jeweils an ihren Ausgangsknoten das
Inverse zu bilden. Das Datenbitsignal DB wird dem
NOR-Gatter 11 direkt zugeführt, dem NOR-Gatter 13 jedoch nach der
Invertierung durch die Inverterschaltung 12. Anschließend
verschieben die Inverterschaltung 12 und das NOR-Gatter 11
simultan ihre Ausgangsknoten auf den hohen Spannungspegel
zum Zeitpunkt t3, jedoch verschiebt das NOR-Gatter 13
seinen Ausgangsknoten auf den niedrigen Spannungspegel zum
Zeitpunkt t4. Der n-p-n-Bipolartransistor 25 wird jedoch
durch das NOR-Gatter 11 zum Zeitpunkt t3 aktiviert, so daß
der Datenausgangsanschluß 27 hinsichtlich des
Spannungspegels im Bereich des Zeitpunktes t4 bestimmt wird.
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Anschließend wird auf die Speicherzelle, die das Logikbit
"0" speichert, zugegriffen, und die komplementären Signale
werden von der Speicherzelle an die Datenleitungen 2 und 3
über die Selektorschaltung geliefert, so daß die
Datenleitung 2 auf den hohen Spannungspegel geht, die Datenleitung
3 aber auf den niedrigen Spannungspegel zum Zeitpunkt t5
geht. Zum Zeitpunkt t6 geht das Datenbitsignal DB hoch auf
den niedrigen Spannungspegel und die NOR-Gatter 11 und 13
werden durch das Ausgabefreigabesignal OE des aktiven
niedrigen Spannungspegels aktiviert. Anschließend verschieben
die Inverterschaltung 12 und das NOR-Gatter 11 simultan
ihre Ausgangsknoten auf den niedrigen Spannungspegel zum
Zeitpunkt t7, aber das NOR-Gatter 13 verschiebt seinen
Ausgangsknoten auf den hohen Spannungspegel zum Zeitpunkt t8.
Auf diese Weise beenden die NOR-Gatter 11 und 13 ihre
Funktionen zum Zeitpunkt t8, jedoch muß die
Ausgangsinverterschaltung 14 den Datenausgabeanschluß 27 entladen, um den
Spannungspegel dort zu verschieben. Dann ist der
Spannungspegel des Ausgabeanschlusses 27 zum Zeitpunkt t9 bestimmt.
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Ein Problem ergibt sich bei der vorbekannten
Ausgabeschaltung 1 dadurch, daß eine verlängerte Zeitspanne von der
Änderung der komplementären Datensignale auf den
Signalleitungen 2 und 3 bis zur Beendigung des Auslesevorganges
vergeht. Dies ergibt sich aus der Tatsache, daß die
Inverterschaltung 12 zwischen der Leseverstärkerschaltung 4 und dem
NOR-Gatter 13 vorgesehen ist. Falls auf die Speicherzelle,
die das Logikbit "1" speichert, zugegriffen wird, ist im
einzelnen die Verzögerungszeitspanne etwa gleich der
Gesamtsumme der jeweiligen Zeitspannen zum Verstärken der
Komplementärsignale bei der Leseverstärkerschaltung 4, zum
Erzeugen des Inversen des Datenbitsignals DB im NOR-Gatter
11 und zum Treiben des Datenausgangsanschlusses 27 durch
die Ausgabeinverterschaltung 14. Die Verzögerungszeitspanne
wird jedoch bei dem Auslesevorgang aus der Speicherzelle,
die das Logikbit "0" speichert, aufgrund der
Inverterschaltung
12 verlängert. Somit sollte die
Halbleiterspeichervorrichtung auf die längste Zeitspanne eingestellt sein, die
für den Auslesevorgang benötigt wird, unabhängig von dem
Logikpegel des Datenbits.
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IEEE 1987 SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF
TECHNICAL PAPERS, Februar 1987, Seiten 264-265, New York, USA,
beschreibt eine Halbleiterspeichervorrichtung mit einem
Aufbau von Leseverstärkern, die auf ein Datensignal auf
einem ausgewählten Paar von Bitleitungen zum Betreiben eines
Paares von Datenleitungen ansprechen. Des weiteren ist
angegeben, daß ein Ausgangspuffer das Datensignal hält.
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Es ist eine Aufgabe der Erfindung, eine
Halbleiterspeichervorrichtung zu schaffen, die eine Ausgabeschaltung aufweist
und eine relativ kurze Zeitspanne für einen Auslesevorgang
benötigt.
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Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung
nach Anspruch 1 gelöst; die abhängigen Ansprüche betreffen
weitere Entwicklungen der Erfindung.
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Die Merkmale und Vorteile einer
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung werden aus der
folgenden Beschreibung in Verbindung mit den beigefügten
Zeichnungen deutlicher. Es zeigen:
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Fig. 1 ein Schaltdiagramm einer bekannten Ausgabeschaltung
in einer Halbleiterspeichervorrichtung;
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Fig. 2 ein Diagramm der Signalverläufe zur Beschreibung von
Auslesevorgängen in der Ausgabeschaltung gemäß Fig. 1;
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Fig. 3 eine Schaltungsanordnung einer Ausgabeschaltung für
eine Halbleiterspeichervorrichtung gemäß der vorliegenden
Erfindung;
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Fig. 4 ein Diagramm der Signalverläufe, die in wesentlichen
Punkten der Ausgabeschaltung der Fig. 3 auftreten; und
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Fig. 5 ein Diagramm des Schaltungsaufbaus einer weiteren
Ausgabeschaltung gemäß der Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Erstes Ausführungsbeispiel
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Zunächst bezugnehmend auf Fig. 3 der Zeichnungen ist dort
eine Ausgabeschaltung 30 dargestellt, die in eine
Halbleiterspeichervorrichtung eingebracht ist, die auf einem
Halbleiterchip gefertigt ist. Die Ausgabeschaltung 30 ist einem
Speicherzellfeld 31 zugeordnet, und eine
Spaltenauswahlschaltung 32 ist zwischen dem Speicherzellfeld 31 und der
Ausgabeschaltung 30 vorgesehen. Jede der Speicherzellen des
Feldes 31 speichert ein Datenbit von entweder Logikpegel
"1" oder "0", und das Datenbit wird von der Speicherzelle
auf die Spaltenauswahlschaltung 32 übertragen, wenn auf sie
zugegriffen wird. Die Ausgabeschaltung 30 umfaßt im
wesentlichen eine erste Leseverstärkerschaltung 33, eine zweite
Leseverstärkerschaltung 34, die parallel zur ersten
Leseverstärkerschaltung 33 vorgesehen ist, ein erstes
NOR-Gatter 35, das mit der ersten Leseverstärkerschaltung
verbunden ist, ein zweites NOR-Gatter 36, das mit der zweiten
Leseverstärkerschaltung 34 verbunden ist, und eine
Ausgabeinverterschaltung 37, die durch die NOR-Gatter 35 und 36
betrieben wird. Zwei Datenleitungen 38 und 39 erstrecken sich
parallel von der Spaltenauswahlschaltung 32 zur
Weiterleitung eines Komplementärbitsignals entsprechend dem
Datenbit, so daß eine Spannungsdifferenz zwischen den
Datenleitungen 38 und 39 entsprechend dem Logikpegel des Datenbits
auftritt.
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Die erste Leseverstärkerschaltung 33 ist vom
Stromspiegeltyp und umfaßt eine Reihenschaltung eines
p-Kanal-Feldeffekttransistors 40 und eines n-Kanal-Feldeffekttransistors
41, die zwischen eine Quelle positiven Spannungspegels Vdd
und einen Aktivierungsknoten 42 geschaltet ist, eine
Reihenschaltung eines p-Kanal-Feldeffekttransistors 43 und
eines n-Kanal-Feldeffekttransistors 44, die zwischen die
Quelle positiven Spannungspegels Vdd und den
Aktivierungsknoten 42 geschaltet ist, und einen
n-Kanal-Feldeffekttransistor 45, der zwischen Aktivierungsknoten 42 und einen
Masseanschluß geschaltet ist. Die
p-Kanal-Feldeffekttransistoren 40 und 43 haben jeweils Gateelektroden, die mit
einem gemeinsamen Drainknoten der Transistoren 40 und 41
verbunden sind, aber die n-Kanal-Feldeffekttransistoren 41 und
44 haben jeweils Gateelektroden, die mit den Datenleitungen
38 und 39 verbunden sind. Der n-Kanal-Feldeffekttransistor
45 spricht auf ein Aktivierungssignal SE zur Verbindung des
Aktivierungsknotens 42 mit dem Masseanschluß an, und dann
wird die erste Leseverstärkerschaltung 33 aktiviert, um den
Spannungsdifferenzpegel zwischen den Datenleitungen 38 und
39 zu erhöhen und dadurch ein Datenbitsignal DB an einem
gemeinsamen Drainknoten 46 der Transistoren 43 und 44 zu
erzeugen.
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Die zweite Leseverstärkerschaltung 34 entspricht dem Aufbau
der ersten Leseverstärkerschaltung 33, ist jedoch mit den
Datenleitungen 38 und 39 in invertierter Weise verbunden.
Insbesondere umfaßt die zweite Leseverstärkerschaltung 34
eine Reihenschaltung eines p-Kanal-Feldeffekttransistors 47
und eines n-Kanal-Feldeffekttransistors 48, die zwischen
die Quelle positiven Spannungspegels Vdd und einen
Aktivierungsknoten 49 geschaltet ist, eine Reihenschaltung eines
p-Kanal-Feldeffekttransistors 50 und eines
n-Kanal-Feldeffekttransistors 51, die zwischen die Quelle positiven
Spannungspegels Vdd und den Aktivierungsknoten 49 geschaltet
ist, und einen n-Kanal-Feldeffekttransistor 52, der
zwischen
den Aktivierungsknoten 49 und den Masseanschluß
geschaltet ist. Die p-Kanal-Feldeffekttransistoren 47 und 50
haben jeweils Gateelektroden, die mit einem gemeinsamen
Drainknoten der Transistoren 47 und 48 verbunden sind, aber
die n-Kanal-Feldeffekttransistoren 48 und 51 haben
jeweilige Gateelektroden, die mit den Datenleitungen 39 bzw. 38
verbunden sind. Die so aufgebaute zweite
Leseverstärkerschaltung 34 erzeugt das Inverse des Datenbitsignals DB am
gemeinsamen Knoten 53 der Transistoren 43 und 44 bei
Anwesenheit des Aktivierungssignals SE.
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Das erste NOR-Gatter 35 umfaßt eine Reihenschaltung aus
zwei p-Kanal-Feldeffekttransistoren 54 und 55 und einen n-
Kanal-Feldeffekttransistor 56, die zwischen die Quelle des
positiven Spannungspegels Vdd und dem Masseanschluß
geschaltet ist, und einen n-Kanal-Feldeffekttransistor 57,
der parallel zu den n-Kanal-Feldeffekttransistor 56
geschaltet ist, und der p-Kanal-Feldeffekttransistor 54 und
der n-Kanal-Feldeffekttransistor 57 sind zur Aktivierung
einer Komplementärinverterschaltung vorgesehen, die durch
die p-Kanal- und n-Kanal-Feldeffekttransistoren 55 und 56
gebildet ist, bei Anwesenheit eines Ausgabefreigabesignals
OE. Das zweite NOR-Gatter 36 entspricht im Schaltungsaufbau
dem ersten NOR-Gatter 35, so daß Bezugsziffern 58, 59, 60
und 61 zur Bezeichnung der Komponententransistoren
entsprechend den Transistoren 54 bis 57 verwendet werden. Das
erste und das zweite NOR-Gatter 35 und 36, die so aufgebaut
sind, arbeiten zur Erzeugung eines invertierten Signals des
Datenbitsignals bzw. eines nicht-invertierten Signals des
Datenbitsignals, bei Anwesenheit des Ausgabefreigabesignals
OE.
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Die Ausgabeinverterschaltung 37 ist mit einer
Reihenschaltung eines n-p-n-Bipolartransistors 62 und eines n-Kanal-
Feldeffekttransistors 43 versehen, die zwischen die Quelle
positiven Spannungspegels Vdd und den Masseanschluß
geschaltet ist, und der n-p-n-Bipolartransistor 62 und der n-
Kanal-Feldeffekttransistor 63 werden durch das erste und
das zweite NOR-Gatter 35 bzw. 36 betrieben. Ein
Ausgabeknoten ist zwischen dem n-p-n-Bipolartransistor 62 und dem n-
Kanal-Feldeffekttransistor 63 vorgesehen und mit dem
Datenausgabeanschluß 64 verbunden.
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Es folgt eine Beschreibung von Auslesevorgängen mit Bezug
auf Fig. 4 unter der gleichen Annahme wie bei der bekannten
Technik. Zum Zeitpunkt t11 wird das Komplementärbitsignal
von der Speicherzelle den Datenleitungen 38 und 39 über die
Spaltenauswahlschaltung 32 übertragen, so daß die
Datenleitung 38 auf den niedrigen Spannungspegel heruntergeht, die
Datenleitung 39 jedoch auf den hohen Spannungspegel, in
Übereinstimmung mit dem Logikbit "1", das aus der
Speicherzelle ausgelesen wurde. Da die Datenleitung 38 den
Logikpegel des Datenbitsignals DB beeinflußt, geht das
Datenbitsignal DB zum Zeitpunkt t12 auf den niedrigen Spannungspegel
herunter. Mit dem Ausgabefreigabesignal OE auf dem aktiven
niedrigen Spannungspegel werden das erste und das zweite
NOR-Gatter 35 und 36 aktiviert, um auf das Datenbitsignal
DB und sein Inverses anzusprechen. Das Datenbitsignal DB
ist auf dem niedrigen Spannungspegel, so daß das erste NOR-
Gatter 35 das invertierte Signal mit hohem Spannungspegel
zum Zeitpunkt 13 erzeugt, das zweite NOR-Gatter 36 liefert
jedoch gleichzeitig das nicht-invertierte Signal mit
niedrigem Spannungspegel. Mit dem invertierten Signal des hohen
Spannungspegels schaltet der n-p-n-Bipolartransistor 62 ein
und liefert an den Datenausgangsanschluß 64 den positiven
Spannungspegel, und der n-Kanal-Feldeffekttransistor 36
liefert keinen Leitungsweg zwischen dem
Datenausgabeanschluß 64 und dem Masseanschluß, wodurch der
Datenausgabeanschluß 64 auf den hohen Spannungspegel verschoben wird.
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Anschließend wird auf die Speicherzelle zugegriffen, die
das Logikbit "0" speichert, und das Komplementärsignal wird
von der Speicherzelle an die Datenleitungen 2 und 3
geliefert, so daß die Datenleitung 38 auf den hohen Pegel
hochgeht, die Datenleitung 39 jedoch auf den niedrigen Pegel,
zum Zeitpunkt t15. Anschließend geht das Datenbitsignal DB
auf den niedrigen Spannungspegel, das Inverse wird jedoch
in die entgegengesetzte Richtung zum Zeitpunkt t16 bewegt.
Mit dem Ausgabefreigabesignal OE auf dem aktiven niedrigen
Spannungspegel werden das erste und das zweite NOR-Gatter
35 und 36 aktiviert und ändern das invertierte Signal und
das nicht-invertierte Signal. Anschließend verschiebt das
erste NOR-Gatter 35 das invertierte Signal auf den
niedrigen Spannungspegel, und das zweite NOR-Gatter 36 verschiebt
das nicht-invertierte Signal auf den hohen Spannungspegel
zum Zeitpunkt t16. Auf diese Weise beenden die NOR-Gatter
35 und 36 gleichzeitig ihre Funktionen, so daß der n-p-n-
Bipolartransistor 62 ausschaltet und den Stromweg von der
Quelle positiven Spannungspegels Vdd zum
Datenausgabeanschluß 64 blockiert, wobei jedoch ein Leitungsweg von dem
Datenausgabeanschluß 64 zum Masseanschluß zum Zeitpunkt t18
gebildet wird, wodurch der Datenausgabeanschluß auf den
niedrigen Pegel verschoben wird.
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Die erfindungsgemäße Ausgabeschaltung erzeugt gleichzeitig
ein Datenbitsignal DB und sein inverses, so daß die
Verzögerungszeitspanne etwa gleich der Gesamtsumme der
jeweiligen Zeitspannen ist, die durch die Leseverstärkerschaltung,
das NOR-Gatter und die Ausgabeinverterschaltung 37 benötigt
wird, und zwar aufgrund des Dualisierens des Signalflusses
von den Datenleitungen 38 und 39 zur
Datenausgabeinverterschaltung 37. Als Ergebnis kann die Verzögerungszeitspanne
auf die kürzeste Zeitspanne eingestellt werden, unabhängig
von dem Logikpegel des aus der Speicherzelle ausgelesenen
Datenbits.
Zweites Ausführungsbeispiel
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Bezugnehmend auf die Fig. 5 der Zeichnungen ist dort der
Schaltungsaufbau einer weiteren Ausgabeschaltung 71 gemäß
der Erfindung dargestellt. Die Ausgabeschaltung 71
entspricht im Schaltungsaufbau der Ausgabeschaltung 30 mit
Ausnahme des ersten und des zweiten NOR-Gatters 72 und 73,
so daß gleiche Bezugsziffern zur Bezeichnung von
Schaltungen und Komponententransistoren verwendet werden, die denen
der Ausgabeschaltung 30 entsprechen und keine weitere
Beschreibung erfolgt.
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Das erste und das zweite NOR-Gatter 72 und 73 entsprechen
im Schaltungsaufbau einander, und aus diesem Grund wird nur
das erste NOR-Gatter 72 beschrieben. Das erste NOR-Gatter
72 umfaßt eine Reihenschaltung eines ersten
p-Kanal-Feldeffekttransistors 74 und einer Komplementärinverterschaltung
75, die zwischen die Quelle des positiven Spannungspegels
Vdd und den Masseanschluß geschaltet ist, einen ersten n-
Kanal-Feldeffekttransistor 76, der zwischen einen
gemeinsamen Drainknoten der Komplementärinverterschaltung 75 und
den Masseanschluß geschaltet ist, eine Reihenschaltung
eines zweiten und eines dritten n-Kanal-Feldeffekttransistors
77 und 78, die zwischen einen Ausgabeknoten 79 und einen
Masseanschluß geschaltet sind, einen vierten
n-Kanal-Feldeffekttransistor 80, der parallel zum
n-Kanal-Feldeffekttransistor 77 geschaltet ist, und eine Reihenschaltung
eines ersten und eines zweiten n-p-n-Bipolartransistors 81
und 82, die zwischen die Quelle positiven Spannungspegels
Vdd und den Masseanschluß geschaltet sind. Die
Komplementärinverterschaltung 75 und der zweite
n-Kanal-Feldeffekttransistor 77 haben jeweils Gateelektroden, die mit dem
gemeinsamen Drainknoten 46 verbunden sind, und der erste p-
Kanal-Feldeffekttransistor 74 und der erste und der vierte
n-Kanal-Feldeffekttransistor 76 und 80 werden an ihren
jeweiligen Gateelektroden mit dem Ausgangsfreigabesingal OE
versorgt. Des weiteren ist der dritten
n-Kanal-Feldeffekttransistor 78 an seiner Gateelektrode mit dem
Ausgangsknoten 79 verbunden, und der erste und der zweite
n-p-n-Bipolartransistor 81 und 82 sind an ihren Basiselektroden mit
einem gemeinsamen Drainknoten der
Komplementärinverterschaltung 75 bzw. einem gemeinsamen Drainknoten zwischen
dem zweiten und dem dritten n-Kanal-Feldeffekttransistor 77
und 78 verbunden. Das so aufgebaute NOR-Gatter 72 wird bei
Anwesenheit des Ausgabefreigabesignals OE mit aktivem
niedrigem Pegel aktiviert und erzeugt das invertierte Signal
des Datenbitsignals DB. Die n-p-n-Bipolartransistoren 81
und 82 haben eine größere Stromtreiberfähigkeit als die
Feldeffekttransistoren, so daß der Datenausgangsanschluß 64
im Spannungspegel mit erhöhter Geschwindigkeit bezüglich
der Ausgabeschaltung 30 verschoben wird.