JPS5942690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5942690A JPS5942690A JP57153412A JP15341282A JPS5942690A JP S5942690 A JPS5942690 A JP S5942690A JP 57153412 A JP57153412 A JP 57153412A JP 15341282 A JP15341282 A JP 15341282A JP S5942690 A JPS5942690 A JP S5942690A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G—PHYSICS
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、メモリセルに記憶した情報を高速に読み出
せる出力回路を備えた半導体記憶装置に関する。
せる出力回路を備えた半導体記憶装置に関する。
従来、半導体記憶装置の出力回路は第１図に示すように
構成されている。すなわち、電源■ＤＤと接地点■ｓ８
との間にＰチャネル形のＭＯＳトランジスタＱ１．およ
びＮチャネル形のＭＯＳトランジスタＱＮ１が直列接続
され、それぞれのトランジスタＱｐ１ ＋ ＱＮｌは、
制御回路゛１１の出力によって導通制御される。上記制
御回路１１は、メモリセルに記憶したデータ信号Ｄｉラ
ッチする２つのインバータＮ０Ｔ１． ＮＯＴ＊と、こ
のインバータＮＯＴ １の出力が一方の入力端に供給さ
れるとともに他方の入力端に制御信号φｌが供給される
ＮＯＲグー）ＮＯＲ，と、一方の入力端にインノ々−タ
ＮＯＴ １の出力が、他方の入力端に制御信号φ１がイ
ンバータＮ０Ｔｓ’ｉ−介して供給されるＮＡＮＤ グ
） ＮＡＮＤＩと、上記ＮＯＲグー）ＮＯＲＩおよびＮ
ＡＮＤグー） ＮＡＮＤｌの出力をそれぞれ反転するイ
ンノ々−夕Ｎ０Ｔ４ 、 Ｎ０Ｔｓとから成る。そして
、上記トランジスタＱＰ、’ａｍインパークＮ０Ｔ４の
出力で導通制御するとともに、トランジスタへ、金イン
ノクータＮＯＴ ｓで導通制御し、トランジスタＱＰ□
１＋ Ｑ）Ｈの接続点から出力信号り。ｕｔを得る。
構成されている。すなわち、電源■ＤＤと接地点■ｓ８
との間にＰチャネル形のＭＯＳトランジスタＱ１．およ
びＮチャネル形のＭＯＳトランジスタＱＮ１が直列接続
され、それぞれのトランジスタＱｐ１ ＋ ＱＮｌは、
制御回路゛１１の出力によって導通制御される。上記制
御回路１１は、メモリセルに記憶したデータ信号Ｄｉラ
ッチする２つのインバータＮ０Ｔ１． ＮＯＴ＊と、こ
のインバータＮＯＴ １の出力が一方の入力端に供給さ
れるとともに他方の入力端に制御信号φｌが供給される
ＮＯＲグー）ＮＯＲ，と、一方の入力端にインノ々−タ
ＮＯＴ １の出力が、他方の入力端に制御信号φ１がイ
ンバータＮ０Ｔｓ’ｉ−介して供給されるＮＡＮＤ グ
） ＮＡＮＤＩと、上記ＮＯＲグー）ＮＯＲＩおよびＮ
ＡＮＤグー） ＮＡＮＤｌの出力をそれぞれ反転するイ
ンノ々−夕Ｎ０Ｔ４ 、 Ｎ０Ｔｓとから成る。そして
、上記トランジスタＱＰ、’ａｍインパークＮ０Ｔ４の
出力で導通制御するとともに、トランジスタへ、金イン
ノクータＮＯＴ ｓで導通制御し、トランジスタＱＰ□
１＋ Ｑ）Ｈの接続点から出力信号り。ｕｔを得る。
上記のような構成において動作を説明する。
メモリセルへのデータの書き込み時には、制御信号φｌ
を高（”Ｈ＃）レベルとすれば、インノ々−夕Ｎ０Ｔ４
、 ＮＯＴ、の出力はそれぞれ、ＩＩＨ”レベル。
を高（”Ｈ＃）レベルとすれば、インノ々−夕Ｎ０Ｔ４
、 ＮＯＴ、の出力はそれぞれ、ＩＩＨ”レベル。
低（”Ｌ″）レベルとなシ、トランジスタＱＰｉ 、
ＱＮｌは共にオフ状態となる。従って、出力信号り。ｕ
ｔは高インピーダンス状態となる。また、データの読み
出し時には制御信号φｌが°゛Ｌ”レベルとなシ、メモ
リセルからラッチ回路に（入力）したデータ信号りが゛
Ｈ＃ルベルの時は、トランジスタＱＰ１がオフ状態、Ｑ
Ｎｌがオフ状態となシ、出力信号り。ｕｔは゛Ｈ″レベ
ルとなる。データ信号りが“Ｌ”レベルの時は、トラン
ジスタＱＰ１がオフ状態、ＱＮｌがオン状態となるので
出力信号ＤｏｕｔはＬ”レベルとなる。この出力信号Ｄ
ｏｕｔは、次のアドレスによる読み出しが行なわれ出力
の変更がない限シこの出力状態は維持される。
ＱＮｌは共にオフ状態となる。従って、出力信号り。ｕ
ｔは高インピーダンス状態となる。また、データの読み
出し時には制御信号φｌが°゛Ｌ”レベルとなシ、メモ
リセルからラッチ回路に（入力）したデータ信号りが゛
Ｈ＃ルベルの時は、トランジスタＱＰ１がオフ状態、Ｑ
Ｎｌがオフ状態となシ、出力信号り。ｕｔは゛Ｈ″レベ
ルとなる。データ信号りが“Ｌ”レベルの時は、トラン
ジスタＱＰ１がオフ状態、ＱＮｌがオン状態となるので
出力信号ＤｏｕｔはＬ”レベルとなる。この出力信号Ｄ
ｏｕｔは、次のアドレスによる読み出しが行なわれ出力
の変更がない限シこの出力状態は維持される。
すなわち、インバータＮ０Ｔｌ、 ＮＯＴ＊から成るラ
ッチ回路でラッチしているラッチデータが変化するまで
出力は一定である。
ッチ回路でラッチしているラッチデータが変化するまで
出力は一定である。
しかし、上記のような構成では、出力信号Ｄｏｕｔは接
地電位”ｓｓレベルと電源電位ｖＤＤレベルとの間を変
化するために、出力が設定されるまでに比較的長い時間
がかかり、半導体記憶装置における高速化の阻げとなる
。また、出力信号り。ｕｔが電源電圧ＶＤＤ Ｉ ７１
１８間を一回の動作でフルスイングするため、外部負荷
を駆動するための大きな充放電電流がメモリデバイスの
内部に流れ、それによりメモリデバイス内部の電源線に
内部雑音が発生して誤動作の原因と力る。
地電位”ｓｓレベルと電源電位ｖＤＤレベルとの間を変
化するために、出力が設定されるまでに比較的長い時間
がかかり、半導体記憶装置における高速化の阻げとなる
。また、出力信号り。ｕｔが電源電圧ＶＤＤ Ｉ ７１
１８間を一回の動作でフルスイングするため、外部負荷
を駆動するための大きな充放電電流がメモリデバイスの
内部に流れ、それによりメモリデバイス内部の電源線に
内部雑音が発生して誤動作の原因と力る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速化が可能でかつ誤動作を
低減できる信頼性の高い半導体記憶装置全提供すること
である。
その目的とするところは、高速化が可能でかつ誤動作を
低減できる信頼性の高い半導体記憶装置全提供すること
である。
すなわち、この発明においては、上記第１図の回路にお
けるトランジスタＱＰ、とＱＮｌとの接続点にプリセッ
ト回路を設け、記憶情報の読み出しサイクル中における
デバイス内部のビット線のプリチャージ期間を含む読み
出し準備期間に、上記プリセット回路によってトランジ
スタＱＰ１とＱＮｌとの接続点の電位を電源ＶＤＤレベ
ルとｖ８ｓレベルとの間の電位にｆ ＩＪ上セツトるこ
とにより、読み出しデータを出力するのに出力信号レベ
ルがフルスイングしなくてもＨレベルもしくは゛Ｌ゛レ
ベルが出力され得るように構成したものである。
けるトランジスタＱＰ、とＱＮｌとの接続点にプリセッ
ト回路を設け、記憶情報の読み出しサイクル中における
デバイス内部のビット線のプリチャージ期間を含む読み
出し準備期間に、上記プリセット回路によってトランジ
スタＱＰ１とＱＮｌとの接続点の電位を電源ＶＤＤレベ
ルとｖ８ｓレベルとの間の電位にｆ ＩＪ上セツトるこ
とにより、読み出しデータを出力するのに出力信号レベ
ルがフルスイングしなくてもＨレベルもしくは゛Ｌ゛レ
ベルが出力され得るように構成したものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図はその構成を示すもので、第１図に示した
従来の回路構成に加えて、Ｐチャネル形（−力導電形）
の第１のＭＯＳ ）ランゾスタＱＰ１とＮチャネル形（
化２１ 専電形）の第２のＭＯＳ ）ランジスタＱＮ１
との共通接続点と電源■ＤＤ（第１の電位供給源）との
Ｉ￥ｉ］にＮチャネル形の第３のＭＯＳ ）ランジスタ
ＱＮ２を接続するとともに、トランジスタＱＰ、とＱＮ
ｌとの恭通接続点と接地点■８８（第２の電位供給源）
との間にＰチャネル形の第４のＭＯＳ ）ランジスタＱ
、ｔｉ続し、トランジスタＱＮ２の基板電位を接地点■
８ｓに、トランジスタＱＰ２の基板電位を電源■ＤＤに
接続する。上記トランジスタＱＮ２ ＪＱ は、トラン
ジスタＱＰ、、とＱＮｌとの共通接続２ 点の電位を電源■ＤＤレベルとｖ８８レベルとの間の中
間電位に設定するプリセット回路を構成しており、イン
バータＮ０Ｔｏ ＋ ＮＯＴ？ 、ＮＯＲダートＮＯＲ
鵞およびＮＡＮＤダー） ＮＡＮＩｈから成る制御手段
によって導通制御される。上記ＮＯＲグー）ＮＯＲ２の
一方の入力端には制御信号φ２が供給され、他方の入力
端に−、インバータＮＯＴ、の出力がインバータＮＯＴ
ｇ”、Ｃ介して供給される。上記ＮＡＮＤダートＮＡＮ
Ｄ２の一方の入力端には制御信号φ２がインパークＮ０
Ｔ７を介して供給され、他方の入力端にはインバータＮ
ＯＴ ｃＩの出力が供給される。そして、ＮＯＲゲート
ＮＯＲ２の出力でトランジスタＱＮ２を導通制御し、Ｎ
ＡＮＤグー） ＮＡＮＤ２の出力でトランジスタＱＰ２
を導通制御する。
する。第２図はその構成を示すもので、第１図に示した
従来の回路構成に加えて、Ｐチャネル形（−力導電形）
の第１のＭＯＳ ）ランゾスタＱＰ１とＮチャネル形（
化２１ 専電形）の第２のＭＯＳ ）ランジスタＱＮ１
との共通接続点と電源■ＤＤ（第１の電位供給源）との
Ｉ￥ｉ］にＮチャネル形の第３のＭＯＳ ）ランジスタ
ＱＮ２を接続するとともに、トランジスタＱＰ、とＱＮ
ｌとの恭通接続点と接地点■８８（第２の電位供給源）
との間にＰチャネル形の第４のＭＯＳ ）ランジスタＱ
、ｔｉ続し、トランジスタＱＮ２の基板電位を接地点■
８ｓに、トランジスタＱＰ２の基板電位を電源■ＤＤに
接続する。上記トランジスタＱＮ２ ＪＱ は、トラン
ジスタＱＰ、、とＱＮｌとの共通接続２ 点の電位を電源■ＤＤレベルとｖ８８レベルとの間の中
間電位に設定するプリセット回路を構成しており、イン
バータＮ０Ｔｏ ＋ ＮＯＴ？ 、ＮＯＲダートＮＯＲ
鵞およびＮＡＮＤダー） ＮＡＮＩｈから成る制御手段
によって導通制御される。上記ＮＯＲグー）ＮＯＲ２の
一方の入力端には制御信号φ２が供給され、他方の入力
端に−、インバータＮＯＴ、の出力がインバータＮＯＴ
ｇ”、Ｃ介して供給される。上記ＮＡＮＤダートＮＡＮ
Ｄ２の一方の入力端には制御信号φ２がインパークＮ０
Ｔ７を介して供給され、他方の入力端にはインバータＮ
ＯＴ ｃＩの出力が供給される。そして、ＮＯＲゲート
ＮＯＲ２の出力でトランジスタＱＮ２を導通制御し、Ｎ
ＡＮＤグー） ＮＡＮＤ２の出力でトランジスタＱＰ２
を導通制御する。
上記のような構成において、各トランジスタを五極管動
作させ、電源ｖＤＤ＝５■に対して中間レベル電圧の範
囲を２〜３ｖの間とすると、出力負荷が５倍程度変化し
てもプリセット時の中間電位出力はこの範囲におさまる
。一方三極管動作では同じ電圧範囲に対して出力負荷は
２倍弱の許容範囲しかない。さらに、五極管動作トラン
ジスタのしきい値電圧の絶対値を大きく設定することに
より外部負荷の変動許容範囲を広くでき、トランジスタ
ＱＮ２．ＱＰ２のしきい値電圧の絶対値ｅ １．５ Ｖ
程度に設定すれば、出力負荷の変動許容範囲を数１０倍
以上にできる。
作させ、電源ｖＤＤ＝５■に対して中間レベル電圧の範
囲を２〜３ｖの間とすると、出力負荷が５倍程度変化し
てもプリセット時の中間電位出力はこの範囲におさまる
。一方三極管動作では同じ電圧範囲に対して出力負荷は
２倍弱の許容範囲しかない。さらに、五極管動作トラン
ジスタのしきい値電圧の絶対値を大きく設定することに
より外部負荷の変動許容範囲を広くでき、トランジスタ
ＱＮ２．ＱＰ２のしきい値電圧の絶対値ｅ １．５ Ｖ
程度に設定すれば、出力負荷の変動許容範囲を数１０倍
以上にできる。
以下、上記第２図の回路の動作を説明する。
メモリセルへのデータ書き込み時には制御信号φｌ 、
φ２を共に″Ｈ＃レベルとし、トランジスタＱＰ１１
ＱＮ、Ｉ ＱＰ２およびＱＮ２をオフ状態とする。従っ
て、出力信号り。ｕｔ＋は高イン♂−ダンス状態となる
。また、読み出し時においては制御信号φｌをＨ”レベ
ルとすることによシ内部回路が読み出し準備期間中には
、インバータＮ０Ｔ１ 、 ＮＯＴ！から成るラッチ回
路に記憶されている前のサイクルのビット線情報には関
係なく出力トランジスタｑ、ｌ Ｑｌをオフ状態とする
ことができ、さらにこの期間中制御信号φ２を”Ｌ”レ
ベルとすれば、ラッチ回路に記憶された前のサイ１クル
のビット線情報によシ、出力信号Ｄｏｕｔ’を前の出力
レベルとは逆の電位の方へ、ＮＯＲグ” −） Ｎ０Ｒ
２，ＮＡＮＤダートＮＡＮＤ 、によってトランジスタ
ＱＮ＋ ＋ Ｑｐｌに導通制御して出力レベルを設定で
きる。例えば、前のサイクルのビット線電圧情報（デー
タ信号）Ｄが°ｔＨｎレベルの時−、トランジスタＱＰ
１がオン状態、ＱＮｌがオフ状態であシ、出力信号Ｖ。
φ２を共に″Ｈ＃レベルとし、トランジスタＱＰ１１
ＱＮ、Ｉ ＱＰ２およびＱＮ２をオフ状態とする。従っ
て、出力信号り。ｕｔ＋は高イン♂−ダンス状態となる
。また、読み出し時においては制御信号φｌをＨ”レベ
ルとすることによシ内部回路が読み出し準備期間中には
、インバータＮ０Ｔ１ 、 ＮＯＴ！から成るラッチ回
路に記憶されている前のサイクルのビット線情報には関
係なく出力トランジスタｑ、ｌ Ｑｌをオフ状態とする
ことができ、さらにこの期間中制御信号φ２を”Ｌ”レ
ベルとすれば、ラッチ回路に記憶された前のサイ１クル
のビット線情報によシ、出力信号Ｄｏｕｔ’を前の出力
レベルとは逆の電位の方へ、ＮＯＲグ” −） Ｎ０Ｒ
２，ＮＡＮＤダートＮＡＮＤ 、によってトランジスタ
ＱＮ＋ ＋ Ｑｐｌに導通制御して出力レベルを設定で
きる。例えば、前のサイクルのビット線電圧情報（デー
タ信号）Ｄが°ｔＨｎレベルの時−、トランジスタＱＰ
１がオン状態、ＱＮｌがオフ状態であシ、出力信号Ｖ。
ｕｔ”はＨ”レベルである。次のサイクルの読み出し準
備期間には制御信号φ１が” ）ｌ ”レベルとなυ、
トランジスタＱｐｌ ｒ ＱＮＩが共にオフ状態となる
とともに、制御信号φ２が°゛ＬＨＬＨレベルのでオフ
状態であったトランジスタＱｐ２ ！ ＱＮ２のうち、
ＱＰ２がオン状態となＦ）ＱＮ２はオフ状態を維持する
。従って、出力信号■。ｕｔ’の°゛Ｈ″Ｈ″レベルは
トランジスタＱＰ２を介して除々に放電され、読み出し
準備期間が終る頃には、出力信号Ｖ。ｕｔ’は電位ｖＤ
Ｄレベルとｖ８８レベルの中間の電位となる。そして、
次のメモリセルから情報が読み出され、データ信号りが
変化する時分にはφ２が”′Ｈ”レベルになジオン状態
であったＱＰ２はＱＮ２と同様にオフ状態となる。次に
φ１が°′Ｌ”レベルとなシ、出力信号Ｖ。ｕｔ’は電
位■ＤＤレベルと■８８レベルの中間レベルからデータ
信号りに応じてＨ＃（ｖＤＤ）レベルあるいは′Ｌ”（
ｖ８８）レベルへ変化する。
備期間には制御信号φ１が” ）ｌ ”レベルとなυ、
トランジスタＱｐｌ ｒ ＱＮＩが共にオフ状態となる
とともに、制御信号φ２が°゛ＬＨＬＨレベルのでオフ
状態であったトランジスタＱｐ２ ！ ＱＮ２のうち、
ＱＰ２がオン状態となＦ）ＱＮ２はオフ状態を維持する
。従って、出力信号■。ｕｔ’の°゛Ｈ″Ｈ″レベルは
トランジスタＱＰ２を介して除々に放電され、読み出し
準備期間が終る頃には、出力信号Ｖ。ｕｔ’は電位ｖＤ
Ｄレベルとｖ８８レベルの中間の電位となる。そして、
次のメモリセルから情報が読み出され、データ信号りが
変化する時分にはφ２が”′Ｈ”レベルになジオン状態
であったＱＰ２はＱＮ２と同様にオフ状態となる。次に
φ１が°′Ｌ”レベルとなシ、出力信号Ｖ。ｕｔ’は電
位■ＤＤレベルと■８８レベルの中間レベルからデータ
信号りに応じてＨ＃（ｖＤＤ）レベルあるいは′Ｌ”（
ｖ８８）レベルへ変化する。
上述したように、出力信号■。ｕｔ’は電位ＶＤＤレベ
ルと■ａｓレベルの中間レベルからｖＤＤあるいは■８
６レベルへ変化するため、高速化が可能であシ、かつ出
力信号■。ｕｔ″が電源電位ＶＤＤ ｒ■ｓｓレベル間
をいつきにフルスイングすることはないため、外部負荷
′！ｉ：駆動するための大きな充放電電流によって発生
するメモリｒ／ぐイス内の内部雑音も少なく、誤動作を
防止できる。
ルと■ａｓレベルの中間レベルからｖＤＤあるいは■８
６レベルへ変化するため、高速化が可能であシ、かつ出
力信号■。ｕｔ″が電源電位ＶＤＤ ｒ■ｓｓレベル間
をいつきにフルスイングすることはないため、外部負荷
′！ｉ：駆動するための大きな充放電電流によって発生
するメモリｒ／ぐイス内の内部雑音も少なく、誤動作を
防止できる。
次に、制御信号φ１ 、φ２とデバイス内部における一
連の動作との関係について説明する。
連の動作との関係について説明する。
第３図は、複数個のスタテイツ形メモリセル１２１
＋１２２ ＋・・・１２ｎを接続したビット線ＢＬｊ
、−５Ｌ３を示しておシ、図において、トランジスタＱ
Ｐ３〜Ｑ、５はビット線ＢＬｊ、ＢＪのプリチャージ用
トランジスタで、プリチャージ信号φ、によって導通制
御される。ｗＬ１９ｗＬ８２１６ｗＬｎはワード線で、
メモリセルアレーの行方向のセルを選択する。トランジ
スタＱ 、Ｑ およびｐ６ ｐ７ ＱＮ３〜ＱＮ５シまセンス回路１３を構成しておシ、ト
ランジスタＱＮ５に供線されたラッチ信号φ、によって
制御され、選択されたメモリセルの記憶情報によってビ
ット線ＢＬＩあるいは閑のうち一方のレベルが他方よシ
少し低下するとこれを増幅してラッチする。トランジス
タＱＮ６およびＱＮ８ ＋ ＱＰ８はビット線（メモリ
セルの列方向うを選択するためのトラン・ゾスタで、そ
れぞれカラム選択信号ＣＬｊおよびＣＬｊ、 ＣＩｇに
よって導通制御される。トランジスタＱＮ２．ＱＮ１ｏ
ハ選択されたメモリセルへのデータ書き込み用のトラン
ジスタで、データ人力信号ＤＩＮ Ｉ Ｄｖ′Ｎによっ
て導通制御される。そして、ビット線ＢＬｊの電位がデ
ータ信号りとして前記第２図のラッチ回路に供給される
。
＋１２２ ＋・・・１２ｎを接続したビット線ＢＬｊ
、−５Ｌ３を示しておシ、図において、トランジスタＱ
Ｐ３〜Ｑ、５はビット線ＢＬｊ、ＢＪのプリチャージ用
トランジスタで、プリチャージ信号φ、によって導通制
御される。ｗＬ１９ｗＬ８２１６ｗＬｎはワード線で、
メモリセルアレーの行方向のセルを選択する。トランジ
スタＱ 、Ｑ およびｐ６ ｐ７ ＱＮ３〜ＱＮ５シまセンス回路１３を構成しておシ、ト
ランジスタＱＮ５に供線されたラッチ信号φ、によって
制御され、選択されたメモリセルの記憶情報によってビ
ット線ＢＬＩあるいは閑のうち一方のレベルが他方よシ
少し低下するとこれを増幅してラッチする。トランジス
タＱＮ６およびＱＮ８ ＋ ＱＰ８はビット線（メモリ
セルの列方向うを選択するためのトラン・ゾスタで、そ
れぞれカラム選択信号ＣＬｊおよびＣＬｊ、 ＣＩｇに
よって導通制御される。トランジスタＱＮ２．ＱＮ１ｏ
ハ選択されたメモリセルへのデータ書き込み用のトラン
ジスタで、データ人力信号ＤＩＮ Ｉ Ｄｖ′Ｎによっ
て導通制御される。そして、ビット線ＢＬｊの電位がデ
ータ信号りとして前記第２図のラッチ回路に供給される
。
以下、第４図のタイミングチャートを参照して動作を説
明する。まず、チップイネーブル信号あるいはアドレス
入力信号の変化によって発生した制御信号によシ各ビッ
ト線のプリチャージ信号φ、が時刻ｔｏで立ち下がると
、トランジスタＱ□〜ＱＰ５がオン状態となシミ源電圧
ｖＴ、Ｄの方へ一対のビット線はプリチャージされ始め
る。そして、ビット線ＢＬ」、 ＢＬ４のうち”８１ル
ベルにあったビット線が各メモリセル間の干渉がない程
度に１で昇圧される時刻１．において選択されたワード
線ＷＩ４の電位が昇圧される。
明する。まず、チップイネーブル信号あるいはアドレス
入力信号の変化によって発生した制御信号によシ各ビッ
ト線のプリチャージ信号φ、が時刻ｔｏで立ち下がると
、トランジスタＱ□〜ＱＰ５がオン状態となシミ源電圧
ｖＴ、Ｄの方へ一対のビット線はプリチャージされ始め
る。そして、ビット線ＢＬ」、 ＢＬ４のうち”８１ル
ベルにあったビット線が各メモリセル間の干渉がない程
度に１で昇圧される時刻１．において選択されたワード
線ＷＩ４の電位が昇圧される。
その後時刻ｔ２でプリチャージ信号φ２が立ち上がって
プリチャージを終了する。次に、ワード線ＷＬ１によっ
て選択されたメモリセル１２１ に記憶されている情報
によυ、ビット線ＢＬＪと両との間に小さな電位差を発
生する。そして、グリチャージ開始とほぼ同時刻ｔ ３
に低レベルに低下したラッチ信号φ、が時刻ｔ３に立ち
上がシ、ビット線ＢＬｊと蝙の電位差を拡大して一方を
■８８し村ルに、他方をｖＤＤレベルにしてラッチする
。その後、時刻ｔ４にカラム選択信号ＣＬｊ’を吟刻オ
〒ヰｚ ＩＩＨ１１レベル、ＣＪ ’ｆｃ ”Ｌ”レベ
ルとすることによυビット線ＢＬｊの電圧が時刻１、に
データ信号りとして出力される。これが前記第１図の回
路では出力信号り。ｕｔとして出力される。（ただし、
第４図においては説明の便宜上出力信号り。ｕｔが゛Ｌ
″レベルかう”Ｈ”レベル、あるいは”ｔ Ｈｗレベル
から”Ｌ″レベル変化する場合についてのみ示している
）これに対し、第２図に示したこの発明による半導体記
憶装置においては、ビット線のプリチャージ開始時刻ｔ
。
プリチャージを終了する。次に、ワード線ＷＬ１によっ
て選択されたメモリセル１２１ に記憶されている情報
によυ、ビット線ＢＬＪと両との間に小さな電位差を発
生する。そして、グリチャージ開始とほぼ同時刻ｔ ３
に低レベルに低下したラッチ信号φ、が時刻ｔ３に立ち
上がシ、ビット線ＢＬｊと蝙の電位差を拡大して一方を
■８８し村ルに、他方をｖＤＤレベルにしてラッチする
。その後、時刻ｔ４にカラム選択信号ＣＬｊ’を吟刻オ
〒ヰｚ ＩＩＨ１１レベル、ＣＪ ’ｆｃ ”Ｌ”レベ
ルとすることによυビット線ＢＬｊの電圧が時刻１、に
データ信号りとして出力される。これが前記第１図の回
路では出力信号り。ｕｔとして出力される。（ただし、
第４図においては説明の便宜上出力信号り。ｕｔが゛Ｌ
″レベルかう”Ｈ”レベル、あるいは”ｔ Ｈｗレベル
から”Ｌ″レベル変化する場合についてのみ示している
）これに対し、第２図に示したこの発明による半導体記
憶装置においては、ビット線のプリチャージ開始時刻ｔ
。
からメモリセルの記憶情報信号りが出力される時刻ｔｓ
までの内部動作時間に、前記第２図の回路におけるトラ
ンジスタＱｐ１ ＊ ＱＮｌの共通接続点の電位ヲ■Ｄ
Ｄレベルとｖｇ１ｇレベルの間の所定の電位に設定する
。この制御信号φ１ 、φ２としては、「φ１＝φ、か
つφ２＝φ、」。
までの内部動作時間に、前記第２図の回路におけるトラ
ンジスタＱｐ１ ＊ ＱＮｌの共通接続点の電位ヲ■Ｄ
Ｄレベルとｖｇ１ｇレベルの間の所定の電位に設定する
。この制御信号φ１ 、φ２としては、「φ１＝φ、か
つφ２＝φ、」。
「φ１＝れかつφ、＝φ、」あるいは「φｌ−φツかつ
φ２＝φ、」とすれば良い。ここで図示した信号φＬの
立ち上が９はプリチャージ信号φ。
φ２＝φ、」とすれば良い。ここで図示した信号φＬの
立ち上が９はプリチャージ信号φ。
あるいはラッチ信号φ、の立ち下がシと同一タイミング
とし、その立ち上がシはラッチ信号φ１の立ち上がシの
遅延信号によってつくる。従って、第２図の回路におけ
る出力信号Ｖ。ｕｔ″はビット線のプリチャージが開始
されてほどなくｖＤＤレベルとｖ８８レベルの中間レベ
ルに向かって変化し始め、そしてメモリセルからの読み
出しプ′−タがｒ−夕信号りとして第２図の出力回路に
入力されてようやくそのデータ信号りに対応して■ｏｕ
ｔ’はただちに■ＤＤレベルあるいは■８ｓレベルに変
化する。
とし、その立ち上がシはラッチ信号φ１の立ち上がシの
遅延信号によってつくる。従って、第２図の回路におけ
る出力信号Ｖ。ｕｔ″はビット線のプリチャージが開始
されてほどなくｖＤＤレベルとｖ８８レベルの中間レベ
ルに向かって変化し始め、そしてメモリセルからの読み
出しプ′−タがｒ−夕信号りとして第２図の出力回路に
入力されてようやくそのデータ信号りに対応して■ｏｕ
ｔ’はただちに■ＤＤレベルあるいは■８ｓレベルに変
化する。
次に、データの書き込みモードにおいては、トランジス
タＱｐ１＊ ＱＮｌ ＋ Ｑｐ２ ｒ ＱＮ２ （ｄ全
てオフ状態となる。すなわち、制御信号はいづれも書き
込み時には信号ＷＥ＝ ＶＤＤ％ ＷＥ＝Ｖ８８とし制
御信号φｌ 、φ２を′Ｈ”（ＶＤＤ）レベルとして各
トランジスタＱｐ１＋ ＱＮｌ ＋ Ｑｐ□＋ ＱＮ２
をオフ状態とする。従って、第２図に示した出力回路の
出力信号Ｖ。ｕｔ’は高インピーダンス状態となる。ま
た、データの読み出し時には第３図に示したデータ入力
信号ＤＩＮ ”” ’−ＩＮ ”” ｖＳＳレベルとな
シ、トランジスタＱＮ９ ”Ｎ１０はオフ状態であるの
でデータは選択メモリセルに書き込まれることはない。
タＱｐ１＊ ＱＮｌ ＋ Ｑｐ２ ｒ ＱＮ２ （ｄ全
てオフ状態となる。すなわち、制御信号はいづれも書き
込み時には信号ＷＥ＝ ＶＤＤ％ ＷＥ＝Ｖ８８とし制
御信号φｌ 、φ２を′Ｈ”（ＶＤＤ）レベルとして各
トランジスタＱｐ１＋ ＱＮｌ ＋ Ｑｐ□＋ ＱＮ２
をオフ状態とする。従って、第２図に示した出力回路の
出力信号Ｖ。ｕｔ’は高インピーダンス状態となる。ま
た、データの読み出し時には第３図に示したデータ入力
信号ＤＩＮ ”” ’−ＩＮ ”” ｖＳＳレベルとな
シ、トランジスタＱＮ９ ”Ｎ１０はオフ状態であるの
でデータは選択メモリセルに書き込まれることはない。
書き込み時にはデータ入力信号ＤＩＮ ｔ ＤＩＮのど
ちらか一方が■ＤＤレベルとなり、ビット線ＢＩｇ 、
ＢＬｊの一方にＶＩＩｓレベルがそして他方にｖＤＤ
レベルが書き込まれ、選択されたワード線ＷＬＩに接続
されたメモリセルにこのデータが書き込オれる□。制御
信号φ１ 、φ？の元信号φ。とじては、「φ！＝可か
つφ鵞＝φ、」とした場合は「φ。＝６」、「φｌ＝Ｇ
かつφ２−φ、」とした場合は［φ。＝＝ＪＩ、Ｊ、Ｉ
Ｍ、＝φビかつφｓ ＝ ｄｓ、’ Ｊとした場合は「
φ、＝φ１．′」とする。
ちらか一方が■ＤＤレベルとなり、ビット線ＢＩｇ 、
ＢＬｊの一方にＶＩＩｓレベルがそして他方にｖＤＤ
レベルが書き込まれ、選択されたワード線ＷＬＩに接続
されたメモリセルにこのデータが書き込オれる□。制御
信号φ１ 、φ？の元信号φ。とじては、「φ！＝可か
つφ鵞＝φ、」とした場合は「φ。＝６」、「φｌ＝Ｇ
かつφ２−φ、」とした場合は［φ。＝＝ＪＩ、Ｊ、Ｉ
Ｍ、＝φビかつφｓ ＝ ｄｓ、’ Ｊとした場合は「
φ、＝φ１．′」とする。
上述したこの発明による半導体記憶装置と従来の半導体
記憶装置とでそれぞれ同期形の１６にビットのスタティ
ックＲＡＭを構成し、アクセスタイムを測定したところ
、従来の回路では１００ｎｓ程度の読み出し時間がかか
り、そのうち外部負荷容量を駆動するために約２５ｎｓ
’ｚ要している。これに対しこの発明Ｖこよる回路では
、アクセスタイムが８０〜９０ｎｓで、「φ１ｇ６かつ
φ２＝φ、」とした時には外部負荷を駆動するために約
１５ｎａ、「φ１＝虱かつφ２＝φ、」。
記憶装置とでそれぞれ同期形の１６にビットのスタティ
ックＲＡＭを構成し、アクセスタイムを測定したところ
、従来の回路では１００ｎｓ程度の読み出し時間がかか
り、そのうち外部負荷容量を駆動するために約２５ｎｓ
’ｚ要している。これに対しこの発明Ｖこよる回路では
、アクセスタイムが８０〜９０ｎｓで、「φ１ｇ６かつ
φ２＝φ、」とした時には外部負荷を駆動するために約
１５ｎａ、「φ１＝虱かつφ２＝φ、」。
「φ１＝φ１′かつφ２＝φ、′」とし、７こ時には約
５ｎａにできた。また、「φ１＝可かつ）φ２−９．」
とした場合でも第２図の回路におけるトランジスタＱＮ
２ ｒ Ｑｐ□のチャネル幅を大きく設定することによ
シアクセスタイムを約５ｎｓにできた。さらに、デバイ
ス自体から発生する電源ノイズも小さくなシ、従来装置
とこの発明による装置とを同一のボードに装着してビッ
トエラーを測定したところビットエラー率を従来の１／
１ｏ程度に低減できることを確認した。
５ｎａにできた。また、「φ１＝可かつ）φ２−９．」
とした場合でも第２図の回路におけるトランジスタＱＮ
２ ｒ Ｑｐ□のチャネル幅を大きく設定することによ
シアクセスタイムを約５ｎｓにできた。さらに、デバイ
ス自体から発生する電源ノイズも小さくなシ、従来装置
とこの発明による装置とを同一のボードに装着してビッ
トエラーを測定したところビットエラー率を従来の１／
１ｏ程度に低減できることを確認した。
第６図は、この発明の他の実施例を示すもので、上記第
２図の出力回路をともに同一導電形のエンハンスメント
形のＭＯＳ ）ランジスタとディプレッション形のＭＯ
Ｓ ）ランジスタに上って構成した、いわゆるＥ／Ｄ回
路方式の出力回路である・すなわち、電源Ｖ。Ｄと接＄
１！： 、ａＶ８８との間にしきい値電圧がｏｖ付近の
言わゆるイントリンシック形の第１のＭＯＳ ）ランジ
スタＱ、１（！：工／ハンスメント形の第２のＭＯＳ
）ランジスタＱＥ１を直列接続し、上記トランジスタＱ
１１とＱＰ、１との共通接続点と電源■ＤＤとの間にエ
ンハンスメント形の第３のＭＯＳ ）ランジスタＱＦ、
□を接続するとともに、トランジスタＱ１１ ＋ ％１
の共通接続点と接地点ｖｓｓ間にエンハンスメント形の
第４のトランジスタＱＥ３’を接続する。そして、上記
トランジスタＱ 、Ｑ を制御回路１４Ｉｉ
Ｅｌ で導通制御するとともに、上記トランジスタＱ８□、Ｑ
つＳを制御信号φ２′で導通制御する。上記制御回路１
４には、メモリセルからＵｃみ出したデータ信号ＤＥＩ
Ｄ、および制御信号φｌ′が供給されておシ、データ
信号ＤＰ、、 Ｄ、はイン、イトータＮＯＴ、 、 Ｎ
０ＴＩＯから成るラッチ回路に供給され、インバータＮ
ＯＴ、の出力とデータ信号Ｄ６とがＮＯＲが供給されて
おシ、その出力はインバータＮ０ＴＩＩＮＯＴ１２ ｋ
介してトランジスタＱ１１のダートに供給される。イン
バータＮＯＴ ｌ、の出力端と電源ｖＤＤとの間にトラ
ンジスタＱＥ４が接続されＮＯＲグー） Ｎ０Ｒ４の出
力で導通制御されるとともに、このインバータＮ０Ｔ１
２の出力端と接地点■ｓｓとの間にトランジスタＱ、５
を接続し、インバータＮ０ＴＩＩの出力で導通制御する
。また、トランジスタＱＩ、とＱつ、の共通接続点とト
ランジスタＱＩ、のゲートとの間にブートストラップ用
のコンデンサＣＢ′！ｉｌ−接続するとともに、このト
ランジスタＪ１ ＊ Ｑつ、の共通接続点と接地点■ｓ
ｓとの間にトランジスタＱつ、を接続し、インバータＮ
０ＴＩＨの出力で導通制御する。さらに、インバータＮ
ＯＴ、の出力をＮＡＮＤダートＮＡＮＤ ４の一方の入
力端に供給するとともに、他方の入力端に制御信号φ１
′ヲインバータＮ０Ｔ１３−ｉ介して供給する。
２図の出力回路をともに同一導電形のエンハンスメント
形のＭＯＳ ）ランジスタとディプレッション形のＭＯ
Ｓ ）ランジスタに上って構成した、いわゆるＥ／Ｄ回
路方式の出力回路である・すなわち、電源Ｖ。Ｄと接＄
１！： 、ａＶ８８との間にしきい値電圧がｏｖ付近の
言わゆるイントリンシック形の第１のＭＯＳ ）ランジ
スタＱ、１（！：工／ハンスメント形の第２のＭＯＳ
）ランジスタＱＥ１を直列接続し、上記トランジスタＱ
１１とＱＰ、１との共通接続点と電源■ＤＤとの間にエ
ンハンスメント形の第３のＭＯＳ ）ランジスタＱＦ、
□を接続するとともに、トランジスタＱ１１ ＋ ％１
の共通接続点と接地点ｖｓｓ間にエンハンスメント形の
第４のトランジスタＱＥ３’を接続する。そして、上記
トランジスタＱ 、Ｑ を制御回路１４Ｉｉ
Ｅｌ で導通制御するとともに、上記トランジスタＱ８□、Ｑ
つＳを制御信号φ２′で導通制御する。上記制御回路１
４には、メモリセルからＵｃみ出したデータ信号ＤＥＩ
Ｄ、および制御信号φｌ′が供給されておシ、データ
信号ＤＰ、、 Ｄ、はイン、イトータＮＯＴ、 、 Ｎ
０ＴＩＯから成るラッチ回路に供給され、インバータＮ
ＯＴ、の出力とデータ信号Ｄ６とがＮＯＲが供給されて
おシ、その出力はインバータＮ０ＴＩＩＮＯＴ１２ ｋ
介してトランジスタＱ１１のダートに供給される。イン
バータＮＯＴ ｌ、の出力端と電源ｖＤＤとの間にトラ
ンジスタＱＥ４が接続されＮＯＲグー） Ｎ０Ｒ４の出
力で導通制御されるとともに、このインバータＮ０Ｔ１
２の出力端と接地点■ｓｓとの間にトランジスタＱ、５
を接続し、インバータＮ０ＴＩＩの出力で導通制御する
。また、トランジスタＱＩ、とＱつ、の共通接続点とト
ランジスタＱＩ、のゲートとの間にブートストラップ用
のコンデンサＣＢ′！ｉｌ−接続するとともに、このト
ランジスタＪ１ ＊ Ｑつ、の共通接続点と接地点■ｓ
ｓとの間にトランジスタＱつ、を接続し、インバータＮ
０ＴＩＨの出力で導通制御する。さらに、インバータＮ
ＯＴ、の出力をＮＡＮＤダートＮＡＮＤ ４の一方の入
力端に供給するとともに、他方の入力端に制御信号φ１
′ヲインバータＮ０Ｔ１３−ｉ介して供給する。
そして、このＮＡＮＤゲートＮＡＮＤ４の出力をインノ
々−夕Ｎ０Ｔ１４を介してトランジスタＱｌｉ、１のダ
ートに供給して導通制御するようにして成るＯ上記のよ
うな構成において、第７図および第８図を参照して動作
を概略的に説明する。制御信号φ１′、φ２゛とじて例
えばラッチ信号φＬＱヲ入力すると、プリチャージ期間
の開始とともにラッチ信号φＬｌが°′Ｌ”レベルとな
シ、ラッチが解除された時点にその反転信号φ晶が”Ｈ
”レベルとなシ、トランジスタＱ１１とＱつ、はオフ状
態となり、レシオ回路を構成するトランジスタＱ、！！
２Ｑ がオン状態となって出力信号り。ｕｔＩＩはｖＤ
Ｄ３ レベルあるいは■８８レベルにあっても電位■ＤＤレベ
ルトｖＩ］ｇレベルの中間レベルへと変化しトランジス
タＱ。２とＱＥＳのコンダクタンスのレシオで決まる電
位に落ち着く。そして、ラッチ信号φＬ０が”Ｈ”レベ
ルとなった後ビット線電位がデータ信号Ｄｇ ＋ Ｄ′
；、として制御回路１４へ転送された時点でφｉが″Ｌ
＃レベルとなりトランジスタＱ、！！２ ＊ Ｑつ、を
オフ状態とする。そして、データ信号Ｄ０が１ＩＨｊｌ
レベルあるいはＩＩＬ”レベルとなると、トランジスタ
Ｑ１あるいはＱつ、がオン状態となシ、出力信号Ｖ。ｕ
ｔＩＩはｖＤＤあるいはｖ８８レベルとなる。次に、書
き込みモードにおいては出力ノードに接続された全ての
トランジスタＱおよびＱ。１〜Ｑｒ、３をオフ状態とす
る。すなわ菫 チ、φ１’（ｄ”Ｈ”レベル、φＢ’ ハ”Ｌ”レベル
トナル。
々−夕Ｎ０Ｔ１４を介してトランジスタＱｌｉ、１のダ
ートに供給して導通制御するようにして成るＯ上記のよ
うな構成において、第７図および第８図を参照して動作
を概略的に説明する。制御信号φ１′、φ２゛とじて例
えばラッチ信号φＬＱヲ入力すると、プリチャージ期間
の開始とともにラッチ信号φＬｌが°′Ｌ”レベルとな
シ、ラッチが解除された時点にその反転信号φ晶が”Ｈ
”レベルとなシ、トランジスタＱ１１とＱつ、はオフ状
態となり、レシオ回路を構成するトランジスタＱ、！！
２Ｑ がオン状態となって出力信号り。ｕｔＩＩはｖＤ
Ｄ３ レベルあるいは■８８レベルにあっても電位■ＤＤレベ
ルトｖＩ］ｇレベルの中間レベルへと変化しトランジス
タＱ。２とＱＥＳのコンダクタンスのレシオで決まる電
位に落ち着く。そして、ラッチ信号φＬ０が”Ｈ”レベ
ルとなった後ビット線電位がデータ信号Ｄｇ ＋ Ｄ′
；、として制御回路１４へ転送された時点でφｉが″Ｌ
＃レベルとなりトランジスタＱ、！！２ ＊ Ｑつ、を
オフ状態とする。そして、データ信号Ｄ０が１ＩＨｊｌ
レベルあるいはＩＩＬ”レベルとなると、トランジスタ
Ｑ１あるいはＱつ、がオン状態となシ、出力信号Ｖ。ｕ
ｔＩＩはｖＤＤあるいはｖ８８レベルとなる。次に、書
き込みモードにおいては出力ノードに接続された全ての
トランジスタＱおよびＱ。１〜Ｑｒ、３をオフ状態とす
る。すなわ菫 チ、φ１’（ｄ”Ｈ”レベル、φＢ’ ハ”Ｌ”レベル
トナル。
第９図はその制御回路を示すもので、書き込み時にはＷ
Ｅを“Ｈ″レベル軒ＩＩＬ”レベルとしすれば制御信号
φｌ゛は″Ｈ″レベルφ２′は°゛Ｌ”レベルとな多出
力ノードに接続された全てのトランジスタをオフ状態と
するので出力信号Ｖ。ｕｔＩＴは高インピーダンス状態
となる。また、読み出し時には、データ入力信号ＤＩＮ
＝”ＩＮ ”’ ””レベルとしトランジスタＱ。１
２ 、Ｑｉｌｓは共にオフ状態となり、ビット線ＢＬｊ
、 ＢＬ３には伺も書き込まれない。書き込み時にはデ
ータ入力信号ＤＩ Ｎ ｌ ＝ＩＮのうちいずれか一方
がｖＤＤレベルとなシ、ビット線前あるいはＢＬｊのい
ずれか一方が”ｓｓレベル、他方が■ＤＤ電位付近の電
圧レベルとなシ、選択されたメモリセルにデータが書き
込まれる◎制御信号φ１′、φ２°の元信号φ。として
は上記のφｉ以外に、ビット線プリチャージ信号φＰＥ
％ラッチ信号の反転信号扇を使用することもできる。こ
のよりなＥ／Ｄ回路構成のメモリにおいても上記実施例
と同様な効果が得られる。
Ｅを“Ｈ″レベル軒ＩＩＬ”レベルとしすれば制御信号
φｌ゛は″Ｈ″レベルφ２′は°゛Ｌ”レベルとな多出
力ノードに接続された全てのトランジスタをオフ状態と
するので出力信号Ｖ。ｕｔＩＴは高インピーダンス状態
となる。また、読み出し時には、データ入力信号ＤＩＮ
＝”ＩＮ ”’ ””レベルとしトランジスタＱ。１
２ 、Ｑｉｌｓは共にオフ状態となり、ビット線ＢＬｊ
、 ＢＬ３には伺も書き込まれない。書き込み時にはデ
ータ入力信号ＤＩ Ｎ ｌ ＝ＩＮのうちいずれか一方
がｖＤＤレベルとなシ、ビット線前あるいはＢＬｊのい
ずれか一方が”ｓｓレベル、他方が■ＤＤ電位付近の電
圧レベルとなシ、選択されたメモリセルにデータが書き
込まれる◎制御信号φ１′、φ２°の元信号φ。として
は上記のφｉ以外に、ビット線プリチャージ信号φＰＥ
％ラッチ信号の反転信号扇を使用することもできる。こ
のよりなＥ／Ｄ回路構成のメモリにおいても上記実施例
と同様な効果が得られる。
以上説明したようにこの発明によれば、高速化が可能で
かつ誤動作を低減できる信頼性の高い半導体記憶装置が
得られる。
かつ誤動作を低減できる信頼性の高い半導体記憶装置が
得られる。
第１図は従来の半導体記憶装置における出力回路を示す
図、第２図はこの発明の一実施例に係る半導体記憶装置
における出力回路を示す図、第３図および第４図はそれ
ぞれ上記第２図の回路の動作と半導体記憶装置の動作と
の関係全説明するための回路図およびタイミングチャー
ト、第５図は上記第２図の回路に制御信号を供給するた
めの回路例を示す図、第６図はこの発明の他の実施例を
示す回路図、第７図および第８図はそれぞれ上記第６図
の回路の動作と半導体記憶装置の動作との関係をＨマ明
するための回路図およびタイミングチャート、第９図は
上記第６図の回路に制御信号を供給するための回路例を
示す図である。 ｖＤＤ・・電諒（第１の電位供給源）、■８８・・・接
地点（第２の電位供給源）、Ｑ 、Ｑ 、Ｑ 。 Ｐｉ Ｐ２ Ｎ１ＱＮ２ ＋ Ｑ
ｌ、＋ Ｑｙ、１〜ＱＦ、５１％！２ ＋ Ｑつ、３・
・・ＭＯＳトランノスタ、ＣＢ・・・プートストラップ
コンデンサ、１２１〜１２ｎ −・・メモリセル１．Ｂ
Ｌｊ、ＢＪ−＝ビ。 ト 縁。 出願人代理人 弁理士 鈴 江 武 彦”：５３図 ＝ ０
図、第２図はこの発明の一実施例に係る半導体記憶装置
における出力回路を示す図、第３図および第４図はそれ
ぞれ上記第２図の回路の動作と半導体記憶装置の動作と
の関係全説明するための回路図およびタイミングチャー
ト、第５図は上記第２図の回路に制御信号を供給するた
めの回路例を示す図、第６図はこの発明の他の実施例を
示す回路図、第７図および第８図はそれぞれ上記第６図
の回路の動作と半導体記憶装置の動作との関係をＨマ明
するための回路図およびタイミングチャート、第９図は
上記第６図の回路に制御信号を供給するための回路例を
示す図である。 ｖＤＤ・・電諒（第１の電位供給源）、■８８・・・接
地点（第２の電位供給源）、Ｑ 、Ｑ 、Ｑ 。 Ｐｉ Ｐ２ Ｎ１ＱＮ２ ＋ Ｑ
ｌ、＋ Ｑｙ、１〜ＱＦ、５１％！２ ＋ Ｑつ、３・
・・ＭＯＳトランノスタ、ＣＢ・・・プートストラップ
コンデンサ、１２１〜１２ｎ −・・メモリセル１．Ｂ
Ｌｊ、ＢＪ−＝ビ。 ト 縁。 出願人代理人 弁理士 鈴 江 武 彦”：５３図 ＝ ０
Claims (3)
- （１）第１の電位供給源と第２の電位供給源との間に直
列接続される第１．第２のトランジスタと、上記第１．
第２のトランジスタの共通接続点と第１の電位供給源と
の間に接続される第３のトランジスタおよび上記第１．
第２のトランジスタの共通接続点と第２の電位供給源と
の間に接続される第４のトランジスタから成るプリセッ
ト回路と、上記第１．第２のトランジスタをメモリセル
から読み出したデータ信号および制御信号に応じて導通
制御する制御回路と、メモリセルのデータ読み出しサイ
クル中におけるビット線のプリチャージ期間を含む読み
出し準備期間に上記第３．第４のトランジスタを導通制
御して第１．第２のトランジスタの共通接続点の電位を
第１の電位供給源と第２の電位供給源との間の電位に設
定する手段とから成る出力回路を備えることを特徴とす
る半導体記憶装置。 - （２）上記第１．第３のトランジスタは一方導電形のＭ
ＯＳ ）ランジスタから成シ、上記第２゜第４のトラン
ジスタは他方導電形のＭＯＳ ）ランジスタから成るこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - （３） 上記第１のトランジスタはイントリンシック
形のＭＯＳ ）ランジスタから成シ、上記第２゜第３お
よび第４のトランジスタはエンハンスメント形のＭＯＳ
）ランジスタから成ることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153412A JPS5942690A (ja) | 1982-09-03 | 1982-09-03 | 半導体記憶装置 |
| US06/528,790 US4604731A (en) | 1982-09-03 | 1983-09-02 | Output circuit for a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153412A JPS5942690A (ja) | 1982-09-03 | 1982-09-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5942690A true JPS5942690A (ja) | 1984-03-09 |
Family
ID=15561922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153412A Pending JPS5942690A (ja) | 1982-09-03 | 1982-09-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4604731A (ja) |
| JP (1) | JPS5942690A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251092A (ja) * | 1985-08-29 | 1987-03-05 | Sony Corp | デ−タ線駆動回路 |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| JPH0752583B2 (ja) * | 1987-11-30 | 1995-06-05 | 株式会社東芝 | 半導体メモリ |
| NL8800872A (nl) * | 1988-04-06 | 1989-11-01 | Philips Nv | Geintegreerde schakeling. |
| JPH07120225B2 (ja) * | 1988-04-15 | 1995-12-20 | 富士通株式会社 | 半導体回路装置 |
| EP0384673B1 (en) * | 1989-02-18 | 1995-05-24 | Sony Corporation | Memory devices |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5216294A (en) * | 1989-05-31 | 1993-06-01 | Samsung Electronics Co., Ltd. | Data output buffer using a junction field effect transistor |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
| JPH03219495A (ja) * | 1990-01-24 | 1991-09-26 | Sony Corp | 出力回路 |
| JP2900559B2 (ja) * | 1990-08-09 | 1999-06-02 | 日本電気株式会社 | データ出力回路 |
| JP3114237B2 (ja) * | 1991-04-30 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
| JP3118472B2 (ja) * | 1991-08-09 | 2000-12-18 | 富士通株式会社 | 出力回路 |
| DE4128290C1 (ja) * | 1991-08-27 | 1992-12-03 | Samsung Electronics Co., Ltd., Suwon, Kr | |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
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| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09140126A (ja) * | 1995-05-30 | 1997-05-27 | Linear Technol Corp | 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法 |
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