DE69209019T2 - Verfahren zur Herstellung einer optoelektronischen Halbleiteranordnung, wobei ein Halbleiterkörper mit einer obersten Schicht aus GaAs und einer darunter liegenden, InP enthaltenden Schicht in einem in SiCl4 und Ar erzeugten Plasma geätzt wird - Google Patents

Verfahren zur Herstellung einer optoelektronischen Halbleiteranordnung, wobei ein Halbleiterkörper mit einer obersten Schicht aus GaAs und einer darunter liegenden, InP enthaltenden Schicht in einem in SiCl4 und Ar erzeugten Plasma geätzt wird

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Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer optoelektronischen Halbleiteranordnung, wobei eine Oberfläche eines Halbleiterkörpers, der aus einer Anzahl auf einem Halbleitersubstrat epitaktisch aufgewachsenen Schichten aus Halbleitermaterial aufgebaut ist, mit einer an die Oberfläche grenzenden obersten Schicht aus GaAs und einer darunter liegenden InP-haltigen Schicht, mit einer Ätzmaske versehen wird, woraufhin die oberste Schicht und die darunter liegende Schicht in einem in einer Gasmischung aus SiCl&sub4; und Ar erzeugten Plasma lokal weggeätzt werden.
  • Eine solche optoelektronische Halbleiteranordnung ist beispielsweise ein Diodeniaser. In diesem Fall befindet sich beispielsweise eine InP-haltige Schicht aus (AlxGa1-x)yIn1-yP mit einer Dicke von ungefähr 1 µm unter einer obersten Schicht aus GaAs mit einer Dicke von ungefähr 0,3 µm. Hierunter gibt es weiterhin eine ungefähr 0,1 µm dicke Schicht aus G0,5In0,5P, auch aktive Schicht genannt, und eine ungefähr 1 µm dicke Schicht aus (AlxGa1-x)yIn1-yP. Die aktive Schicht mit einer Brechzahl von ungefähr 3,65 liegt zwischen zwei Schichten mit einer niedrigeren Brechzahl von ungefähr 3,44 (wenn 0,5 < x < 0,8 und 0,4 < y < 0,6) eingeschlossen. Licht mit einer Wellenlänge von ungefähr 670 nm, das in der aktiven Schicht generiert wird, wird in der aktiven Schicht in einem solchen Schichtenpaket eingeschlossen. Die oberste Schicht aus GaAs ist in der Praxis stark dotiert und mit einer Elektrode versehen. Die oberste Schicht und die darunter liegende Inp-haltige Schicht werden lokal weggeätzt, so daß in diesen Schichten eine Rippe gebildet wird. Die oberste Schicht ist mit einer Elektrode versehen. Im Betrieb wird über diese Elektrode ein elektrischer Strom durch die Schichten geleitet, so daß in dem Abschnitt der aktiven Schicht, der unmittelbar unter der Rippe liegt, Licht generiert wird. Bei einem Laser wird die Rippe in der obersten Schicht und in der darunter liegenden Schicht gebildet. Eine hierzu entworfene Schichtstruktur kann auch als Wellenleiter verwendet werden. In diesem Fall wird das Ätzen häufig fortgesetzt, bis sich die Rippe auch in die unter der aktiven Schicht liegende Schicht erstreckt. In die aktive Schicht geleitetes Licht wird dann in der aktiven Schicht eingeschlossen, genauso wie im Fall der Laserdiode.
  • M.B Stern und P.F. Liao beschreiben in "Reaktive etching of GaAs und InP using SiCl&sub4;", J. Vac. Sci. Technol. B 1(4), Okt.-Dez. 1983, S. 1053-1055, ein Verfahren, bei dem eine Ätzmaske aus NiCr auf der Oberfläche von Schichten aus GaAs und aus InP vorgesehen ist, woraufhin die Schichten in einem Plasma geätzt werden, das in einer SiCl&sub4; und Ar enthaltenden Gasmischung erzeugt wird. Die Zufügung von Ar zu der Gasmischung unterdrückt eine erneute Materialabscheidung aus dem Plasma auf die zu ätzende Oberfläche. Die Zufügung von Ar führt außerdem zu geätzten Rippen mit verhältnismäßig steilen Kanten.
  • In der Praxis hat sich gezeigt, daß der bekannte Ätzprozeß nicht zufriedenstellend ist, wenn eine Rippe, wie vorstehend erwähnt, in der obersten Schicht aus GaAs und in der darunter liegenden Schicht gebildet wird. Besonders beim Ätzen der InP-haltigen Schicht entsteht eine sehr rauhe Oberfläche mit Hügeln und Mulden, die örtlich ebenso hoch sind wie die in dieser Schicht gebildete Rippe selbst. Die Wände der in der Schicht gebildeten Rippe sind auch rauh. Eine optoelektronische Halbleiteranordnung, die den genannten gewünschten Lichteinschluß aufweist, kann mit dem beschriebenen bekannten Verfahren nicht realisiert werden.
  • Der Erfindung liegt unter anderem die Aufgabe zugrunde, ein Vefahren zu verschaffen, mit dem den genannten Nachteilen entgegengewirkt wird. Das eingangs erwähnte Verfahren ist hierzu dadurch gekennzeichnet, daß zu der Gasmischung, in der das Plasma erzeugt wird, CH&sub4; hinzugefügt wird. Es zeigt sich, daß durch diese Maßnahme beim Ätzen beider Schichten eine glatte Oberfläche erhalten wurde, insbesondere beim Ätzen der InP-haltigen Schicht. Die Wände der in den Schichten gebildeten Rippe sind auch glatt und steil. Eine optoelektronische Anordnung wird erhalten, die infolge der Maßnahme den gewünschten Lichteinschluß aufweist. Es wird angenommen, daß bei Verwendung des beschriebenen bekannten Verfahrens die Rauheit der Oberfläche der geätzten InP-haltigen Schicht durch In-Niederschläge verursacht wird. Angenommen wird, daß diese Niederschläge beim Ätzen der InP-haltigen Schicht zurückbleiben und dann in sehr geringem Maß als Masken beim Ätzen dieser Schicht wirken. Die Zufügung von CH&sub4; zu der Gasmischung führt zur Bildung von Wasserstofftadikalen in dem Plasma, die die Indiumniederschläge wegätzen.
  • Eine besonders glatte Oberfläche wird erhalten, wenn erfindungsgemäß die InP-haltige Schicht von einer Schicht aus (AlxGa1-x)yIn1-yP, mit 0,5 < x < 0,8 und 0,4 < y < 0,6 gebildet wird. Dies gilt insbesondere, wenn 10 bis 40 Vol.-% CH&sub4; zu der Gasmischung, in der das Plasma erzeugt wird, hinzugefügt wird. Wenn weniger als Vol.-% CH&sub4; zu dem Plasma hinzugefügt wird, tritt häufig ein leichtes Aufrauhen der geätzten Oberfläche auf, während ungewünschte Abscheidung von organischem Material auf der Oberfläche auftritt, wenn mehr als 40 Vol.-% CH&sub4; zu der Gasmischung hinzugefügt wird. Das genannte organische Material kann den Ätzprozeß örtlich in unkontrollierter Weise behindern.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Fig. 1 bis 3 schematisch und im Querschnitt einige Schritte bei der Herstellung einer optoelektronischen Halbleiteranordnung, die nach dem erfindungsgemäßen Verfahren hergestellt wird.
  • Fig. 1 bis 3 zeigen schematisch und im Querschnitt einige Schritte bei der Herstellung einer optoelektronischen Halbleiteranordnung, in diesem Fall ein Diodenlaser, wobei eine Oberfläche 1 eines Halbleiterkörpers 2, der aus einer Anzahl auf einem Halbleitersubstrat 3 epitaktisch aufgewachsenen Schichten 4, 5, 6, 7 aus Halbleitermaterial aufgebaut ist, mit einer an die Oberfläche grenzenden obersten Schicht 4 aus GaAs und einer darunter liegenden InP-haltigen Schicht 5, in üblicher Weise mit einer Ätzmaske 8 aus Photolack versehen wird.
  • Unter einer obersten Schicht 4 aus GaAs mit einer p-Dotierung von 10¹&sup9; Zn-Atomen pro cm³ und einer Dicke von ungefähr 0,3 µm, gibt es dann beispielsweise eine InP-haltige Schicht 5 aus (AlxGa1-x)yIn1-yP mit einer p-Dotierung von ungefähr 3.1017 Atomen pro cm³ und einer Dicke von ungefähr 1 µm. Darunter liegt eine ungefähr 0,1 µm dicke undotierte Schicht 6 aus Ga0,5In0,5P, auch aktive Schicht genannt, und eine ungefähr 1 µm dicke n-dotierte Schicht 7 aus (AlxGa1-x)yIn1-yP. Diese Schichten werden auf einem Substrat 3 aus n-dotiertem GaAs in üblicher Weise mit einem MOVPE-Prozeß epitaktisch aufgewachsen.
  • Die aktive Schicht 6 mit einer Brechzahl von ungefähr 3,6 liegt zwischen zwei Schichten 5 und 7 mit einer niedrigeren Brechzahl von ungefähr 3,3 eingeschlossen (wenn 0,5 < x < 0,8 und 0,4 < y < 0,6). Licht mit einer Wellenlänge von ungefähr 650 nm, das in der aktiven Schicht generiert worden ist, bleibt in der aktiven Schicht 6 in vertikaler Richtung eingeschlossen.
  • Die oberste Schicht 4 und die darunter liegende InP-haltige Schicht 5 werden lokal weggeätzt, so daß in der obersten Schicht 4 und der darunter liegenden Schicht 5 eine Rippe 9 gebildet wird. Nach Entfernen der Ätzmaske 8 wird die stark dotierte oberste Schicht 4 aus GaAs in üblicher Weise mit einer Platin-Elektrode 11 versehen. Im Betrieb wird über die Elektrode 11 ein elektrischer Strom durch die Schichten geleitet, so daß in dem Abschnitt der aktiven Schicht 6, der unmittelbar unter der Rippe 9 liegt, Licht generiert wird.
  • Ätzen der obersten Schicht 4 und der darunter liegenden Schicht 5 erfolgt in einem Plasma, das in einer Gasmischung aus SiCl&sub4; und Ar erzeugt wird, der erfindungsgemäß CH&sub4; hinzugefügt wird. Es zeigt sich, daß diese Zufügung von CH&sub4; beim Ätzen beider Schichten 4 und 5 zur Bildung einer glatten Oberfläche führt, insbesondere beim Ätzen der InP-haltigen Schicht 5. Die Wände 10 der in den Schichten 4 und 5 gebildeten Rippe 9 sind auch glatt und steil. Sie bilden mit der ursprünglichen Oberfläche 1 einen Winkel von 70º bis 80º, wenn der Halbleiterkörper 2 beim Ätzen auf einen wassergekühlten Träger gesetzt wird. Vorzugsweise wird jedoch der Halbleiterkörper beim Ätzen auf eine Temperatur zwischen 100 und 150 ºC erhitzt. In diesem Fall bilden die Wände 10 der Rippe 9 mit der ursprünglichen Oberfläche 1 einen Winkel von nahezu 90º.
  • Durch die Zufügung von CH&sub4; zu der Gasmischung, in der das Plasma gebildet wird, wird erreicht, daß eine optoelektronische Anordnung realisiert werden kann, die den gewünschten Lichteinschluß aufweist. Es wird angenommen, daß die Rauheit der Oberfläche der geätzten InP-haltigen Schicht 5 durch In-Niederschläge verursacht werden könnte. Angenommen wird, daß diese Niederschläge beim Ätzen dieser Schicht in sehr geringem Maß als Masken wirken können. Die Zufügung von CH&sub4; zu der Gasmischung führt zur Bildung von Wasserstoffradikalen in dem Plasma, die die Indiunmiederschläge wegätzen.
  • Eine besonders glatte Oberfläche wird erhalten, wenn erfindungsgemäß die InP-haltige Schicht 5 von einer Schicht aus (AlxGa1-x)yIn1-yP, mit 0,5 < x < 0,8 und 0,4 < y < 0,6, gebildet wird. Dies gilt insbesondere, wenn 10 bis 40 Vol.-% CH&sub4; zu der Gasmischung, in der das Plasma erzeugt wird, hinzugefügt wird. Wenn weniger als 10 Vol.-% CH&sub4; zu dem Plasma hinzugefügt wird, tritt häufig noch immer ein leichtes Auftauhen der geätzten Oberfläche auf, während eine ungewünschte Abscheidung von organischem Material auf der Oberfläche auftritt, wenn mehr als 40 Vol.-% CH&sub4; zu der Gasmischung hinzugefügt wird. Das genannte organische Material kann den Ätzprozeß örtlich in unkontrollierter Weise verschiechtern.
  • AUSFÜHRUNGSFORMEN
  • Ein wie oben beschriebener Halbleiterkörper mit einer Schichtstruktur mit einer ungefähr 0,3 µm dicken obersten Schicht aus GaAs mit einer p-Dotierung von 10¹&sup9; Zn-Atomen pro cm³ und einer darunter liegenden ungefähr 1 µm dicken Schicht aus (AlxGa1-x)yIn1-yP, mit x = 0,6 und y = 0,5 und einer p-Dotierung von ungefähr 10¹&sup7; Atomen pro cm³ wurde in einem in einer Gasmischung mit 28 Vol.-% SiCl&sub4;, 22 Vol.-% CH&sub4;, und 50 Vol.-% Ar erzeugten Plasma geätzt. Das Plasma wurde zwlschen zwei parallelen Platten erzeugt, die in einem Abstand von ungefähr 7 cm zuem ander angeordnet waren und eine Oberfläche von ungefähr 200 cm² hatten. Das Plasma wurde mit Hilfe einer einen Strom mit einer Frequenz von 13,57 MHz liefernden Quelle erzeugt. Beim Ätzen wurde eine Energie von 100 W in dem Plasma verbraucht. Der Halbleiterkörper war auf einer der Platten auf einer Quarzplatte positioniert, die beim Ätzen mit Wasser gekühlt wurde. Die andere Platte war aus Graphit hergestellt. Eine streifenförmige Maske mit einer Breite von 1,5 µm, die aus üblichem Photolack hergestellt war, war auf der obersten Schicht vorhanden. Das Ätzen wurde gestoppt, nachdem eine Rippe mit einer Höhe von ungefähr 1 µm gebildet worden war. Die Rippe hatte plane Wände, die mit der ursprünglichen Oberfläche einen Winkel von 70º bis 80º einschlossen. Die geätzte Oberfläche der (AlxGa1-x)yIn1-yP-Schicht was glatt.
  • Wenn der Halbleiterkörper beim Ätzen auf eine Temperatur zwischen 100 und 150 ºC erhitzt wurde, bildeten die Wände 10 der Rippe 9 mit der ursprünglichen Oberfläche 1 einen Winkel von praktisch 90º.
  • Ähnlich gute Ergebnisse wurden in Plasmen erhalten, die in Gasmischungen mit i Vol.-% SiCl&sub4;, j Vol.-% CH&sub4; und 100-i-j Vol.-% Ar erreugt worden waren, wobei i = 25 bis30 und j = 20 bis 25.

Claims (5)

1. Verfahren zur Herstellung einer optoelektronischen Halbleiteranordnung, wobei eine Oberfläche eines Halbleiterkörpers, der aus einer Anzahl auf einem Halbleitersubstrat epitaktisch aufgewachsenen Schichten aus Halbleitermaterial aufgebaut ist, mit einer an die Oberfläche grenzenden obersten Schicht aus GaAs und einer darunter liegenden InP-haltigen Schicht, mit einer Ätzmaske versehen wird, woraufhin die oberste Schicht und die darunter liegende Schicht in einem in einer Gasmischung aus SiCl&sub4; und Ar erzeugten Plasma lokal weggeätzt werden, dadurch gekennzeichnet, daß zu der Gasmischung, in der das Plasma erzeugt wird, CH&sub4; hinzugefügt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die InP-haltige Schicht von einer Schicht aus (AlxGa1-x)yIn1-yP gebildet wird, mit 0,5 < x < 0,8 und 0,4 < y < 0,6.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß zu der Gasmischung, in der das Plasma erzeugt wird, 10 bis 40 Vol.-% CH&sub4; hinzugefügt werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Plasma in einer Gasmischung mit i Vol.-% SiCl&sub4;, j Vol.-% CH&sub4; und 100-i-j Vol.-% Ar erzeugt wird, wobei i = 25 bis 30 und j = 20 bis 25.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterkörper beim Ätzen auf eine Temperatur zwischen 100 und 150 ºC erhitzt wird.
DE69209019T 1991-12-18 1992-12-10 Verfahren zur Herstellung einer optoelektronischen Halbleiteranordnung, wobei ein Halbleiterkörper mit einer obersten Schicht aus GaAs und einer darunter liegenden, InP enthaltenden Schicht in einem in SiCl4 und Ar erzeugten Plasma geätzt wird Expired - Fee Related DE69209019T2 (de)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE1007661A3 (nl) * 1993-10-18 1995-09-05 Philips Electronics Nv Werkwijze ter vervaardiging van een straling-emitterende halfgeleiderdiode.
GB2310755A (en) * 1996-02-28 1997-09-03 Sharp Kk A method of etching a semiconductor structure
JPH09326298A (ja) * 1996-04-01 1997-12-16 Denso Corp ドライエッチング方法及びel素子の製造方法
WO1999025024A1 (en) 1997-11-10 1999-05-20 Kendall Don L Quantum ridges and tips
US6509619B1 (en) 1999-09-10 2003-01-21 Starmega Corporation Strongly textured atomic ridge and dot Mosfets, sensors and filters
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
AT504998A2 (de) 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2615655B1 (fr) * 1987-05-21 1989-06-30 Loic Henry Procede de gravure anisotrope d'un materiau iii-v : application au traitement de surface en vue d'une croissance epitaxiale
US5017511A (en) * 1989-07-10 1991-05-21 Texas Instruments Incorporated Method for dry etching vias in integrated circuit layers
US5034092A (en) * 1990-10-09 1991-07-23 Motorola, Inc. Plasma etching of semiconductor substrates

Also Published As

Publication number Publication date
JPH0719935B2 (ja) 1995-03-06
US5300452A (en) 1994-04-05
JPH05243680A (ja) 1993-09-21
EP0547694B1 (de) 1996-03-13
DE69209019D1 (de) 1996-04-18
EP0547694A1 (de) 1993-06-23

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