DE69320721T2

DE69320721T2 - Synchronsignaldetektor, Methode zum Detektieren des Synchronsignales sowie Demodulator

Info

Publication number: DE69320721T2
Application number: DE69320721T
Authority: DE
Inventors: Yasuyuki Shinagawa-Ku Tokyo 141 Chaki; Hiroyuki Shinagawa-Ku Tokyo 141 Ino; Toshiyuki Shinagawa-Ku Tokyo 141 Nakagawa; Yoshihide Shinagawa-Ku Tokyo 141 Shimpuku
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-30
Filing date: 1993-06-29
Publication date: 1999-03-11
Anticipated expiration: 2013-06-30
Also published as: EP0577402A3; EP0577402B1; DE69320721D1; JPH0620400A; JP3428039B2; EP0577402A2; KR100291373B1; KR940001578A; TW214007B; US5537422A

Description

Die Erfindung betrifft einen Synchronisationssignaldetektor zum Detektieren von Synchronisationssignalen (wie Rahmensynchronisationssignalen), ein Verfahren zum Detektieren der Synchronisationssignale und einen Demodulator zum Demodulieren von Daten.
Ein Acht-zu-fünfzehn-Modulations(EFM)-System wird in einem Plattenaufzeichnungssystem für sog. Compact Discs (CD) verwendet oder für eins der anderen plattenförmigen Aufzeichnungsmedien, wie optische Platten, magnetische Platten oder magneto-optische Platten. Mit diesem Modulationssystem werden Daten auf der Basis von Einheiten oder Strings von acht Bits verarbeitet und jeder 8-Bit Bitstring wird in einen String von 14-Kanal-Bits umgesetzt.
Das Aufzeichnungsformat für eine CD ist in Fig. 12 und in Tabelle 1 gezeigt, in der 24 Kanalbit-Synchronisationssignale (Rahmensynchronisationssignale), 14 Kanalbit Subcodedaten, 336 (24 · 14) Kanalbit Daten und 112 (8 · 14) Kanalbit Paritätsdaten gegeben sind. Zusätzlich sind 3 Bits jeweils als Randbits zum Verbinden der Musterdaten gegeben, somit insgesamt 102 Kanalbits. Eine Aufgabe der Randbits ist es, den maximalen Abstand zwischen Übergängen der Magnetisierung Tmax = 11 T einzustellen, um die Synchronisationssignale nicht zweimal zu wiederholen. Der Codierwirkungsgrad und die Redundanz dieses Aufzeichnungsformats sind 57,1% bzw. 42,9%. TABELLE 1
Das vorstehend erläuterte CD-Aufzeichnungsformat hat die folgenden Nachteile: Es gibt nur ein Synchronisationssignal; es sind Randbits zum Verbinden der Synchronisationssignale erforderlich, und ein außergewöhnlicher Bit-String wird für die Synchronisationssignale eingeplant.
Desweiteren setzt sich jeder Rahmen des CD-Aufzeichnungsformats aus 588 Kanalbits zusammen, wie vorstehend gezeigt. Falls man annimmt, daß Bewegtbilddaten auf eine Platte der Größe einer CD aufgezeichnet werden sollen und das Aufzeichnungsformat gemäß dem CD- Aufzeichnungsformat ist und eine Rahmenlänge hat, die länger als die ist, die in dem CD- Aufzeichnungsformat vorgesehen ist, ist der Abstand zwischen den Synchronisationssignalen in dem Rahmenaufbau vergrößert, so daß, falls die Rahmenaufbau-Synchronisation nicht richtig ist, die Datenwiederherstellung leicht verzögert werden kann.
EP-A-0 455 267 offenbart ein Datendemodulationssystem, das Synchronisationssignaldetektion verwendet.
Diese Erfindung stellt einen Synchronisationssignaldetektor bereit zum Detektieren von Synchronisiersignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, die Daten enthalten, die gemäß einer Modulationstabelle codiert sind, wobei der Synchronisationsdetektor gekennzeichnet ist durch:
Mittel zum Detektieren von Übergangsflanken von Binärwert-Signalen, die von den RF- Signalen abgeleitet sind,
Zählmittel zum Zählen eine Anzahl von Kanaltakrsignalen, die durch einen externen Kanaltaktsignalgenerator zwischen benachbarten detektierten Übergangsflanken erzeugt werden, Haltemittel zum Halten eines Zählwertes der Kanaltaktsignale, die durch die Zählmittel zuvor gezählt worden sind, während das Zählmittel eine gegenwärtige Anzahl von Kanaltaktsignalen zählt, die zwischen benachbart detektierten Übergangsflanken erzeugt werden, und Mittel zum Empfangen von Ausgangssignalen des Zählmittels und des Haltemittels und zum Vergleichen der Ausgangssignale des Zählmittels und des Haltemittels mit vorbestimmten Zählwerten, so daß detektiert wird, ob ein erstes oder zweites Muster von Zählwerten in den gegenwärtigen oder vorhergehenden Zählungen aufgetreten ist, wobei das erste Zähimuster ein Rahmensynchronisationssignal darstellt und das zweite Zählmuster ein Synchronisationssignal zumindest zur Fehlerkorrektur darstellt und wobei das Vorhandensein eines Synchronisationssignals detektiert wird, wenn das erste oder das zweite Zählmuster durch das Vergleichsmittel detektiert wird.
Diese Erfindung stellt auch ein Verfahren zum Detektieren von Synchronisationssignalen bereit, die in Hochfrequenz(RF)-Signale eingebettet sind, die Daten enthalten, die gemäß einer Modulationstabelle codiert sind, wobei das Synchronisationsdetektierverfahren gekennzeichnet ist durch:
Detektieren der Übergangsflanken von Binärwert-Signalen, die von den RF-Signalen abgeleitet worden sind,
Zählen einer Anzahl von Kanaltakten, die durch einen externen Kanaltaktsignalgenerator zwischen benachbarten detektierten Übergangsflanken erzeugt worden sind,
Halten eines Zählwertes des Kanaltaktes, der zuvor gezählt worden ist, während eine gegenwärtige Anzahl von Kanaltakten gezählt wird, die zwischen benachbart detektierten Übergangsflanken erzeugt werden,
Empfangen von gegenwärtigen Zählwerten und gehaltener Zählwerte und Vergleichen der gegenwärtigen Zählwerte und der gehaltenen Zählwerte mit vorbestimmten Zählwerten, um zu detektieren, ob ein erstes oder zweites Muster der Zählwerte in dem gegenwärtigen oder vorhergehenden Zählwert aufgetreten ist, wobei das erste Zählwertmuster ein Rahmensynchronisationssignal darstellt und das zweite Zählwertmuster ein Synchronisationssignal zumindest zur Fehlerkorrektur darstellt, wobei das Vorhandensein eines Synchronisationssignals detektiert wird, wenn das erste oder das zweite Zählwertmuster durch die Vergleichsmittel detektiert wird.
Jeweils weitere Aspekte der Erfindung ergeben sich aus den Ansprüchen.
Die Erfindung wird nun durch ein Ausführungsbeispiel mit Bezug zu den beigefügten Zeichnungen, bei denen gleiche Teile mit gleichen Bezugszeichen bezeichnet sind, erläutert. Es zeigen:
Fig. 1 ist ein schematisches Blockschaltbild, das einen Synchronisationssignaldetektor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 stellt einen Rahmenaufbau und die Einheit einer Fehlerkorrekturcodierung dar;
Fig. 3 stellt ein gesamtes Aufzeichnungsformat dar;
Fig. 4 stellt ein Beispiel für Synchronisationssignale dar;
Fig. 5 stellt ein weiteres Beispiel für Synchronisationssignale dar;
Fig. 6 stellt das Umsetzen von NRZ-Daten in NRZI-Daten dar;
Fig. 7 stellt das Umsetzen der Synchronisationssignale in NRZI-Daten dar;
Fig. 8 stellt die Arbeitsweise eines Zählers und einer Halteschaltung des Synchronisationssignaldetektors dar;
Fig. 9 stellt ein Synchronisationsmuster in NRZI-Darstellung dar;
Fig. 10 stellt die Arbeitsweise des Zählers und der Halteschaltung zum Zeitpunkt der Detektion von Synchronisationssignalen dar;
Fig. 11 ist ein schematisches Blockschaltbild, das einen Decodierer zeigt und
Fig. 12 stellt ein CD-Aufzeichnungsformat dar.
Mit Bezug zu den Zeichnungen werden bevorzugte Ausführungsbeispiele des Synchronisationsdetektors, des Verfahrens zum Detektieren von Synchronisationssignalen und der Decodierer, der zu dem Synchronisationsdetektor gehört, im Detail erläutert.
Mit Bezug zu Fig. 1 beinhaltet der Synchronisationsdetektor des vorliegenden Ausführungsbeispiels eine Nicht-zurück-nach-Null(non-return-to-zero)-Invertier(NRZI)-Schaltung 2 als Flankendetektiermittel zum Extrahieren von Flanken detektierter Binärwert-RF-Signale, so daß eine Pulsfolge erzeugt wird, einen Zähler 6 zum Zählen der Anzahl der Kanaltakte T in dem Abstand zwischen Übergängen, das der Abstand zwischen den von der NRZI-Schaltung 2 extrahierten Flanken ist, d. h. die Anzahl der Kanaltakte T, die über Anschluß 4 angewendet wird, einer Halteschaltung 5, die in Abhängigkeit von den Pulsen von der NRZI-Schaltung 2 betrieben wird, um die Anzahl der Kanaltakte, die dem Abstand zwischen Übergängen direkt vor dem Abstand zwischen Übergängen, die von dem Zähler 6 gezählt werden, zu halten, und UND-Verknüpfungsgliedern 7 bis 12 und einem ODER-Verknüpfungsglied 13 zum Detektieren der Synchronisationssignale von einem Ausgangssignal des Zählers 6 und/oder der Halte schaltung 5, die zwei verschiedene Muster als Synchronisationssignale für eine Fehlerkorrektur verwendet, wobei eines der Muster als ein Rahmensynchronisationssignal und das andere Muster als Synchronisationssignal für eine Fehlerkorrektur verwendet wird.
Die Modulationscodierung, die in der vorliegenden Erfindung verwendet wird, ist eine Codierung variabler Länge (d, k; m, n; r), die unterschiedliche Codewortlängen hat, abhängig von Eingangsdatenwortlängen. Bevor mit der Erläuterung der in Fig. 1 gezeigten Anordnung fortgefahren wird, wird die Codierung variabler Länge erläutert.
Die Codierung variabler Länge wird ausgedrückt als (d, k; m, n; r), dabei bedeuten d, k eine Einschränkung, die einer Folge der gleichen Symbolinformation auferlegt ist, d bedeutet die minimale Länge eines Symbols "0", k die maximale Länge des Symbols "0", m die Basisdatenlänge, n die Basiscodelänge, n/m ein Umsetzverhältnis und r die Basisdatenlänge der Umsetzung (Einschränkungslänge). Beispielsweise wird der sog. 2-7RLL, der bei einer Festplatte verwendet wird, als (2, 7; 1, 2; 4)-Code ausgedrückt.
In der vorliegenden Erfindung wird ein (4, 22; 2, 5; 5)-Code als (d, k; m, n; r)-Code verwendet.
Die Daten und die Umsetztabelle mit dem (4, 22; 2, 5; 5)-Code sind in Tabelle 2 gezeigt. TABELLE 2
In dem hier beschriebenen vorliegenden Ausführungsbeispiel wird ein Aufzeichnungsformat, das einen Rahmenauibau hat, der größer wird als der Rahmen des vorstehend erläuterten EFM- Aufzeichnungsformats für CD, als ein Beispiel genommen. Das Aufzeichnungsformat des vorliegenden Ausführungsbeispiels verwendet einen Block bestehend aus zwei Rahmen als eine Einheit für Fehlerkorrekturcodes, wie in Fig. 2 gezeigt. Tabelle 4 zeigt eine, Anordnung eines Sektors ( = 26 Rahmen) und Fig. 3 zeigt ein Gesamtformat. TABELLE 3 TABELLE 4
Mit Bezug zu Tabelle 3 und Fig. 2 beinhaltet das Aufzeichnungsformat des vorliegenden Ausführungsbeispiels in den ersten beiden Rahmen 100 Kanalbit Synchronisationssignale, 640 Kanalbit Sektormarkenadressen, 2560 Kanalbit Daten und 640 Kanalbit Paritätsdaten. Ferner ist eine Gesamtsumme von 120 Kanalbits zwischen den Mustern als DC(Gleich)-Steuerdaten gegeben. Jeder Sektor beinhaltet 1300 Kanalbits Synchronisationssignale, 640 Kanalbits Sektormarken/Sektoradressen, 40960 Kanalbit Daten, 8320 Kanalbit Paritätsdaten und 160 Kanalbit DC-Steuerdaten. Der Codierungswirkungsgrad und die Redundanz des vorliegenden Formats ist 7,6 & bzw. 22,4%.
Gemäß Tabelle 2 ergibt sich, daß aufeinanderfolgende Daten-Strings zu Kanalbits umgesetzt werden. Diese Kanalbits werden unter diesem Code auf aufeinanderfolgend "0"-Kanalbits, getrennt durch ein einzelnes "1"-Kanalbit gesetzt, wobei jedes "1"-Kanalbit einen Übergang der Magnetisierung darstellt. Durch Anordnung verschiedener Daten-Strings zusammen ergibt sich, daß ein maximaler Abstand zwischen Übergängen der Magnetisierung (Tmax) und ein minimaler Abstand zwischen Übergängen der Magnetisierung (Tmin) vorhanden ist. Bei Modulation durch den vorstehend erläuterten (4, 22; 2, 5; 5)-Code ist Tmax = 32 und Tmin = 5.
Für das Synchronisationssignal (Rahmensynchronisationsmuster) zur Verwendung in dem Fall der Modulation durch den vorstehend erläuterten (d, k; m, n; r)-Code ist es notwendig, ein Muster auszuwählen, bei dem der maximale Abstand zwischen Übergängen der Magnetisierung Tmax nicht erhöht wird und der minimale Abstand zwischen Übergängen der Magnetisierung Tmin nicht außerordentlich verringert wird. Ferner sollte das Muster nicht in den modulierten Daten erscheinen, und das Muster hat vorzugsweise eine minimale Länge.
Mit dem vorliegenden Ausführungsbeispiel sind mögliche Beispiele von Langbitlängen (Längen mit aufeinanderfolgenden "0"-Bits), die in den Daten erscheinen, mit der Modulation durch den vorstehend erläuterten (d, k; m, n; r)-Code als das Rahmensynchronisationsmuster solcher die in den Fig. 4 und 5 gezeigt sind.
Die Beispiele der Fig. 4 und Fig. 5 einer Langbitfolge mit der Modulation durch den (4, 22; 2, 5; 5) sind der Strom von Kanalbits mit...
"0100000000000000000001000000000000000000000010000000000000000000100000"...
für die Daten-Strings mit... "01111", "11 ", "11 ", "0111 ", "11 ", "11 ", "0100", "11 ", "11 ", "0100", ..., wie in Fig. 4 gezeigt und Kanalbits mit...
"01000000000000000000010000000000000000000001000000"... für die Daten-Strings mit ... "0111", "11", "11", "0111", "11", "11", "0101", "11", "11", "0100", ..., wie in Fig. 5 gezeigt.
Es ergibt sich aus Fig. 4, daß, sollte 23T auftreten, d. h. 22 aufeinanderfolgende "0"-Kanalbits, die Bitlängen vor und nach diesen beide 20T sind, daß der maximalen Wert 19 aufeinanderfolgende "0"-Kanalbits darstellt, der vor oder nach einem 23T auftreten kann. Es ergibt sich auch aus Fig. 5, daß, sollte 22T auftreten, d. h. 21 aufeinanderfolgende "0"-Kanalbits, die Bitlängen vor und nach diesen 21 T nicht überschreiten kann, was bis zu einem maximalen Wert von 20 aufeinanderfolgenden "0"-Kanalbits darstellt.
Daraus ergibt sich für aufeinanderfolgende Muster-Strings, die jeweils eine Bitlänge haben, die 23T nicht überschreitet, wobei T den Abstand zwischen Bits (Kanaltakten) bezeichnet, d. h. eine Bitlänge, die den maximalen Abstand zwischen Übergängen der Magnetisierung Tmax = 23T nicht überschreitet, bestimmte Kombinationen aufeinanderfolgender Muster-Strings vorhanden sind, die nicht in der Modulation durch den vorstehend erläuterten (4, 22; 2, 5; 5)-Code auftreten.
Konkrete Beispiele dieser Kombinationen beinhalten eine erste Kombination von 22T und 22T (22T - 22T), eine zweite Kombination von 23T und 21T oder 21T und 23T (23T - 21T oder 21T - 23T), eine dritte Kombination von 23T und 22T oder 22T und 23T (23T - 22T oder 22T - 23T) und eine vierte Kombination von 23T und 23T (23T - 23T).
Falls die Anzahl der Bits vergrößert wird, können Muster-String-Kombinationen, die sich von der ersten bis der vierten Kombination unterscheiden, auch betrachtet werden, wie eine 22T - 211 - 21 T-Kombination. Dennoch führt dies zu einer höheren Redundanz. Aus diesem Grund werden Daten-String-Kombinationen mit der geringstmöglichen Anzahl von Bits in dem vorliegenden Ausführungsbeispiel verwendet.
Es ist diesem Ausführungsbeispiel obligatorisch, daß Muster, die niemals in Daten erscheinen, als die Rahmensynchronisationssignale (Synchronisationssignale) verwendet werden. Mit dem vorliegenden Ausführungsbeispiel wurde dies berücksichtigt, indem die Muster der Rahmensynchronisationssignale aus der vorstehend erläuterten ersten Kombination bis vierten Kombination ausgewählt wurden.
Die Rahmensynchronisationsmuster, die in dem vorliegenden Ausführungsbeispiel verwendet wurden, sind dadurch gekennzeichnet, daß die Muster durch eine Bitlänge ("0"-Folge) gebildet werden können, die geringer als der maximale Abstand zwischen Übergängen der Magnetisierung Tmax (erste Kombination von 22T - 22T) sind, dadurch daß sie durch eine Kombination verschiedener Bitlängen gebildet werden können, einschließlich einer Bitlänge, die gleich dem maximalen Abstand zwischen Übergängen der Magnetisierung Tmax sind (die zweite Kombination von 23T und 21T oder 21T und 23T oder die dritte Kombination von 23T und 22T oder 22T und 111) und dadurch daß sie durch eine Kombination von zwei aneinandergrenzenden maximalen Abständen zwischen Übergängen der Magnetisierung Tmax gebildet werden können (vierte Kombination durch 23T und 23T).
Da das vorliegende Ausführungsbeispiel kein Randbit hat, wie es in dem vorstehend erläuterten CD-Format vorgesehen ist, brauchen der maximale Abstand zwischen Übergängen der Magnetisierung Tmax = 23T und der minimale Abstand zwischen Übergängen der Magnetisierung Tmin = 5T nur durch Synchronisationssignale erfüllt zu werden. Da ferner der (4, 22; 2, 5; 5)- Code ein Aufzeichnungscodetyp variabler Länge basierend auf der 2/5-Modulation ist, ist es aus Hardwarekonfigurationsüberlegungen wünschenswert, daß die Bitlänge gleich einem Vielfachen von 5 ist.
Aus den vorstehenden Überlegungen wurden die folgenden zwei Synchronisationssignale für das vorliegende Ausführungsbeispiel ausgewählt.
D. h. die Kombination von 23T, 21T und 6T wird als Synchronisationssignal A verwendet, während die Kombination von 21T, 23T und 6T als Synchronisationssignal B verwendet wird. Das 6T der Synchronisationssignale A und B sind Bits, die für eine Listenende-Markierungs- Einstellung angehängt sind, zum Bereitstellen einer Bitlänge die gleich einem Vielfachen von 5 ist.
Wie vorstehend erläutert, ist mit dem Aufzeichnungsformat des vorliegenden Ausführungsbeispiels die Rahmenlänge länger als die mit dem vorstehend erläuterten CD- Aufzeichnungsformat. Aus diesem Grund werden die Paritätsdaten für den Fehlerkorrekturcode in ihrer Größe vergrößert und in der Notwendigkeit von 32 Bytes ausgedrückt durch Datenbits.
Folglich, falls mit dem Aufzeichnungsformat des vorliegenden Ausführungsbeispiels Synchronisationsfehler aufgrund von Lesefehlern auftreten, kann die Datendemodulation nicht erreicht werden bis zur Detektion der nächsten Synchronisationssignale. Mit einer größeren Rahmenlänge wird die Größe verlorener Daten auch erhöht. Aus diesem Grund ist ein Rahmen kleinerer Länge erwünscht.
In diesen Überlegungen werden die Synchronisationssignale A und B in dem vorliegenden Ausführungsbeispiel so verwendet, daß die Einheit der Parität, die für Fehlerkorrekturcodierung (Daten und Sektormarkierungen 16 · 10 Bytes plus 32 Paritätsbytes) angehängt ist, in der Form von zwei Rahmen (mit jedem Rahmen von 16 · 5 Bytes + 16 Bytes) haben können. D. h. das Synchronisationssignal A wird für die Rahmensynchronisation und die Synchronisation der ECC-Paritätsdaten verwendet, während das Synchronisationssignal B exklusiv für die Rahmensynchronisation verwendet wird.
Durch Verwendung von mehreren Synchronisationssignalen wird es für die jeweiligen Synchronisationssignale möglich, verschiedene Funktionen zu übernehmen. So kann das Rahmensynchronisationssignal willkürlich kürzer als die Länge eines Blocks gesetzt werden, an den Fehlerkorrekturcodedaten angehängt sind, mit dem Ergebnis, daß der Datenaufbau des Fehlerkorrekturcodes bezüglich der Anzahl der Freiheitsgrade vergrößert werden kann, ohne durch die Rahmenlänge begrenzt zu werden.
Der Synchronisationssignaldetektor des vorliegenden Ausführungsbeispiels ist ein Synchronisationssignaldetektor, der die vorstehend erläuterten Synchronisationssignale A und B detektieren kann.
Zurück zu Fig. 1, die den Synchronisationssignaldetektor des vorliegenden Ausführungsbeispiels zeigt, werden Binärwert-Signale, die RF-Signale sind, die durch einen optischen Aufnehmer oder einen Magnetkopf durch Lesen von Signalaufzeichnungsbereichen oder Pits, die auf einem Aufzeichnungsmedium gespeichert sind, wie einer optischen Platte, einer magnetischen Platte oder einer magneto-optischen Platte, in Übereinstimmung mit dem vorstehend dargestellten Aufzeichnungsformat des vorliegenden Ausführungsbeispiels erzeugt werden und bei einem konstanten Pegel als einem Schwellenwertpegel geklemmt werden, an einen Eingangssignalanschiuß 1 übertragen.
Diese Binärwert-RF-Signale werden der NRZI-Schaltung 2 zugeführt, die basierend auf Kanaltakten von dem Anschluß 4 betrieben wird zum Erzeugen einer Pulsfolge, basierend auf extrahierten Flankenabschnitten der Binärwert-Signale. Falls die Binärwert-RF-Signale als sog. Nicht-zurück-nach-Null(non-return-to-zero, NRZ)-Signale genommen werden, die ihren Zustand bei der Grenze der Bitinformation invertiert haben, kann eine Pulsfolge, die durch extrahierte Kantenabschnitte gebildet wird, durch die NRZI-Schaltung 2 erzeugt werden, die den Signalzustand nur dann invertiert, wenn die Bitinformation einen Wert "1" hat, wie es in Fig. 6 gezeigt ist.
Mit anderen Worten, falls die Daten, die dem Eingangssignalanschluß 1 zugeführt werden, die NRZ-Daten sind, bei denen "1" und "0" für "H" bzw. "L" steht, werden die Daten in NRZI- Daten durch die NRZI-Schaltung 2 umgesetzt, wobei "1" Inversion bedeutet und "0" keine Inversion bedeutet. Falls beispielsweise die NRZ-Daten ein Daten-String bestehend aus 5T, 23T und 17T ist, wie in Fig. 7 gezeigt, werden die NRZ-Daten in NRZI-Daten so konvertiert, daß der Datenpunkt "1" bei dem Übergangspunkt von "0" nach "1" oder von "1" nach "0" vorhanden ist. In dem Beispiel der Fig. 7 werden bei der Umsetzung der NRZ-Daten in NRZI- Daten "0"en während ST in einem Feld angeordnet, 22 "0"en während 23T in einem Feld angeordnet und 16 "0"en während 17T in einem Feld angeordnet. Folglich hat das vorstehend erläuterte Synchronisationssignalmuster 22 "0"en gefolgt von einer "1" wiederum gefolgt von 20 "0"en, wie in Fig. 9 gezeigt, oder alternativ 20 "0"en gefolgt von einer "1" wiederum gefolgt von 22 "0"en.
Die Pulsfolge von der NRZI-Schaltung 2 wird einem Löschanschluß des Zählers 6 und einem Ladeanschluß einer Halteschaltung 5 zugeführt. Die Kanaltakte von dem Anschluß 4 werden den Taktanschlüssen des Zählers 6 und der Halteschaltung 5 zugeführt.
Der Zähler 6 hat eine Zählkapazität zum Zählen der Anzahl der längsten Kanaltakte des Übergangsmusters der Synchronisationssignale, die zu detektieren sind, und zählt die Anzahl der Kanaltakte T zwischen den Flanken, d. h. die Anzahl der Kanaltakte zwischen den Flanken (Übergangsabstände), die von der NRZI-Schaltung 2 extrahiert werden.
Die Halteschaltung 5 hält den Zählwert des Zählers 6 (Anzahl der Kanaltakte) und überträgt den Wert der Kanaltakte (Zählwert), der dadurch gehalten wird, zu der nächsten Stufe jedesmal, wenn ein Übergang der Binärwert-RF-Signale erfolgt ist. D. h. immer wenn auf eine Flanke, die durch die NRZI-Schaltung 2 extrahiert worden ist, getroffen wurde. Mit anderen Worten hält die Halteschaltung 5 den Wert der Anzahl der Kanaltakte (Zählwert) entsprechend dem Abstand zwischen Übergängen direkt vor dem Abstand zwischen Übergängen, die durch den Zähler 6 gezählt worden sind, und überträgt den so erhaltenen Zählwert an die nächste Stufe.
D.h., da "I" für einen Punkt der Laufunterbrechung steht, zählt der Zähler 6 um +1 hoch jedesmal, wenn auf "0"-Daten getroffen wird, während die Speicherschaltung 5 den Zählwert des Zählers 6 hält. Falls umgekehrt die Daten "1" sind, wird der Zähler 6 gelöscht, während die Halteschaltung 5 den Zählwert des Zählers 5 [6] lädt, d. h. den gegenwärtigen Zählwert.
Der Zähler 6 und die Halteschaltung 5 sind in einer 5-Bit-Ausgangssignalanordnung angeordnet. D.h. die Ausgangssignalanschlüsse des Zählers 6 und der Halteschaltung 5 werden mit jeweiligen Eingangssignalanschlüssen der UND-Verknüpfungslieder 7 bis 10 verbunden.
Im einzelnen werden die Ausgangssignalanschlüsse des Zählers 6 zugehörig zu dem ersten, dem zweiten und dem vierten des "0"ten bis vierten Bits des 5-Bit-Ausgangssignals des Zählers mit den drei Eingangssignalanschlüssen des UND-Verknüpfungslieds 10 verbunden, während die Ausgangssignalanschlüsse des Zählers zugehörig zu dem zweiten und vierten Bit mit den zwei Eingangssignalanschlüssen des UND-Verknüpfungslieds 9 verbunden werden. Ferner werden die Ausgangssignalanschlüsse der Halteschaltung 5 zugehörig zu dem ersten, dem zweiten und dem vierten des "0"ten bis vierten Bits des 5-Bit-Ausgangssignals der Halteschaltung 5 mit drei Eingangssignalanschlüssen des UND-Verknüpfungslieds 7 verbunden, während die Ausgangssignalanschlüsse der Halteschaltung 5 zugehörig zu dem zweiten und dem vierten Bit mit den zwei Eingangssignalanschlüssen des UND-Verknüpfungslieds 8 verbunden werden.
Die Ausgangssignale der UND-Verknüpfungslieder 8 und 10 werden in zwei Eingangssignalanschlüssen des 3-Eingangssignal-UND-Verknüpfungslieds 11 zugeführt, während die Ausgangssignale der UND-Verknüpfungslieder 7 und 9 den zwei Eingangssignalanschlüssen eines 3-Eingangssignal-UND-Verknüpfungslieds 12 zugeführt werden. Ausgangssignale der NRZI- Schaltung 2 werden den verbleibenden Eingangssignalanschlüssen der UND- Verknüpfungslieder 11 und 12 zugeführt. Die NRZI-Daten von der NRZI-Schaltung 2 werden als Zeitsteuersignale in den UND-Verknüpfungsliedern 11 und 12 verwendet.
Bei dem vorliegenden Ausführungsbeispiel detektieren die UND-Verknüpfungslieder 7 bis 11 21T oder 23T. Andererseits detektieren die UND-Verknüpfungslieder 11, 12 das Synchronisa tionssignal, wenn die Kombination 21T und 23T oder die Kombination 23T und 21T auftritt und "1" wird von der NRZI-Schaltung 2 eingegeben.
Ausgangssignale der UND-Verknüpfungslieder 11, 12 werden den zugehörigen Eingangssignalanschlüssen des 2-Eingangssignal-ODER-Verknüpfungslieds 13 übertragen. Das mit einem ODER verknüpfte Ausgangssignal des ODER-Verknüpfungsglieds 13 wird an einen Ausgangssignalanschluß 14 als ein Synchronisationssignal-Detektionsausgangssignal des vorliegenden Detektors ausgegeben.
Im einzelnen wird das Synchronisationsmuster bestehend aus der Kombination von 23T und 211 in der NRZI-Darstellung detektiert, wie in Fig. 9 gezeigt.
Mit Bezug zu Fig. 10 werden die NRZI-Daten "1" zur Zeit ta, so daß der Zähler 6 auf "0" gelöscht wird. Die Halteschaltung 5 hält den direkt vorhergehenden Zählwert durch Einbringen des vorhergehenden Zählwerts "22". Zur Zeit wird das Synchronisationssignal detektiert. D.h. der Zählwert wird 20, während die Halteschaltung 5 den Zählwert "22" bei einer Zeitsteuerung direkt vorhergehend zur Zeit hält. Dieser Zählwert, der so von der Halteschaltung 5 gehalten wird, wird das Synchronisationssignal. Falls "1" in den Daten zur Zeit auftritt, ist das Synchronisationssignal von den UND-Verknüpfungsliedern 7 bis 12 oder dem ODER- Verknüpfungsglied 13 detektiert.
Aus dem Vorstehenden ergibt sich, daß ein 1-Takt-Synchronisationssignal- Detektionsausgangssignal herausgegeben wird, wenn die vorstehenden Daten entsprechend dem Synchronisationssignal eingegeben werden. Wenn beispielsweise das Synchronisationsmuster eine 23T - 21T-Kombination ist, werden Daten in NRZI-Darstellung einschließlich 22 auf einanderfolgenden "0"en und 20 aufeinanderfolgenden "0"en detektiert. Wenn ähnlich das Synchronisationsmuster eine 21T - 23T-Kombination ist, werden Daten in NRZI-Darstellung einschließlich 20 aufeinanderfolgenden "0"en und 22 aufeinanderfolgenden "0"en detektiert.
Die Demodulationsvorrichtung des vorliegenden Ausführungsbeispiels wird nun erläutert.
Die Demodulationsvorrichtung ist eine Decodiervorrichtung zum Decodieren der vorstehend erläuterten variabellängencodierten Daten und beinhaltet, wie in Fig. 11 gezeigt, eine Synchronisationssignal-Detektorschaltung 22, die wie in Fig. 1 gezeigt, aufgebaut ist, einer Zeitsteuerungs-Überwachungsschaltung 23 zum Detektieren der Grenze zwischen den Blöcken der variabellängencodierten Daten, basierend auf den Synchronisationssignalen, die von dem Synchronisationssignaldetektor 22 detektiert worden sind, und einer Codelängendetektierschaltung 24 zum Detektieren der Codelänge der variabellängencodierten Daten. Die Demodulationsvorrichtung beinhaltet auch eine Datendemodulationsschaltung 25 zum Demodulieren der auf N- Bit basierenden variabellängencodierten Daten in auf M-Bit basierende ursprüngliche Daten gemäß einer Demodulationstabelle als ein Gegenstück zu der Modulationstabelle, die für die variabellängencodierten Daten basierend auf Codelängendaten, die von der Codelängendetektierschaltung 24 detektiert worden sind, verwendet wird und der Ausgabedaten der Zeitsteuerüberwachungsschaltung 23. Schließlich beinhaltet die Demodulationsvorrichtung eine externe Schnittstelle 26, in die ursprüngliche Daten, die durch die Datendemodulationsschaltung 25 demoduliert worden sind, und ein Ausgangssignal der Zeitsteuerüberwachungsschaltung 23 eingegeben werden und die ein Anpassen zwischen den ursprünglichen Daten und der nachfolgenden Schaltung ausführt.
Mit Bezug zu Fig. 11 werden Daten, die von einem Aufzeichnungsmedium, wie einer optischen Platte ausgelesen worden sind, einem Eingangssignalanschluß 21 zugeführt. Die vorstehend erläuterten Synchronisationssignale werden von dem Synchronisationssignaldetektor 22 aus den diesem zugeführten Daten detektiert. Basierend auf den Synchronisationssignalen, die durch den Detektor 22 detektiert worden sind, erzeugt die Zeitsteuerschaltung 23 Zeitsteuersignale, die für die Zeitsteuerung während der Datendemodulation verwendet werden.
Da es bei der Codierung variabler Länge erforderlich ist, die Codelänge für die Datendemodulation zu detektieren, wird die Codelänge durch die Codelängendetektierschaltung 24 detektiert.
Unter Verwendung der Codelängendaten von der Codelängendetektierschaltung 24 und den Zeitsteuersignalen von der Zeitsteuerschaltung 23 demoduliert die Datendemodulationsschal tung 25 Daten, die dem Eingangssignalanschluß 21 zugeführt werden. Demodulierte Daten von der Datendemodulationsschaltung 25 werden der externen Schnittstelle 26 übertragen, die eine Anpassung mit der nachfolgenden Schaltung basierend auf den Zeitsteuersignalen ausführt. Beispielsweise übersetzt die externe Schaltung 26 die 10-Bit-Daten von der Datendemodulationsschaltung 25 in 8-Bit-Daten, so daß die sich ergebenden Daten ausgegeben werden. Ein Ausgangssignal der externen Schnittstelle 26 wird bei dem Ausgangssignalanschluß 27 als demodulierte Daten ausgegeben.
Es sei bemerkt, daß die Codes variabler Länge des vorliegenden Ausführungsbeispiels in einem Format verwendet werden, das zum Aufzeichnen bewegter Bilddaten z.B. auf einer Compact Disc (CD) verwendet wird.
Obwohl die vorliegende Erfindung mit Bezug zu bevorzugten Ausführungsbeispielen gezeigt und erläutert worden ist, können verschiedene Veränderungen und Modifikationen, die für einen Fachmann, den die Erfindung betrifft naheliegend sind, innerhalb des Umfangs der Erfindung, wie sie beansprucht wird, liegen.

Claims

1. Synchronisationssignaldetektor zum Detektieren von Synchronisationssignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, die Daten enthalten, die gemäß einer Modulationstabelle codiert sind, wobei der Synchronisationsdetektor gekennzeichnet ist durch:

Mittel (2) zum Detektieren von Übergangsflanken von Binärwert-Signalen, die von den RF-Signalen abgeleitet sind,

Zählmittel (6) zum Zählen einer Anzahl von Kanaltaktsignalen, die durch einen externen Kanaltaktsignalgenerator zwischen benachbarten detektierten Übergangsflanken erzeugt werden,

Haltemittel (5) zum Halten eines Zählwertes der Kanaltaktsignale, die durch die Zählmittel zuvor gezählt worden sind, während das Zählmittel eine gegenwärtige Anzahl von Kanaltaktsignalen zählt, die zwischen benachbart detektierten Übergangsflanken erzeugt werden, und

Mittel (7, 8, 9, 10, 11, 12, 13) zum Empfangen von Ausgangssignalen des Zählmittels (6) und des Haltemittels (5) und zum Vergleichen der Ausgangssignale des Zählmittels (6) und des Haltemittels (5) mit vorbestimmten Zählwerten, so daß detektiert wird, ob ein erstes oder zweites Muster von Zählwerten in den gegenwärtigen oder vorhergehenden Zählungen aufgetreten ist, wobei das erste Zählmuster ein Rahmensynchronisationssignal darstellt und das zweite Zählmuster ein Synchronisationssignal zumindest zur Fehlerkorrektur darstellt und wobei das Vorhandensein eines Synchronisationssignals detektiert wird, wenn das erste oder das zweite Zählmuster durch das Vergleichsmittel detektiert wird.

2. Synchronisationssignaldetektor wie in Anspruch 1 beansprucht, bei dem jedes der beiden Muster eine Kombination von Bit-Zählungen, die nicht in den codierten Daten vorhanden sind, wobei die Bitlängen Taktsignale darstellen, die zwischen detektierten Übergangsflanken in den Synchronisationssignalen detektiert werden, aufweisen, wobei jede Bit-Zählung kleiner oder gleich Tmax ist, wobei Tmax die maximale Anzahl von Takten zwischen detektierten Übergangsflanken in den codierten Daten ist, und größer oder gleich Tmin ist, wobei Tmin die minimale Anzahl von Takten zwischen detektierten Übergangsflanken in den codierten Daten ist, jeweils einschließlich, wobei die Muster auch zumindest eine der folgenden Bedingungen (I) bis (III) erfüllen.

(i) in einem magnetischen Aufzeichnungssystem sind die Muster jeweils eine Kombination von Bitlängen, die kleiner als eine maximale Anzahl von Bit- Zählungen zwischen Übergängen der Magnetisierung des Umwandlungscodes ist, der durch die Modulationstabelle definiert ist;

(ii) die Muster sind jeweils eine Kombination verschiedener Bit-Zählungen einschließlich Tmax und

(iii) die Muster sind jeweils eine Kombination von Tmax und einem anderen Tmax, das benachbart dazu ist.

3. Synchronistationssignaldetektor wie in Anspruch 1 beansprucht, bei dem ein Modulationscode, der zum Codieren der codierten Daten benutzt wird, ein Code variabler Länge ist, der verschiedene Codewortlängen besitzt, die von Eingangsdatenwortlängen abhängen, wobei der variable Längencode das Format (d, k; m, n; r) besitzt, wobei bedeuten (d, k) eine Einschränkung, die eine Folge derselben Symbolinformation auferlegt ist (d bedeutet eine minimale Länge eines Symbols "0", k eine maximale Länge des Symbols "0") m eine Basisdatenlänge, n eine Basiscodelänge und r eine Basisdatenlänge der Umwandlung (Einschränkungslänge), wobei d, k, m, n, r, Tmax und Tmin die folgenden Werte besitzen:

d = 4;

k = 22;

m = 2;

n = 5;

r = 5;

Tmax = 23T und

Tmin = 5T.

4. Synchronisationssignaldetektor wie in Anspruch 3 beansprucht, bei dem ein Zwischenraum zwischen Übergängen in dem der zwei Muster eines von folgendem enthält:

22 Bits gefolgt von 22 Bits, 23 Bits gefolgt von 21 Bits, 21 Bits gefolgt von 23 Bits, 23 Bits gefolgt von 22 Bits, 22 Bits gefolgt von 23 Bits und 23 Bits gefolgt von 23 Bits.

5. Synchronisationssignaldetektor wie in Anspruch 1 oder Anspruch 4 beansprucht, bei dem Randbit für eine Listenendeeinstellung jedem Muster angehängt ist.

6. Synchronisationssignaldetektor wie in Anspruch 5 beansprucht, bei dem die Gesamtzahl der Bits des Musters jedes der Synchronisationssignale einschließlich des angehängten Randbits gleich einem Vielfachen von fünf ist.

7. Demodulationsvorrichtung zum Demodulieren von Codedaten variabler Länge mit:

einem Synchronisationssignaldetektor (22) gemäß einem der vorhergehenden Ansprüche;

Zeitsteuermittel (23) zum Detektieren einer Blockgrenze von Codedaten variabler Länge aufgrund von Synchronisationssignalen, die durch das Detektiermittel detektiert worden sind und zum Ausgeben von Zeitsteuerinformationen;

Codelängendetektiermittel (24) zum Detektieren einer Codelänge von Daten variabler Länge;

Datendemodulationsmittel (25), denen die detektierte Codelänge der Daten variabler Länge zugeführt werden, zum Demodulieren der Codedaten variabler Länge in die ursprünglichen Daten gemäß einer Demodulationstabelle, die benutzt wird, um die codierten Daten variabler Länge aufgrund von detektierten Codelängendaten, die durch die Codelängendetektiermittel ausgegeben werden und den Zeitsteuerinformationen, die durch die Zeitsteuermittel ausgegeben werden, zu decodieren und

Anpassmittel (26) zum Empfangen demodulierter ursprünglicher Daten, die durch die Datendemodulationsmittel ausgegeben werden, und von Zeitsteuerinformation, die durch die Zeitsteuermittel ausgegeben werden als Eingangssignale, wobei die Eingangssignale zum Anpassen der ursprünglichen Daten an eine externe Schaltung benutzt werden.

8. Verfahren zum Detektieren von Synchronisationssignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, die Daten enthalten, die gemäß einer Modulationstabelle codiert worden sind, wobei das Synchronisationssignaldetektierverfahren gekennzeichnet ist durch:

Detektieren (2) der Übergangsflanken von Binärwert-Signalen, die von den RF-Signalen abgeleitet worden sind,

Zählen (6) einer Anzahl von Kanaltakten, die durch einen externen Kanaltaktsignalgenerator zwischen benachbart detektierten Übergangsflanken erzeugt worden sind,

Halten (5) eines Zählwertes des Kanaltaktes der zuvor gezählt worden ist, während eine gegenwärtige Anzahl von Kanaltakten gezählt wird, die zwischen benachbart detektierten Übergangsflanken erzeugt werden.

Empfangen (7, 8, 9, 10, 11, 12, 13) von gegenwärtigen Zählwerten und gehaltener Zählwerte und Vergleichen der gegenwärtigen Zählwerte und der gehaltenen Zählwerte mit vorbestimmten Zählwerten, um zu detektieren, ob ein erstes oder zweites Muster der Zählwerte in dem gegenwärtigen oder vorhergehenden Zählwert aufgetreten ist, wobei das erste Zählwertmuster ein Rahmensynchronisationssignal darstellt und das zweite Zählwertmuster ein Synchronisationssignal zumindest zur Fehlerkorrektur darstellt, wobei das Vorhandensein eines Synchronisationssignals detektiert wird, wenn das erste oder das zweite Zählwertmuster durch die Vergleichsmittel detektiert wird.

9. Synchronisationssignaldetektierverfahren wie in Anspruch 8 beansprucht, bei dem jedes der beiden Muster eine Kombination von Bit-Zählungen, die nicht in den codierten Daten vorhanden sind, wobei Bitlängen Taktsignale darstellen, die zwischen detektierten Übergangsflanken in den Synchronisationssignalen detektiert werden, aufweisen, wobei jede Bit-Zählung kleiner oder gleich Tmax ist, wobei Tmax die maximale Anzahl von Takten zwischen detektierten Übergangsflanken in den codierten Daten ist, und größer oder gleich Tmin ist, wobei Tmin die minimale Anzahl von Takten zwischen detektierten Übergangsflanken in den codierten Daten ist, jeweils einschließlich, wobei die Muster auch zumindest eine der folgenden Bedingungen (i) bis (iii) erfüllen:

10. Synchronisationssignaldetektierverfahren wie in Anspruch 8 beansprucht, bei dem ein Modulationscode, der zum Codieren der codierten Daten benutzt wird, ein Code variabler Länge ist, der verschiedene Codewortlängen besitzt, die von Eingangsdatenwortlängen abhängen, wobei der variable Längencode das Format (d, k; m, n; r) besitzt, wobei bedeuten (d, k) eine Einschränkung, die eine Folge derselben Symbolinformation auferlegt ist (d bedeutet eine minimale Länge eines Symbols "0", k eine maximale Länge des Symbols "0", m eine Basisdatenlänge, n eine Basiscodelänge und r eine Basisdatenlänge der Umwandlung (Einschränkungslänge), wobei d, k, m, n, r, Tmax und Tmin die folgenden Werte besitzen:

d = 4;

k = 22;

m = 2;

n = 5;

r = 5;

Tmax = 23T und

Tmin = 5T.

11. Synchronisationssignalnachweisverfahren wie in Anspruch 10 beansprucht, bei dem ein Zwischenraum zwischen Übergängen in jedem der zwei Muster eines von folgendem enthält:

22 Bits gefolgt von 22 Bits, 23 Bits gefolgt von 21 Bits, 21 Bits gefolgt von 23 Bits, 23 Bits gefolgt von 22 Bits, 22 Bits gefolgt von 23 Bits, und 23 Bits gefolgt von 23 Bits.

12. Synchronisationssignalnachweisverfahren wie in Anspruch 8 beansprucht, bei dem ein Randbit für eine Listenendeeinstellung jedem Muster angehängt ist.

13. Synchronisationssignalnachweisverfahren wie in Anspruch 12 beansprucht, bei dem die Gesamtzahl der Bits des Musters jedes der Synchronisationssignale einschließlich des angehängten Randbits gleich einem Vielfachen von fünf ist.