DE69332191T2

DE69332191T2 - Halbleiteranordnung mit Überchipanschlüssen

Info

Publication number: DE69332191T2
Application number: DE69332191T
Authority: DE
Inventors: David D. Afshar; Charles G. Bigler; James J. Casto; Michael B. Mcshane
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1992-02-03
Filing date: 1993-01-25
Publication date: 2002-12-12
Anticipated expiration: 2013-01-26
Also published as: EP0554742A3; JPH05275606A; EP0843356A2; JP3161128B2; DE69321266D1; EP0843356A3; EP0843356B1; DE69321266T2; US5455200A; KR930018704A; US5381036A; KR100276781B1; EP0554742A2; SG46298A1; EP0554742B1; DE69332191D1

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein Halbleiteranordnungen, und genauer Lead-On-Chip-Halbleiteranordnungen und Verfahren zu deren Herstellung.

Hintergrund der Erfindung

Lead-On-Chip (LOC) stellt eine Gehäusetechnik dar, die von verschiedenen Herstellern angewendet wird, insbesondere denjenigen, die Halbleiter-Speicheranordnungen einschließlich DRAMs (dynamische Direktzugriffsspeicher - "dynamic random access memories") und SRAMs (statische Direktzugriffsspeicher - "static random access memories") herstellen. Herkömmliche LOC-Anordnungen weisen eine Mehrzahl von Anschlussdrähten auf, die auf einer aktiven Fläche eines Halbleiterchips angeordnet und an dieser befestigt sind, daher der Name Lead-On-Chip. Ein Hauptvorteil von LOC ist, dass das Verhältnis zwischen der Größe des Halbleiterchips und der Größe eines Gehäuses, das diesen Chip einkapselt, ziemlich groß ist. Dieser Vorteil wird erreicht, weil ein Chip-Montagebereich, auch bekannt als Flag oder Chipkontaktfläche, nicht benötigt wird, da der Chip statt dessen an den Anschlussdrähten befestigt wird. Das Verhältnis Chipgröße zu Gehäusegröße stellt einen wichtigen Faktor für Halbleiterhersteller dar, weil Kunden immer kleinere Anordnungen verlangen.
Während LOC in gewisser Weise eine attraktive Gehäusealternative ist, sind viele vorgeschlagene LOC-Systeme nicht flexibel genug, um verschiedenen Chipdesigns Rechnung zu tragen. Beispielsweise erfordert ein Großteil der bestehenden LOC-Technologie, dass Bondflächen eines Halbleiterchips in einer Mittelreihe des Chips angeordnet sind. Verschiedene Halbleiterhersteller haben jedoch bestehende Chipdesigns, die periphere Bondflächen aufweisen. Andere LOC-Techniken sind für Chips mit Bondflächen auf zwei gegenüber liegenden Enden eines Chips entwickelt worden. Nichtsdestoweniger sind diese Techniken nicht anwendbar auf Chips, die Bondflächen um die gesamte Peripherie des Chips herum aufweisen. Um von den Vorteilen von LOC profitieren zu können, müssen Halbleiterhersteller die peripheren Bondflächen-Chips neu designen, um End-Only-Bondflächen oder zentral angeordnete Bondflächen zu haben. Neudesigns von Chips sind kostspielig und zeitraubend. Des Weiteren kann ein Neudesign des Chips zu einem Chip führen, der größer als der original designte Chip ist. Als ein anderes Beispiel designen einige Halbleiterhersteller einen Chip vielmehr so, dass der Chip unter Verwendung irgendeiner von mehreren Techniken gepackt werden kann, als dass sie den Chip für jeden einzelnen Gehäuse-Typ neu designen müssen. Ein weit verbreiteter Fall ist ein Chip, der so designt ist, dass er entweder unter Verwendung eines Metall-Anschlussrahmens oder eines TAB ("tape automated bonding")- Anschlussrahmens gepackt wird. Ein Großteil der bestehenden LOC-Technologie ist lediglich auf die Verwendung von Metall-Anschlussrahmen gerichtet und kann nicht in TAB implementiert werden.
EP-A-400 324 (IBM) offenbart einen Halbleiterchip, der innerhalb eines verkapselnden Materials abgeschiedene Bondanschlüsse aufweist, die eine Mehrzahl von selbsttragenden, unitären, diskreten und kontinuierlichen Zuleitungsrahmenleitern aufweisen, die an verschiedenen Stellen um den Halbleiterchip herum und aus dem Einkapselungsmaterial überkragend angeordnet sind, so dass diskrete Drähte verwendet werden können, um die Leiter an die Terminals anzuschließen. Extrem lange Bonddrähte werden durch die Verbindung ausgewählter Zuleitungsrahmenleiter an einen Parallelleiter durch eine Drahtbrücke ("jumper wire") und anschließendes Verbinden des Parallelleiters mit einem gewünschten Terminal mittels eines kurzen Drahts vermieden.
EP-A-409 173 (NEC) offenbart eine Halbleiteranordnung, die ein Halbleitersubstrat, einen Isolierfilm, eine leitende Platte und einen Zuleitungsrahmen aufweist. Auf dem Halbleitersubstrat sind eine Mehrzahl von Elektroden und eine Mehrzahl von aktiven Elementen ausgebildet. Der Isolierfilm ist an eine Oberfläche des Halbleitersubstrats gebunden, auf der die aktiven Elemente ausgebildet sind. Die leitende Platte ist auf dem Isolierfilm angeordnet. Der Zuleitungsrahmen umfasst eine Mehrzahl von Verbindungsterminals, die selektiv in vorbestimmten Bereichen auf der leitenden Platte über einen weiteren Isolierfilm angeordnet sind, und Anschlussdrähte, die sich seitlich von den Verbindungsterminals erstrecken.
Gemäß der vorliegenden Erfindung wird eine Lead-On- Chip-Halbleiteranordnung entsprechend dem Anspruch 1 zur Verfügung gestellt.

Zusammenfassung der Erfindung

Die vorliegende Erfindung überwindet viele der mit dem Stand der Technik verbundenen Nachteile. In einer Form weist eine Halbleiteranordnung gemäß der vorliegenden Erfindung einen Halbleiterchip auf, der eine Peripherie, eine aktive Oberfläche und eine Mittellinie besitzt. Eine Mehrzahl von Bondflächen sind auf der aktiven Fläche des Chips entlang zumindest zweier Seiten der Peripherie ausgebildet. Eine Mehrzahl von Anschlussdrähten überzieht die aktive Oberfläche und den Chip, so dass die Anschlussdrähte zwischen die Mehrzahl der Bondflächen eingestreut sind. Jeder Anschlussdraht weist einen On-Chip-Abschnitt, der mit einer Bondfläche drahtgebondet ist, und einen Off- Chip-Abschnitt auf. Der On-Chip-Abschnitt mindestens eines Anschlussdrahtes ist so konfiguriert, dass er sich gabelt, wobei ein Ast des gegabelten Anschlussdrahtes keine direkte drahtgebondete Verbindung zu einer Bondfläche aufweist.
Diese und andere Merkmale und Vorteile werden durch die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Zeichnungen deutlicher verstanden. Es ist wichtig, anzumerken, dass die Abbildungen nicht notwendigerweise maßstäblich gezeichnet sind, und dass andere Ausführungsformen der vorliegenden Erfindung, die nicht besonders dargestellt sind, existieren können.

Kurze Beschreibung der Zeichnungen

Lediglich als Beispiel und mit speziellem Bezug zu Fig. 3 wird nun eine Ausführungsform der vorliegenden Erfindung beschrieben, wobei die Fig. 1 und 2 vom Erfinder angewendet werden können und wobei
Fig. 1 eine Draufsicht einer Halbleiteranordnung ist;
Fig. 2 eine Explosionsdarstellung des Gebiets 34 von Fig. 1 ist; und
Fig. 3 eine Draufsicht Halbleiteranordnung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist.

Beschreibung einer bevorzugten Ausführungsform

Die vorliegende Erfindung stellt Halbleiterherstellern Flexibilität für das Chipdesign zur Verfügung. In einer Form der Erfindung weist ein Halbleiterchip periphere Bondflächen auf und verwendet ein Lead-On-Chip-Konzept ("LOC"). Anschlussdrähte erstrecken sich quer über eine aktive Oberfläche eines Chips zwischen den Bondflächen, um den peripheren Bondflächen Rechnung zu tragen. Zusätzlich erstrecken sich Anschlussdrähte weit über die Bondflächen hinaus in Richtung auf eine Mittellinie des Gehäuses, um die Verdrahtungsfläche zu vergrößern. Die Vergrößerung der Verdrahtungsfläche hat zumindest zwei Vorteile. Ein Vorteil ist, dass ein größerer Oberflächenbereich die Haftung zwischen den Anschlussdrähten und dem Chip und zwischen den Anschlussdrähten und einem aus Harz gegossenen Gehäusekörper verbessert. Ein anderer Vorteil ist, dass ein größerer Anschlussdrahtbereich auch die Wärmeableitung von der aktiven Chipoberfläche an die Umgebung durch die wärmeleitfähigen Anschlussdrähte verbessert. Obwohl sich die Anschlussdrähte einer Halbleiteranordnung gemäß der vorliegenden Erfindung über die Bondflächen hinaus erstrecken, werden die Drahtbondlängen kurz gehalten, da Drahtbondungen zu einem zentralen Abschnitt der Anschlussdrähte hergestellt werden, im Gegensatz zu Anschlussdrahtenden. Kurze Drahtverbindungen reduzieren die Möglichkeit von Leitungswabbeln ("wire sweep") während eines Gehäusegießverfahrens und verringern auch die Möglichkeit des elektrischen Kurzschließens zweier Drähte oder des Kurzschließens eines Drahts mit einem ungünstigen gelegenen Anschlussdraht. Jeder dieser Vorteile und andere wünschenswerte Merkmale der vorliegenden Erfindung werden unten detaillierter beschrieben.
Fig. 1 zeigt eine Halbleiteranordnung 10 in Draufsicht. Die Anordnung 10 umfasst einen Halbleiterchip 12. Eine aktive Oberfläche des Chips ist gezeigt und umfasst eine Mehrzahl von Bondflächen 28, die entlang einer Peripherie des Chips angeordnet sind. Der Chip hat vier Seiten, wovon zwei viel länger als die anderen beiden sind. Diese rechteckige Chipform ist in Halbleiter-Speicheranordnungen weit verbreitet. Es versteht sich jedoch von selbst, dass die vorliegende Erfindung mit anderen Anordnungsarten, wie Gate-Arrays, Mikroprozessoren, analogen Anordnungen und dergleichen verwendet werden kann. Die aktive Oberfläche des Halbleiterchips 12 ist durch ein Isolierband 18, das eine Klebeschicht oder eine Klebebeschichtung auf jeder Hauptseite trägt, an einen Zuleitungsrahmen 16 gebunden. Das doppelseitig klebende Isolierband wird dazu verwendet, die Anschlussdrähte 14 an den Chip 12 zu bonden. Das Isolierband 18 kann ein beliebiges der handelsüblichen Bänder sein, die im herkömmlichen LOC-Gehäuse verwendet werden. Handelsübliche verwendete Isolierbänder sind oft Polymere, wie beispielsweise Polyimid-Material. Klebematerialien können auch ein Polyimid, oder ein Epoxy, ein Acryl, eine Variante dieser Materialien oder dergleichen sein.
In Fig. 1 ist nur ein Teil des Zuleitungsrahmens 16 gezeigt. Die gezeigten Abschnitte umfassen Schienenabschnitte 20, Verbindungsglied 22, und eine Mehrzahl von Anschlussdrähten 24. Der Zuleitungsrahmen 16 liegt in Streifenform vor, so dass viele Halbleiterchips an einem Zuleitungsrahmen angebracht werden können. Für Zwecke des Verständnisses der vorliegenden Erfindung ist es jedoch lediglich notwendig, die Abschnitte des Zuleitungsrahmens zu zeigen, die mit einem Halbleiterchip in Beziehung stehen.
Der Zuleitungsrahmen 16 ist aus Materialien hergestellt, die in herkömmlichen Zuleitungsrahmen verwendet werden, zum Beispiel Kupfer, eine Kupferlegierung, eine Eisen-Nickel-Legierung oder dergleichen.
Wie in Fig. 1 gezeigt, erstreckt sich das Verbindungsglied 22 entlang einer Mittellinie A-A des Chips 12 und trifft auf entgegengesetzte Schienenabschnitte 20 des Zuleitungsrahmens 16. Verbindungsglieder werden in einem herkömmlichen Zuleitungsrahmen verwendet, um einen Chipmontagefläche, auch bekannt als Flag oder Chipkontaktfläche zu unterbrechen. LOC-Zuleitungsrahmen benötigen keinen Chipanschluss, da ein Chip an Anschlussdrähte angeschlossen wird. Ein Verbindungsglied dient jedoch zwei weiteren Zwecken. Zunächst stellt das Verbindungsglied 22 des Zuleitungsrahmens 16 einen zusätzlichen Oberflächenbereich zum Anhängen an den Chip 12 und zum Anheften eines gegossenen Harzmaterials zur Verfügung, das gegebenenfalls einen (nicht gezeigten) Gehäusekörper bildet. Falls nötig kann das Verbindungsglied so modifiziert werden, dass sie Stützelemente 26 für zusätzliche Oberflächenbereiche und verbesserte Haftung umfasst. Ein anderer Zweck, das Verbindungsglied 22 zu haben. Das Verbindungsglied kann auch dazu verwendet werden, elektrische Spannung in der Anordnung zu verteilen. Das Verbindungsglied wird zur Stromverteilung verwendet, jede elektrische Spannung kann jedoch über die gesamte Anordnung verteilt werden. Wie in Fig. 1 gezeigt, ist das Verbindungsglied durch leitende Drähte 30 elektrisch an die Bondflächen 28 gekoppelt. Ein Anschlussdraht 32 ist in dem Verbindungsglied 22 integriert. Auf diese Weise wird eine dem Anschlussdraht 32 zugeführte Spannung durch das Verbindungsglied quer über den Chip verteilt. Obwohl die Anordnung 10 auf jeder von zwei Seiten des Chips 12 zwei Bondflächen 28 aufweist, die elektrisch mit dem Verbindungsglied gekoppelt sind, ist dies keine Bedingung der Erfindung. Eine Spannungsverteilung kann dadurch erreicht werden, dass eine oder mehr Bondflächen und ein oder mehr Anschlussdrähte elektrisch an das Verbindungsglied gekoppelt werden. Des Weiteren kann mehr als ein Verbindungsglied für Spannungsverteilungszwecke verwendet werden. Obwohl Fig. 1 das Verbindungsglied 22 so zeigt, dass die elektrische Spannung von einem Ende des Chips 12 zum anderen verteilt wird, kann ein Verbindungsglied die Spannung von und zu jedem Punkt des Chips verteilen. So könnte beispielsweise eine Spannungs-Bondfläche durch ein Drahtbonding elektrisch an eines der Stützelemente 26 in Fig. 1 gekoppelt sein, um Spannung vom Zentrum des Chips zu einem anderen Abschnitt der Anordnung zu verteilen.
Die Anschlussdrähte 24 des Zuleitungsrahmens 16 weisen jeder drei unterschiedliche Abschnitte auf. Ein Anschlussdraht in Fig. 1, der durch einen Bereich 34 hervorgehoben ist, ist in einer Explosionsansicht in Fig. 2 gezeigt, um jede der drei Anschlussdrahtabschnitte deutlicher aufzuzeigen. Der Anschlussdraht 24 weist einen zentralen Abschnitt 36 auf, an den ein leitender Draht 30 angebunden ist. Die Dimensionen des zentralen Abschnitts sollten ausreichend sein, um eine vernünftige Bondingtargetfläche während des Anbindens der leitenden Drähte zur Verfügung zu stellen.
Ein innerer Abschnitt 38 des Anschlussdrahts 24 stellt einen zweiten Anschlussdrahtabschnitt dar und ist ebenfalls in Fig. 2 gezeigt. Der innere Abschnitt 38 erstreckt sich von dem zentralen Abschnitt 36 in Richtung auf die Mittellinie A-A des Chips 12, wie in Fig. 1 gezeigt. Herkömmliche Zuleitungsrahmen binden einen leitenden Draht eher an eine Spitze eines Anschlussdrahtes als an einen zentralen Abschnitt. Durch Ausdehnen des Anschlussdrahtes bis über den angebundenen Abschnitt hinaus in Richtung auf das Zentrum des Chips wird mehr Verdrahtungsfläche zur Verfügung gestellt, und die Haftung des Anschlussdrahtes zu dem Isolierfilm 18, dem Chip 12 und einem aus Harz gegossenen Gehäusekörper (nicht gezeigt) wird verbessert. Ebenso kann der Chip 12 Bondflächen umfassen, die eher nahe der Mitte des Chips als entlang der Chipperipherie angeordnet sind. In diesem Fall kann ein leitender Draht an die inneren Anschlussdrahtabschnitte 38 angebunden werden, um den internen Bondflächen Rechnung zu tragen, wie in dem Bereich 40 der Fig. 1 gezeigt. In einem Beispiel sind die inneren Abschnitte 38 breiter ausgestaltet als andere Abschnitte der Anschlussdrähte, um die Haftung weiter zu verbessern.
Noch ein anderer Nutzen der inneren Abschnitte 38 ist, dass die inneren Abschnitte der Anschlussdrähte während des Drahtbondens als Klemmbereich verwendet werden können.
Beim Drahtbonden von leitenden Drähten zwischen Anschlussdrähten eines Zuleitungsrahmens und Bondflächen eines Halbleiterchips ist es wichtig, dass die Anschlussdrähte ruhig gehalten werden, um ein sauberes Bonden zu gewährleisten. Als Teil des Zuleitungsrahmens sind Anschlussdrähte relativ lange Freiträger, die leicht verbogen werden können. Um ein Verbiegen der Zuleitungen während des Bondens und eine generelle Bewegung des Zuleitungsrahmens zu vermeiden, werden die äußeren Abschnitte der Anschlussdrähte typischerweise durch ein Klemmwerkzeug einer Drahtbondingvorrichtung nach unten gehalten. Das Klemmwerkzeug ist so konstruiert, dass es einen Zugriff auf einen Halbleiterchip und auf Bondierungsabschnitte der Anschlussdrähte, meistens deren Spitzen, erlaubt. Der Klemmbereich eines Zuleitungsrahmens umschließt meistens einen Halbleiterchip und ist von diesem mit Abstand angeordnet. Zum Beispiel könnte der Bereich hinter einer Gehäuseumrisslinie 44 einen konventionellen Klemmbereich darstellen. In Bezug auf LOC-Gehäusetechniken stellen herkömmliche Klemmverfahren jedoch oft nicht genügend Stabilität für die Anschlussdrähte zur Verfügung. Da LOC-Zuleitungsrahmen Anschlussdrähte aufweisen, die sich über einen Chip hinaus erstrecken, ist der Abschnitt eines nicht durch ein peripheres Klemmwerkzeug geklemmten Anschlussdrahtes länger im Vergleich zu anderen Zuleitungsrahmendesigns. Je länger der nicht geklemmte Abschnitt des Anschlussdrahtes ist, um so leichter ist es für den Anschlussdraht, sich während des Drahtbondingverfahrens zu bewegen.
Die inneren Anschlussdrahtabschnitte 38 können als ein Klemmbereich benutzt werden. Ein möglicher Klemmbereich ist in Fig. 1 als Klemmbereich 41 definiert. Der Klemmbereich 41 hat die Form eines Kreuzes; dies ist jedoch keine Bedingung der vorliegenden Erfindung. Jeder Bereich oder Abschnitt der inneren Abschnitte 38 der Anschlussdrähte 24 kann als Klemmbereich verwendet werden. Beim Klemmen des Zuleitungsrahmens 16 während des Drahtanbindeverfahrens ist es wichtig, dass alle Bondflächen und alle Anschlussdrahtabschnitte, die angebunden werden sollen, zugänglich sind. Beispielsweise wäre man, wenn ein Klemmwerkzeug verwendet würde, das den Klemmbereich 41 aufweist, nicht in der Lage, die interne Bondfläche des in Fig. 1 gezeigten Bereichs 40 mit einzuschließen, da diese Region geklemmt würde. Durch ein Klemmen des Zuleitungsrahmens entlang des Klemmbereichs 41 werden die auskragenden Enden der Anschlussdrähte 24 sicher nahe der zentralen Bindungsabschnitte 36 der Anschlussdrähte postiert. Beim Klemmen des Zuleitungsrahmens in einem Bereich, der die aktive Chipoberfläche überdeckt, ist es ebenfalls wichtig, dass der durch das Klemmwerkzeug aufgebrachte Druck nicht den Chip beschädigt.
Ein dritter Abschnitt eines jeden Anschlussdrahtes 24 ist ein in Fig. 2 gezeigter äußerer Abschnitt 42, der sich von dem zentralen Abschnitt 36 und dem Chip 12 weg erstreckt. Beim Bilden eines Gehäusekörpers für die Anordnung 10 erstrecken sich die äußeren Abschnitte 42 ebenfalls aus dem Gehäusekörper heraus in eine vorbestimmte Anschlussdrahtkonfiguration. Während ein konkreter Gehäusekörper in Fig. 1 nicht gezeigt ist, ist ein Gehäuseumriss 44 als Bezug enthalten. Der äußere Abschnitt 42 des Anschlussdrahtes 24 umfasst eine Öffnung 48. Die Öffnung ist vorgesehen, um die Haftung zwischen dem Anschlussdraht und dem Gehäusekörpermaterial zu verbessern, sie ist jedoch nicht notwendig für die Ausführung der Erfindung.
Die in Fig. 1 gezeigte Anordnung 10 umfasst auch verschiedene Justierungsstrukturen. Vor allem sind verschiedene Anschlussdrähte mit Chip-Justierungsstrukturen 50 versehen. Bei den Chip-Justierungsstrukturen 50 handelt es sich um Vorsprünge, die sich von den Anschlussdrähten erstrecken und die geeignete Position des Chips 12 bestimmen. Beim Anbinden des Chips 12 an den Zuleitungsrahmen 16 können ein automatisiertes Werkzeug oder ein menschlicher Bediener die Justierungsstrukturen 50 dazu benutzen, den Chip relativ zu dem Zuleitungsrahmen sauber auszurichten. In der Anordnung 10 weisen acht Leitungen die Justierungsstrukturen auf, wobei jedes nach einer Seite des Chips ausgerichtet ist. Es ist nicht notwendig, dass acht Leitungen mit Justierungsstrukturen ausgestattet sind, um eine saubere Ausrichtung zu gewährleisten. Beispielsweise können zwei oder mehr Merkmale, die entweder zu einer Seite oder einer Ecke des Chips ausgerichtet sind, dazu verwendet werden, die Position des Chips zu bestimmen.
Band-Justierungsstrukturen 52 sind ebenfalls in Bereichen des Zuleitungsrahmens 16 enthalten. Die Band-Justierungsstrukturen 52 sind in ähnlicher Weise wie die Chip- Justierungsstrukturen 50 implementiert. Ein adhäsiv beschichtetes Isolierband wird typischerweise zuerst an einem Zuleitungsrahmen befestigt. Der Zuleitungsrahmen mit dem daran befestigten Band wird dann ausgerichtet und an einen Halbleiterchip gebunden. Die in Fig. 1 gezeigten Band-Justierungsstrukturen helfen automatisierten Herstellanlagen und menschlichen Bedienern bei der Bestimmung der genauen Position des Isolierbandes 18 relativ zu dem Zuleitungsrahmen 16. Band-Justierungsstrukturen sind sowohl auf den Anschlussdrähten 24 als auch auf den Stützkörpern 26 vorgesehen. Wie in Bezug auf die Chip-Justierungsstrukturen erwähnt, kann die genaue Anzahl von Band- Justierungsstrukturen variieren und die Merkmale können entweder auf eine Seite des Isolierbandes 18 oder auf eine Bandecke ausgerichtet sein.
In Fig. 3 ist eine Draufsicht einer Halbleiteranordnung 70 gemäß der vorliegenden Erfindung gezeigt. Elemente der Anordnung 70, die Elementen der Anordnung 10 entsprechen, sind mit gleichen Bezugszeichen wie in Fig. 1 bezeichnet. Einige Unterschiede zwischen der Anordnung 10 und der Anordnung 70 sind, dass Anordnung 70 kein Verbindungsglied aufweist, und dass die Bondflächen 14 der Anordnung 70 peripher sind, jedoch nur entlang zweier Seiten des Chips 17. Wie vorher diskutiert, sind Verbindungsglieder in LOC-Anwendungen nicht notwendig. In einer Ausführungsform der vorliegenden Erfindung werden jedoch Verbindungsglieder zur Stromverteilung in einer Anordnung verwendet und dienen der Verbesserung der Haftung des Zuleitungsrahmens zu anderen Elementen der Anordnung. Halbleiter-Speicheranordnungen besitzen oft Bondflächen auf nur zwei Seiten eines Chips. Fig. 3 zeigt einen Weg, auf dem die vorliegende Erfindung in Verbindung mit einer solchen Speicheranordnung verwendet werden kann. Andere unterscheidende Merkmale der Anordnung 70 sind die Verwendung von zwei Isolierbändern 18 statt eines, und ein interner, rechteckiger Klemmbereich 41 statt eines kreuzförmigen Klemmbereichs.
Wie vorher bemerkt sind die Anschlussdrähte 24 der Anordnung 70 mit Abstand zwischen den Bondflächen 14 angeordnet. Leitende Drähte 30 werden verwendet, um die zentralen Abschnitte der Anschlussdrähte elektrisch zu koppeln, während innere Abschnitte der Anschlussdrähte sich nach innen in Richtung der Mittellinie A-A erstrecken. Beide Aspekte versetzen eine Anordnung gemäß der vorliegenden Erfindung in die Lage, verschiedene Vorteile gegenüber herkömmlichen LOC-Anordnungen aufzuweisen. Beispielsweise weist eine Anordnung gemäß der vorliegenden Erfindung eine verbesserte Haftung zwischen einem Zuleitungsrahmen, einem Halbleiterchip, einem Klebeband und einem gegossenen Harzkapselungsmaterial auf. Ein Hauptgrund für diesen Vorteil ist eine Gesamtvergrößerung der Oberfläche für Anschlussdrähte. Aspekte der vorliegenden Erfindung, die zur Vergrößerung der Zuleitungsrahmenoberfläche beitragen, sind die Ausdehnung der Leitungen von dem drahtgebondeten Abschnitt in Richtung auf das Zentrum des Chips, die Verwendung eines Verbindungsgliedes, und die Verbreiterung der inneren Abschnitte der Anschlussdrähte auf mehr als die minimale Anschlussdrahtbreite. Die Verwendung eines Verbindungsgliedes schafft einen zweckmäßigen Weg der Stromverteilung in der Anordnung. Ein weiterer Vorteil der vorliegenden Erfindung ist, dass sie auf Chips anwendbar ist, die periphere Bondflächen aufweisen. Auf diese Weise können Chips, die in einer LOC-Implementierung verwendet werden, auch in anderen Gehäusen verwendet werden, ohne dass der Chip neu designed oder ein neues Layout erstellt werden muss. Noch ein weiterer Vorteil der vorliegenden Erfindung ist die Fähigkeit, innere Anschlussdrahtabschnitte, die einen Chip überziehen, während der Drahtanbindung festzuklemmen, um eine Bewegung des Anschlussdrahtes zu verhindern, um dadurch die Anbindungsgenauigkeit zu verbessern. Des weiteren wird die Genauigkeit der Anbringung eines Chips oder eines Klebebandes an einen Zuleitungsrahmen gemäß der vorliegenden Erfindung durch die Verwendung von Justierungsstrukturen, die auf Anschlussdrähten und anderen Elementen des Zuleitungsrahmens angebracht sind, verbessert.
Es ist daher offensichtlich, dass gemäß der vorliegenden Erfindung eine Lead-On-Chip-Halbleiteranordnung und ein Verfahren zu deren Herstellung zur Verfügung gestellt wurde, das die vorher ausgeführte Notwendigkeit und die Vorteile vollkommen erfüllt. Obwohl die Erfindung in Bezug auf eine spezielle Ausführungsform davon beschrieben und gezeigt wurde, ist es nicht beabsichtigt, dass die Erfindung auf diese gezeigten Ausführungsformen beschränkt sein soll. Die Fachleute werden erkennen, dass Modifikationen und Abweichungen vorgenommen werden können, ohne vom Geist der Erfindung abzuweichen. So ist die vorliegende Erfindung beispielsweise nicht auf Anordnungen beschränkt, die eine "dual-in-line-" oder SOJ-Anschlussdrahtkonfiguration ("small outline J-lead") aufweisen. Die Erfindung kann mit Halbleiteranordnungen durchgeführt werden, die Anschlussdrähte auf jeder Anzahl von Seiten eines Gehäusekörpers aufweisen. Zudem ist eine Anordnung gemäß der vorliegenden Erfindung nicht auf eine bestimmte Anzahl von Anschlussdrähten, Bondflächen, Chips etc. beschränkt. Auch ist die Erfindung nicht beschränkt auf irgendwelche speziellen Arten von Materialien oder Typen von Halbleiterchips. Es ist auch wichtig anzumerken, dass Bondflächen entlang der "Peripherie" und "periphere" Bondflächen, wie sie hierin erwähnt werden, nicht die Verwendung von nicht-peripheren Bondflächen ausschließen, und dass dies nicht impliziert, dass Bondflächen entlang der gesamten Peripherie liegen müssen. Obwohl ein gegossenes Harzgehäuse speziell erwähnt wurde, ist die vorliegende Erfindung nicht auf irgendeinen speziellen Gehäusetyp beschränkt. Des weiteren muss eine Mittellinie eines Chips nicht die beiden kurzen Seiten des Chips halbieren, wie hierin gezeigt. Eine Mittellinie eines Halbleiterchips kann gemäß der vorliegenden Erfindung zwei beliebig sich gegenüberliegende Seiten halbieren. Weiterhin kann ein elektrisch isolierendes Klebematerial, dass gemäß der vorliegenden Erfindung verwendet wird, so ausgewählt werden, dass es Schutz vor Alphateilchen bietet. Daher ist es beabsichtigt, dass diese Erfindung alle diese Abweichungen und Modifikationen umfasst, die in den Schutzbereich der anhängenden Patentansprüche fallen.

Claims

1. Lead-On-Chip-Halbleiteranordnung (70), umfassend:

einen Halbleiterchip (12), der eine Peripherie und eine aktive Oberfläche aufweist, wobei die aktive Oberfläche eine Mittellinie (A-A) aufweist, die zwei sich gegenüberliegende Seiten des Chips schneidet;

eine Mehrzahl von auf der aktiven Oberfläche des Chips entlang mindestens zweier Seiten der Peripherie ausgebildeten Bondflächen (14); und

eine Mehrzahl von Anschlussdrähten (24) mit Abschnitten, die die aktive Oberfläche des Chips überziehen, so dass sie die Mehrzahl der Bondflächen durchsetzen, wobei jede Leitung der Mehrzahl von Leitungen umfasst:

einen On-Chip-Abschnitt, der elektrisch an mindestens eine der Mehrzahl von Bondflächen gekoppelt ist und der sich von der Peripherie des Chips in Richtung auf die Mittellinie des Chips erstreckt; und

einen Off-Chip-Abschnitt, der sich von der Peripherie des Chips von dem Chip weg erstreckt;

wobei die On-Chip-Abschnitte der Mehrzahl von Anschlussdrähten an der Mehrzahl von Bondflächen drahtgebondet sind, und dadurch gekennzeichnet, dass der On-Chip-Abschnitt mindestens eines Anschlussdrahtes der Mehrzahl von Anschlussdrähten so konfiguriert ist, dass er sich gabelt, wobei ein Ast des gegabelten Anschlussdrahtes keine direkte drahtgebondete Verbindung zu einer Bondfläche aufweist.

2. Lead-On-Chip-Halbleiteranordnung nach Anspruch 1, wobei der On-Chip-Abschnitt jedes Anschlussdrahtes einen eine Drahtverbindung aufnehmenden elektrischen Verbindungsabschnitt (36) aufweist, der benachbart der Peripherie des Chips angeordnet ist, und einen Erweiterungsabschnitt (38), der sich von dem elektrischen Verbindungsabschnitt in Richtung auf die Mittellinie des Chips erstreckt, wobei der Erweiterungsabschnitt keine Drahtanbindung aufweist und vorgesehen ist, um die Haftung zwischen dem Chip, dem Anschlussdraht und einem gegossenen Gehäusekörper zu verbessern.

3. Lead-On-Chip-Halbleiteranordnung nach Anspruch 1 oder 2, wobei die Chipperipherie vier Seiten umfasst und wobei zumindest eine Bondfläche entlang jeder der vier Seiten angeordnet ist.

4. Lead-On-Chip-Halbleiteranordnung nach Anspruch 1, 2 oder 3, weiterhin umfassend ein Verbindungsglied (22), das über der aktiven Oberfläche des Chips liegt.

5. Lead-On-Chip-Halbleiteranordnung nach Anspruch 4, wobei das Verbindungsglied (22) elektrisch an mindestens eine Bondfläche (28) gekoppelt ist.

6. Lead-On-Chip-Halbleiteranordnung nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip vier Ecken und vier Seiten aufweist und wobei mindestens eine der Mehrzahl von Anschlussdrähten einen Vorsprung (50) aufweist, der mit entweder einer Seite oder einer Ecke des Chips ausgerichtet ist.

7. Lead-On-Chip-Halbleiteranordnung nach einem der vorgehenden Ansprüche, wobei jeder der Mehrzahl von Anschlussdrähten eine minimale Breite aufweist und wobei die inneren Abschnitte jedes der Mehrzahl von Anschlussdrähten eine Breite aufweist, die größer ist als die minimale Breite.