DE69418445T2 - MOS-Bauelement mit einer drainseitigen Kanalimplantation - Google Patents

Description

• Die vorliegende Erfindung betrifft die Herstellung von Metalloxidhalbleitern (MOS) und insbesondere ein verbessertes Verfahren zum Herstellen einer MOS- Vorrichtung mit drainseitigen Implantationsbereichen, die sich in den Kanalbereich erstrecken.
• Neuere Fortschritte in der Halbleiterherstellung machen Schaltungen mit ultrahohem Integrationsgrad (ULSI) mit dichter Layouttopographie möglich. Mit zunehmend dichter werdenden Schaltungen werden die Abmessungen der Polysiliziumgatterfläche extrem klein. In vielen Fällen wurden Schaltungen mit Gatelängen von weniger als einem Mikrometer und in einigen Fällen mit weniger als einem halben Mikrometer hergestellt.
• Es ist wesentlich, kritische Dimensionen zu verringern, so daß die monolithische Schaltung so viele aktive und passive Vorrichtungen wie möglich aufnehmen kann. Es ist ebenfalls wichtig, die nachteiligen Auswirkungen zu kontrollieren, die mit kleineren kritischen Abmessungen einhergehen. Kleinere kritische Abmessungen erzeugen im allgemeinen die sogenannten "Kurzkanaleffekte". Mit abnehmender Kanallänge nimmt beispielsweise die Möglichkeit für elektrische Feldladung zu, den Kurzkanalbereich zu invertieren. Somit können die Auswirkungen eines kurzen Kanals eine erhebliche Verringerung der Schwellenspannung der MOS-Vorrichtung bewirken. Zweitens kann wegen des kurzen Kanals (d. h. der Nähe zwischen Source- und Drainbereich), kanalleckagen während Zeitspannen auftreten, in denen der Transistor völlig abgeschaltet sein sollte. Während sämtliche Transistoren eine Form von Leckage zeigen, kann die Unterschwellenspannungsleckage, die mit einem Kurzkanaltransistor einhergeht, relativ groß sein und zu erheblichen Energieverlusten für die Schaltungsenergiequelle führen. Drittens kann der Drainbereich zu dem nahegelegenen Sourcebereich "durchschlagen", wenn in bezug zur Source und zum Substrat relativ niedrige Spannungen an das Drain angelegt werden. Das Durchschlag phänomen, das oft als "Durchbruchsspannung" (BVDSS) bezeichnet wird, ist ausführlich dokumentiert und besonders akut bei Kurzkanaltransistoren. Die genannten Probleme sind nur einige wenige der dem Fachmann auf diesem Gebiet bekannten vielen Probleme, die mit Kurzkanaleffekten einhergehen.
• Um die Kurzkanaleffekte zu überwinden, verwenden zahlreiche Forscher und Halbleiterhersteller ein bekanntes Verfahren, das als "Large-Angle Inplants" bekannt ist. Large-Angle Implant (LAI) verringert oder sperrt die Ladungsmobilität zwischen dem Source- und dem Drainbereich und innerhalb des Kanals durch Implantieren eines Verunreinigungsbereichs teilweise in den Kanal des der Source oder dem Drain entgegengesetzten Verunreinigungsbereichs. Lai erfordert, daß die Verunreinigungsart in einem nicht senkrechten Winkel von ungefähr 45º in bezug zur Oberseite des Substrats ausgerichtet sein soll. LAI erfolgt, nachdem das Polysilizium aufgebracht und strukturiert ist, wie in Fig. 14 dargestellt. Das LAI Implantat, das eine dem Source- oder Drainbereich 12 entgegengesetzte Verunreinigungsart aufweist (d. h. dieselbe Verunreinigungsart wie das Substrat), kann in das Substrat 10 über eine seitliche Distanz L in den Außenrand des Polysiliziums 14 eindringen.
• Das LAI Verfahren kann für Kanalimplantationen von der Drainseite, der Sourceseite oder von beiden Seiten einer aktiven MOS-Vorrichtung verwendet werden. Wie in Fig. 14 dargestellt, kann die LAI Implantation entweder ausschließlich von beispielsweise der Drainseite her erfolgen, vorausgesetzt, die Sourceseite ist durch Photoresist 16 maskiert. Das Anbringen des Photoresist und das selektive Entfernen des Photoresists in dem aktiven Bereich erfordert einen zusätzlichen Maskierungsschritt. Des weiteren erfordert LAI wegen der nicht senkrechten Ausrichtung, daß eine spezielle Implantiervorrichtung in einem bestimmten Winkel zum Substrat angeordnet werden muß. Ferner muß das Substrat oder die Implantiervorrichtung jedesmal neu ausgerichtet werden, wenn eine Gruppe von Drains (oder Sources) 12 unter einen Polysiliziumbereich 14 implantiert werden sollen. Wie in der Fig. 14 dargestellt, muß der Wafer, wenn drainseitige Implantate erforderlich sind, in seiner Ausrichtung zur Implantiervorrichtung verändert werden, um beide Drainbereiche wie dargestellt zu implantieren. Es kann in vielen Fällen erforderlich sein, den Wafer in vier verschiedene Positionen auszurichten, um sämtliche vier Möglichkeiten für drainseitige Implantatstellen zu erreichen.
• Wie in Fig. 15 dargestellt, zeigt sich ein weiteres Problem der LAI Verfahren sobald die kritischen Abmessungen extrem klein werden. Mit unter einem bestimmten Betrag (z. B. 0,5 um) liegenden kritischen Abmessungen ist unter Umständen ein Implantieren unter dem Polysilizium 14 bei der Geometrie des darüberliegenden Photoresists 16 nicht möglich. Das Photoresist 16 über der Source einer Vorrichtung kann die zum Vorsehen in dem Drain einer benachbarten Vorrichtung bestimmte Verunreinigungsart absorbieren.
• Die zuvor beschriebenen und in den Fig. 14 und 15 dargestellten Probleme entstehen in sämtlichen LAI Verfahren. Zusätzliche Maskierungsschritte und strukturiertes Photoresist sind beim Implantieren auf lediglich der Sourceseite des Kanals erforderlich. Selbst wenn sowohl in der Source-, als auch der Drainseite möglich ist, sind dennoch zusätzliche Maskierungsschritte erforderlich, um die n-Kanal-Vorrichtungen gegenüber den p-Kanal-Vorrichtungen bei der CMOS-Herstellung zu sperren oder zu maskieren. Somit schmälern die Maskierungsschritte und die zugehörigen Ausrichtungsprobleme die Vorteile von LAI beim Überwinden der zuvor beschriebenen Kurzkanalprobleme.
• US-A-4 597 827 offenbart eine LDD MIS Struktur ohne leicht dotierten Sourcebereich, die unter Verwendung des herkömmlichen Selbstausrichtungsverfahrens hergestellt werden kann. Die Struktur weist in einem Siliziumsubstrat einen Gatebereich, einen stark dotierten Drainbereich, einen stark dotierten Sourcebereich und einen leicht dotierten Drainbereich auf. Der Gatebereich besteht aus einer Gate-Elektrode und einem Seitenwandabstandhalter. Der leicht dotierte Drainbereich ist unter dem Seitenwandabstandhalter und in dem Siliziumsubstrat ausgebildet.
• Die zuvor beschriebenen Probleme in Verbindung mit LAI werden zum großen Teil durch das hierin beschriebene verbesserte drain- oder sourceseitige Kanalimplantationsverfahren gelöst. Das heißt, der erfindungsgemäße Kanalimplantationsvorgang hat den Vorteil, daß Verunreinigungen in die Kanalbereiche, die von zu dem der Source- und Drainbereiche entgegengesetzten Typ sind, implantiert werden können, um Kurzkanaleffekten entgegenzuwirken. Das vorliegende Verfahren implantiert nicht mit einem nicht senkrechten Winkel und vermeidet daher die Probleme des Photomaskierens, der Lithographieausrichtung und der Neuausrichtung von Implantierungsvorrichtung und Substrat. Des weiteren ist das erfindungsgemäße Verfahren gut für Mikrostruktur-Geometrien und Schaltungen mit kritischen Abmessungen von bis zu 0,5 Mikrometern und in vielen Fällen weniger als 0,5 Mikrometer geeignet. Ferner fällt das erfindungsgemäße Verfahren in die standardmäßige Photolithographie- Methodologie, wobei bereits existierende Masken mit einem senkrechten Implantationswinkel auf dem Substrat verwendet werden. Das vorliegende Verfahren ist für drainseitiges Implantieren in den Kanalbereich geeignet, wann immer elektrisch programmierbare Transistoren, beispielsweise EPROM Flash- EPROM oder EEPROM Transistoren verwendet werden. Des weiteren können source-, drain- oder source- und drainseitige Implantate für eine standardmäßige PMOS- oder NMOS-Fet-Vorrichtung vorgesehen werden. Somit kann das erfindungsgemäße Verfahren zum Bilden einer beliebigen Kurzkanalvorrichtung in jedem Speicherbereich oder Logikbereich mit MOS-Vorrichtungen verwendet werden.
• Die vorliegende Erfindung schafft ein Verfahren zur Herstellung einer MOS- Vorrichtung mit der folgenden Schrittfolge:
• Vorsehen eines Substrats mit einer Verunreinigung von einem ersten Leitfähigkeitstyp;
• drainseitiges Implantieren der Verunreinigung vom ersten Leitfähigkeitstyp in drainseitige Kanalbereiche und Drain-Bereiche in dem Substrat, wobei jeder drainseitige Implantationsbereich in einem Kanalbereich seitlich durch eine Demarkationslinie begrenzt ist, die eine erhebliche Mehrzahl der im drainseitigen Implantationsbereich von denjenigen Verunreinigungen trennt, die bereits in dem Substrat vorhanden sind;
• Bilden von Polysiliziumstreifen auf dem Substrat, wobei sich jeder Streifen im wesentlichen parallel zu und über einem ausgewählten Bereich der Demarkationslinie erstreckt und den Kanalbereich überlappt, in dem die drainseitige Implantierung erfolgt; und
• Source/Drain-Implantieren einer Verunreinigung von einem zweiten Leitfähigkeitstyp und mit zu derjenigen des Substrats umgekehrter Polarität in einer höheren Dosis als bei dem Schritt des drainseitigen Implantierens und zwar in Source-Bereiche und Drain-Bereiche auf gegenüberliegenden Seiten jedes Polysiliziumstreifens.
• Die Polysiliziumstreifen können durch abdeckendes Aufbringen einer Schicht aus Polysilizium und anschließendes Entfernen gewählter Bereiche der Schicht zur Bildung der Polysiliziumstreifen gebildet werden. In diesem Fall weist jeder Streifen eine Breite auf, die von zwei länglichen Rändern begrenzt ist, und eine Ausrichtungslinie erstreckt sich entlang dem Streifen parallel zu den Rändern, derart, daß die Ausrichtungslinie mit dem ausgewählten Bereich der Demarkationslinie ausgerichtet ist und sich in direktem senkrechtem Abstand über diesem befindet. Die Ausrichtungslinie befindet sich vorzugsweise in der Mitte zwischen den Rändern, so daß die Breite des Polysiliziums mit Abstand direkt über der Demarkationslinie angeordnet ist.
• In Verbindung mit dem gerade genannten Merkmal der mittigen Anordnung der Ausrichtungslinie ist im Artikel "A High-Threshold Low-Capacitance MOS FET" von S. Lucherini, Solid-State Electronics 35(1), Seiten 1489-1492 (1192) ein Beispiel für n-MOS-Transistoren mit hoher Schwellenspannung beschrieben, die durch nur teilweises Implantieren des Kanals gebildet sind. In dieser Offenbarung bedeckt ein starkes B-Implantat den gesamten Sourcebereich und die halbe Kanallänge, wobei der Drainbereich und der dem Drain benachbarte Kanalbereich leicht dotiert sind.
• Gemäß der vorliegenden Erfindung können der drainseitige Kanalbereich und der Drainbereich durch Aufbringen von Photoresist auf das Substrat und Anordnen einer Drainimplatationsmaske auf dem Photoresist implantiert werden. Das Photoresist wird sodann nach der Struktur auf der Drainimplantations maske polymerisiert, und das nicht polymerisierte Photoresist wird entfernt, um eine Ionenbombardierung in das von Photoresist befreite freigelegte Substrat zu ermöglichen. Der Source-Drain-Implantierungsschritt kann die Schritte des Anordnens von Photoresist auf dem Substrat und des Anordnens einer Sourceimplantationsmaske über dem Photoresist aufweisen, wodurch ausgewählte Bereiche des Photoresists polymerisiert werden, so daß nicht polymerisierte Bereiche entfernt werden können. Ausgewählte Sourcebereiche, die von Photoresist frei sind, können sodann einer Ionenbombardierung ausgesetzt werden. Das verbleibende Photoresist kann sodann entfernt werden, um eine Ionenbombardierung in allen aktiven Bereichen des Substrats (d. h. in dem Source- und dem Drainbereich) zu ermöglichen. In diesem Falls beinhaltet der Source- /Drainimplantierungsschritt das Implantieren des Sourcebereichs mit einer geringen Dosis vor dem Implantieren des Source- und des Drainbereichs mit einer höheren Dosis. Es ist wichtig, daß die Drainimplantationsmaske leicht und einfach durch Umkehren der Sourceimplantationsmaske an ausgewählten Stellen gebildet werden kann. Dadurch kann die Drainimplantationsmaske aus der Sourceimplantationsmaske gebildet werden - einer Maske, die normalerweise in einem herkömmlichen Verfahren mit selbstausgerichteter Source verwendet wird.
• Ein zweiter Polysiliziumstreifen kann vor dem Source/Drainimplantationsschritt mit Abstand über dem ersten Polysiliziumstreifen ausgebildet werden, um einen elektrisch programmierbaren Transistor zu bilden. Es kann eine zusätzliche Metallisierungsschicht vorgesehen werden, die Kontakte zum Drainbereich aufweist, um eine Bitleitung in einer Anordnung von Speicherzellen zu bilden. Ein zusätzlicher Polysiliziumstreifen und eine Bitleitung sind zur Speicher anordnungskonfiguration gut geeignet; jedoch sind auch Nicht-Speicheranwendungen möglich.
• Die zugehörigen Zeichnungen zeigen als Beispiele:
• Fig. 1 - eine Draufsicht auf einen Halbleiterchip mit einer Speicheranordnung und Steuerschaltungen gemäß der vorliegenden Erfindung;
• Fig. 2 - eine schematische Darstellung eines Bereichs einer programmierbaren Speicheranordnung gemäß der vorliegenden Erfindung;
• Fig. 3 - eine Draufsicht auf einen Bereich des Kernbereichs einer programmierbaren Logikanordnung gemäß der vorliegenden Erfindung;
• Fig. 4-12 - Querschnittsdarstellungen entlang einer Ebene A-A von Fig. 3 während verschiedener Bearbeitungsschritte gemäß der vorliegenden Erfindung;
• Fig. 13 - eine Querschnittsdarstellung entlang der Ebene B-B der Fig. 3 gemäß der vorliegenden Erfindung;
• Fig. 14 - eine Querschnittsdarstellung eines drain- oder sourceseitigen Implantats nach einem herkömmlichen Large-Angle-Implant-Verfahren;
• Fig. 15 - eine Querschnittsdarstellung eines drain- oder sourceseitigen Implantats mit kleinen kritischen Abmessungen entsprechend einem herkömmlichen Large-Angle-Implant-Verfahren;
• Fig. 16 - eine Querschnittsdarstellung eines drain- oder sourceseitigen Implantats in einer MOS-Vorrichtung gemäß der vorliegenden Erfindung;
• Fig. 17 - eine Draufsicht auf die Fig. 1, wobei die erfindungsgemäßen Sourceimplantatmaskierungsbereiche und die Schwellenspannungseinstellungsmaskierungsbereiche dargestellt sind;
• Fig. 18 - eine Draufsicht auf Fig. 1 mit erfindungsgemäßen Drainimplantatmaskierungsbereichen, die durch eine Kombination von inversen Sourcemaskierungsbereichen und Schwellenspannungseinstellungsbereichen gebildet sind.
• Fig. 1 der Zeichnungen zeigt eine Draufsicht auf einen Halbleiterchip 20 mit erfindungsgemäß ausgebildeten MOS-Vorrichtungen. Die MOS-Vorrichtungen können als Array ausgebildet und in einem Speicherblock 22 angeordnet und/oder in einem Logiksteuerblock 24 ausgebildet sein. Sind die MOS-Vorrichtungen in einem Array 22 ausgebildet, können sie elektrisch programmierbare Transistoren, beispielsweise EEPROMs, EPROMs oder Flash-EPROMs aufweisen. Die Programmierungs- und Löschfunktionen von EPROMs können durch bekannte Verfahren erreicht werden, beispielsweise: (i) Floating-Gate- Tunneloxid, (ii) texturiertes Polysilizium, (iii) Metallnitratoxidsilizium (MNOS) und (iv) EPROM-Tunneloxid (ETOX). Ein Vergleich zwischen Floating-Gate- Tunneloxid, texturiertem Polysilizium und MNOS-Verfahren ist von S. Lai et al. in "Comparison and Trends in Today's Dominate E' Technologies", Int'l Electron Devices Meeting Tech. Digest, (1986), S. 580-583, beschrieben. Die Prinzipien der ETOX-Herstellung sind ebenfalls bekannt und von K. Robinson, "Endurance Brightens the Future of Flash Memory as a Viable Mask-Storage Alternative", Electronic Component News, (Novembr 1988), S. 167-169, beschrieben.
• Ungeachtet der Tatsache, ob EPROM-Vorrichtungen nach Floating-Gate- Tunneloxid-, texturiertem Polysilizium-, MNOS- oder ETOX-Verfahren hergestellt werden, ist stets eine Vielzahl von Lithographieschritten zum Bilden eines floatenden Gates, eines Steuergates, eines Tunnelbereichs etc. innerhalb einer dichten Anordnung programmierbarer Transistoren erforderlich. Wie in Fig. 2 dargestellt, werden die programmierbaren Transistoren 26 innerhalb des Array über die Wortleitungen 28 gesteuert, die mit dem Reihendekodierer 30 verbunden sind. In jedem der Transistoren gespeicherte Informationen können über Bitleitungen 32 gelesen und geschrieben werden, wobei jede Bitleitung mit dem Spaltendekodierer 34 verbunden ist.
• Die Wortleitungen 28 und die Bitleitungen 32 sind nahe beieinander ausgebildet und es ist nur wenig Toleranz für Fehlausrichtungen gegeben. Um die Fehlausrichtungen von Bird-Beak-Eindringproblemen zu beseitigen, die oft mit einer fehlerhaften Ausrichtung von Feldoxid und darüberliegendem Polysilizium einhergehen, haben jüngere Fortschritte zu einer Selbstausrichtung von Sourcebereichen geführt, wie in dem US-Patent 5 101 250 an Arima et al. (durch Bezugnahme Teil des vorliegenden Gegenstandes) und in dem US-Patent 5 120 671 an Tang et al. (durch Bezugnahme Teil des vorliegenden Gegenstands) beschrieben. Das in Tang et al. beschriebene Verfahren der selbstausgerichteten Source ermöglicht das Bilden einer einzelnen durchgehenden Source zwischen zwei Reihen von Transistoren. Die durchgehende Source ist leicht unter Verwendung des Wortleitungsrandes als Maskierungsrand herzustellen. Feldoxide, die sich senkrecht zu den Polysiliziumwortleitungen 28 erstrechen können geätzt und entfernt werden, um den durchgehenden energiemäßig gekoppelten Sourcebereich zu bilden. Fig. 3 zeigt einen durchgehenden Sourcebereich 36 zwischen zwei Polysilizium-Wortleitungen 28. Die Feldoxidbereiche 38 enden am Innenrand des Polysiliziums 28, indem das Feldoxid im Sourcebereich unter Verwendung des Verfahrens der selbstausgerichteten Source entfernt wird. Ein Kanalbereich besteht zwischen den Feldoxiden 38 und unter der Wortleitung 28. Bei einem EPROM-Ausführungsbeispiel ist ein floatendes Gate 40 zwischen dem Kanal und der darüberliegenden Wortleitung 28 vorgesehen.
• Bei Floating-Gate-Tunneloxidverfahren erfolgt das Programmieren (das Bewegen von Elektronen in das floatende Gate) durch Vorspannen der Steuergate oder der Wortleitung 28, während das Löschen (Bewegen von Elektronen aus dem floatenden Gate) durch Vorspannen des Drain erfolgt. Der Elektronentransfer erfolgt über ein dünnes Tunneloxid, das den Drain vom floatenden Gate trennt. Das Tunneloxid liegt im allgemeinen nur in einem kleinen Bereich über dem Drain und nahe einem dickeren Gatteroxid vor. Somit ist es beim Floating- Gate-Tunneloxidverfahren wesentlich, daß sich der Drain mit Abstand unter der floatenden Gate und in den Kanalbereich erstreckt, um ein Programmieren und Löschen der Vorrichtung zu ermöglichen.
• Wie in den bekannten Ausbildungen gemäß den Fig. 14 und 15 beschrieben, kann durch LAI Verfahren ein seitliches Implantieren des Drain im Kanalbereich erreicht werden. Durch Implantieren der drainseitigen Diffusion mit einem zu der Source oder dem Drain entgegengesetzten Dotierungsstoff, können Kurzkanaleffekte wie beschrieben minimiert werden. Aus den zuvor genannten Gründen sind die Vorteile des drainseitigen Implantierens bei EEPROM- oder EPROM-Vorrichtungen offensichtlich. Es ist jedoch ebenfalls ersichtlich, daß die drainseitige, die sourceseitige oder die drain- und sourceseitige Implantation wie im folgenden beschrieben für nicht programmierbare Vorrichtungen (oder Standard-MOSFETS) verwendet werden können.
• In den Fig. 4-12 sind verschiedene Bearbeitungsschritte zum Bilden eines drainseitigen Implantats gemäß der vorliegenden Erfindung dargestellt. Die Bearbeitungsschritte sind lediglich beispielhaft und aus Gründen der Kürze der Darstellung sind nur einige von vielen möglichen Bearbeitungsschritten dargestellt. Zahlreiche Modifizierungen und Zwischenschritte können verwendet werden, um das gewünschte Ergebnis zu erzielen, wie dem Fachmann auf diesem Gebiet bekannt ist. In der Fig. 4 wird eine Drainimplantationsmaske 44 verwendet, um Drainfensteröffnungen in dem auf der Oberseite des Substrats 48 aufgebrachten Photoresists 46 zu bilden. Sobald das Photoresist in geeigneter Weise entsprechend der Drainmaske 44 strukturiert ist, können p-Verunreinigungen in im wesentlichen senkrechtem Winkel (= 7º von der Senkrechten abweichend) in das p-Substrat oder alternativ n-Verunreinigungen in im wesentlichen senkrechtem Winkel (= 7º von der Senkrechten abweichend) in das n- Substrat eingebracht werden. Geeignete p-Verunreinigungen sind B&spplus; und BF&sub2;&spplus;, während geeignete n-Verunreinigungen P&supmin; sind. Implantierungsdosierungen für Bor oder Bordifluorid liegen im allgemeinen im Bereich von 0,5 · 10¹² - 2,0 · 10¹³ Atome/cm² bei einer Implantierungsenergie von ungefähr 46 keV. Die Implantierungsdosierungen für Phosphor liegen im allgemeinen im Bereich von 1,0 · 10¹² - 2,0 · 10¹³ Atome/cm² bei einer Implantierungsenergie von ungefähr 50 keV. Das Implantieren des drainseitigen Kanals und der Drainbereiche 42, wie in Fig. 5 gezeigt, schafft einen leicht dotierten Bereich desselben Typs wie das Substrat, der notwendig ist, um die Leistung der Vorrichtung bei einem Verfahren, das den LAI Verfahren ähnlich ist, zu verbessern.
• Wie in Fig. 6 dargestellt, wird nach der Bildung der leicht dotierten drainseitigen Implantationsbereiche 42, Gatteroxid 50 über dem Substrat 48 gezüchtet und eine Polysiliziumschicht 52 auf dem Gatteroxid 50 angebracht. Wie zuvor beschrieben, kann das Gatteroxid 50 entsprechend dem ETOX-Verfahren ausgebildet sein, oder alternativ eine ungleiche Dicke haben, wobei ein dünneres Tunneloxid nahe den Drainbereichen vorgesehen ist, wie dies beim Tunneloxidverfahren der Fall ist. Nach dem Anbringen des Polysiliziums wird die Polysiliziumätzmaske 54 über dem Polysilizium 52 gezogen, um das Polysilizium zu ätzen und Strukturen in dem Polysilizium 52 auf dem Substrat 48 zu belassen.
• Das strukturierte Polysilizium 55 kann entweder die Gate eines Standard-MOS- Transistors oder die floatende Gate einer EPROM- oder EEPROM-Vorrichtung aufweisen. Wenn eine EPROM- oder EEPROM-Vorrichtung gebildet werden soll, wird ein zweiter Polysiliziumbereich oder eine Wortleitung 28 unmittelbar über der floatenden Gate 40 ausgebildet, wie in den Fig. 3 und 9 gezeigt. Die floatende Gate 40 erstreckt sich nur über dem Kanalbereich und überlappt sich leicht mit den Feldoxidbereichen 38, während die Steuergate 28 sich über die gesamte Array erstreckt und eine Wortleitung bildet.
• Es ist wichtig festzustellen, daß die Drainmaske 44 und die Polysiliziummaske 54 eng miteinander ausgerichtet sind, um ein strukturiertes Polysilizium 55 zu bilden, das eine Demarkationslinie 56 überlagert. Die Demarkationslinie ist hier als seitlicher Trennpunkt zwischen einer wesentlichen Mehrheit von in den Bereich 42 implantierten Verunreinigungen (z. B. 90%) und den bereits im Substrat 48 vorhandenen Verunreinigungen definiert. Der strukturierte Polysili ziumstreifen 55 hat eine Breite W, die von zwei länglichen Rändern 58A und 58B begrenzt ist, wie in Fig. 8 dargestellt. Eine Ausrichtlinie 60 erstreckt sich über die Länge des Polysiliziumstreifens SS parallel zu den Rändern 58A und 58B. Die Ausrichtlinie 60 ist mit der Demarkationslinie 56 ausgerichtet und befindet sich in direktem senkrechtem Abstand über der Demarkationslinie. Wie leicht zu verstehen ist, erstreckt sich der Polysiliziumstreifen 55 nur über einen ausgewählten Bereich oder eine ausgewählte Länge der Linie 56 parallel zur Demarkationslinie 56. In Draingrenzbereichen nahe einem Kanalbereich weist der Polysiliziumstreifen 55 somit eine Ausrichtlinie 60 auf, die mit ausgewählten Bereichen der Demarkationslinie 56 (oder ausgewählten Bereichen der Grenze des Drain 42 mit dem Kanalbereich) ausgerichtet ist. Es ist daher erforderlich, sicherzustellen, daß der Polysiliziumstreifen 55 in "überlappender" Konfiguration über dem Kanalbereich vorgesehen ist, in dem die drainseitige Implantation erfolgt. Die Ausrichtlinie 60 ist vorzugsweise nahe der Mitte des Polysiliziums 55 und äquidistant zwischen den Rändern 58A und 58B gewählt. Geringfügige Abweichungen von der Mitte der Mittellinie können jedoch auftreten, vorausgesetzt, es verbleibt eine Überlappung zwischen dem Polysilizium 55 und dem drainseitigen Implantat 42. Bei einer Vorrichtung mit kritischen Abmessungen von 0,5 (Breite des Polysiliziums 55) kann sich die Demarkationslinie 56 0,25 Mikron vom äußeren Rand 58A zum inneren Rand 58B erstrecken.
• Wie in den Fig. 9 bis 11 dargestellt, wird eine Sourceimplantationsmaske 52 zum Strukturieren des Photoresists 46 vorgesehen, um einen Sourcebereich 64 zu implantieren, wie in Fig. 10 dargestellt. Der Sourcebereich 64 ist, im Gegensatz zu dem Drainimplantat 42, mit zu dem Substrat 48 entgegengesetzter Polarität dotiert. Eine niedrige Implantationsdosis wird zum Implantieren des Sourcebereichs 64 verwendet. Insbesondere dürfen die Implantationsdosen 2,5 · 10¹&sup4; Phosphoratome/cm² in einem n-Substrat nicht übersteigen. Umgekehrt dürfen die Implantationsdosen von Bor in einem p-Substrat 5,0 · 10¹&sup4; Atome/cm² nicht übersteigen. Leichte Dotierungskonzentrationen von Phosphor oder Bor innerhalb des selbstausgerichteten Sourcebereichs dienen der Verbesserung des Übergangsbereichsdurchbruchs nachfolgend implantierten stark dotierten Sourcebereiche. Die Phosphor- und Borimplantate in den selbstausgerichteten Bereichen treten bei einer Konzentrationsspitzendichte innerhalb des Substrats 48 von ungefähr 0,1 Mikron auf. Echte Source- und Drainbereiche werden anschließend implantiert, wie in Fig. 12 dargestellt, um Bereiche mit höherer Leitfähigkeit zu bilden. Arsenatome können die vorab angeordneten Phosphoratome in dem Sourcebereich leitfähiger machen als durch eine Phosphordoppeldiffusionsimplantation allein möglich wäre. Arsenatome für die Leitfähigkeit der Source sind für ein beispielhaftes p-Substrat durch das Bezugszeichen 66 angegeben. Bor- oder Bordifluoridatome können für ein exemplarisches n- Substrat verwendet werden. Allgemein gesagt tritt ein thermischer Zyklus vor den Source- und Drainimplantationen 66 auf. Wie in Fig. 11 dargestellt, dient der thermische Zyklus dazu, Source- und Draintunnelbereiche zu ermöglichen, wenn beispielsweise ein ETOX-Verfahren verwendet wird, wobei ein Tunneloxid vorgesehen ist, das sich zwischen der gesamten floatenden Gate 40 und der Oberseite des Substrats 48 erstreckt, wobei festzustellen bleibt, daß der thermische Zyklus oder der Eintreibschritt nach Fig. 11 bei vielen EPROM-Herstellungsverfahren nicht erforderlich ist und daher entfallen kann.
• Fig. 12 zeigt eine Implantation von Source- und Drainbereichen zur Bildung von Leitfähigkeitsbereichen für eine darüberliegende Metallisierung (d. h. der Bitleitungskontakt zum Drain 42/66 und Vss-Kontakt mit 64/66). Fig. 12 ist ein Querschnitt entlang der Ebene A-A der Fig. 3, um eine spätere Stufe der Entwicklung eines EPROM-Bereichs für ein benachbartes Paar von EPROM- Zellen mit einer gemeinsamen Source 36 darzustellen, die durch Implantationsbereiche 64 und 66 gebildet ist. Fig. 13 zeigt einen Querschnitt entlang der Ebene B-B der Fig. 3. Das Feldoxid 38 dient dem Isolieren benachbarter Zellen gegeneinander, um aus isolierten Bitbereichen zu lesen und in diese zu schreiben. Das Drain 42 ist von Drains benachbarter Zellen isoliert, jedoch bleibt der Sourcebereich 38 durchgehend.
• Es ist selbstverständlich, daß das drainseitige Implantieren in den Kanalbereich für programmierbare Transistoren erfolgen kann, wie in Fig. 12 gezeigt, und es ist ebenfalls selbstverständlich, daß ein drainseitiges Implantieren für Standard- MOS-Transistoren (Nicht-Speicher-Transistoren) erreicht werden kann, wie in Fig. 16 dargestellt. Ähnlich dem Verfahrensablauf gemäß den Fig. 4-8, kann der Standard-MOS-Transistor mit einer seitlichen Diffusionsgrenze oder Demarkationslinie 56 ausgebildet sein, die sich in den Kanalbereich unter dem Polysiliziumstreifen 55 erstreckt. Es ist ferner selbstverständlich, daß durch Vertauschen der Drainmaske 44 und der Sourcemaske 62 und durch Implantieren der Sourceseite vor dem Drain, ein sourceseitiges Implantieren in den Kanal erreicht werden kann. Dementsprechend kann das drainseitige Implantieren oder das sourceseitige Implantieren, oder beides, in einer Standard-MOS-Vorrichtung verwendet werden. Wenn jedoch EPROM- oder EEPROM-Vorrichtungen gebildet werden, ist das drainseitige Implantieren aus den zuvor genannten Gründen die bevorzugte Verfahrensweise. Zwar sind MOS-Vorrichtungen nicht derart eingeschränkt, doch wird auch hier das drainseitige Implantieren bevorzugt.
• Aus der Fig. 17 ergibt sich, daß der Kernspeicher 22 sowie die Steuerlogik 24 vor der Topographiebildung eine Schwellenimplantierung im Kanalbereich erhalten. Die Schwellenimplantierung für den Kernspeicherbereich 22 erfolgt durch Abdecken des Steuerlogikbereichs 24 mit Resist zum Blockieren des Implantats. In gleicher Weise wird der Bereich 22 abgedeckt, wenn der Bereich 24 implantiert wird. Das heißt, die Kernmaske 72 öffnet den Kernbereich 22, blockiert jedoch den Steuerbereich 24. Die Steuermaske 74 öffnet den Steuerbereich 24, blockiert jedoch den Kernbereich 22. Es ist ferner selbstverständlich, daß die Drainimplantationsmaske 44 innerhalb der Speicheranordnung 22 eine drainseitiges Implantieren in dieser erlaubt. In gleicher Weise kann die Drain- oder die Sourceimplantationsmaske 68 innerhalb des Steuerbereichs 24 ausgebildet werden, um das Implantat selektiv in einem der Bereiche eines Standard-MOS-Transistors anzuordnen.
• Es ist aus der Zeichnung der Fig. 17 ersichtlich, daß die Sourceimplantationsmaske 62 einfach und leicht durch Invertieren (Verwenden des Negativs) der Drainimplantationsmaske 44 sowie der Source/Drainimplatationsmaske 68 und durch Verbinden der Masken mit der Kernmaske 72 und der Steuermaske 74 hergestellt werden kann. Die sich ergebende Maske, oder Sourcemaske 62, ist in Fig. 18 schraffiert dargestellt. Die Sourcemaske 62 ist für das Implantieren der durchgehenden Vss-Bereiche in dem Kern- oder dem Arraybereich 52 sowie den Sourcebereichen (oder den Drainbereichen) in der Steuerlogik 24 gut geeignet. Die Sourcemaske 62 ist somit einfach aus der Drainmaske 44 herzustellen und leicht in die Verarbeitungsschritte der Fig. 9-10 zu integrieren. Umgekehrt kann die Drainmaske 44 leicht aus der Standard-Sourcemaske 62 hergestellt werden, um die in der Beschreibung des Ablaufs gemäß den Fig. 4- 8 aufgeführten Vorteile der Erfindung zu realisieren. Insbesondere bildet das Negativ der Sourcemaske 62 in Verbindung mit der Kernmaske 72 die Drainmaske 44 ausschließlich im Kernbereich.
• Dem Fachmann ist in Kenntnis der Lehren dieser Offenbarung ersichtlich, daß diese Erfindung für Anwendungen mit EPROM- oder EEPROM-Speichervorrichtungen sowie Standard-MOS-Verfahren (PMOS, NMOS, CMOS) geeignet ist. EPROM- oder EEPROM-Speichervorrichtungen werden mit selbstausgerichteten Sourcebereichen ausgebildet und die Drainmaske ist leicht aus der zum Erstellen der selbstausgerichteten Sourcebereiche herzustellen. Es ist ferner ersichtlich, daß die dargestellte und beschriebene Form der Erfindung als gegenwärtig bevorzugtes Ausführungsbeispiel zu verstehen ist. Zahlreiche Modifizierungen und Veränderungen können ab jedem der Bearbeitungsschritte vorgenommen werden, wie für einen Fachmann ersichtlich, ohne vom Rahmen der Erfindung gemäß den Patentansprüchen abzuweichen. Es ist beabsichtigt, daß die nachfolgenden Patentansprüche derart ausgelegt werden können, daß sie sämtliche der Modifizierungen und Veränderungen umfassen, und die Beschreibung und die Zeichnungen daher lediglich als illustrativ und nicht einschränkend zu sehen sind.

Claims (17)

1. Verfahren zur Herstellung einer MOS-Vorrichtung mit der folgenden Schrittfolge:

Vorsehen eines Substrats (48) mit einer Verunreinigung von einem ersten Leitfähigkeitstyp;

drainseitiges Implantieren der Verunreinigung vom ersten Leitfähigkeitstyp in drainseitige Kanalbereiche und Drain-Bereiche (42) in dem Substrat, wobei jeder drainseitige Implantationsbereich (42) in einem Kanalbereich seitlich durch eine Demarkationslinie (56) begrenzt ist, die eine erhebliche Mehrzahl der im drainseitigen Implantationsbereich von denjenigen Verunreinigungen trennt, die bereits in dem Substrat vorhanden sind;

Bilden von Polysiliziumstreifen (55) auf dem Substrat, wobei sich jeder Streifen (55) im wesentlichen parallel zu und über einem ausgewählten Bereich der Demarkationslinie (56) erstreckt und den Kanalbereich überlappt, in dem die drainseitige Implantierung erfolgt; und

Source/Drain-Implantieren einer Verunreinigung von einem zweiten Leitfähigkeitstyp und mit zu derjenigen des Substrats umgekehrter Polarität in einer höheren Dosis als bei dem Schritt des drainseitigen Implantierens und zwar in Source-Bereiche (66) und Drain-Bereiche (66) auf gegenüberliegenden Seiten jedes Polysiliziumstreifens (55).

2. Verfahren nach Anspruch 1, bei dem der Schritt des Bildens der Polysiliziumstreifen umfaßt:

deckendes Aufbringen einer Polysiliziumschicht (52) auf das Substrat; und

Entfernen von ausgewählten Bereichen der Polysiliziumschicht (52) zur Bildung der Polysiliziumstreifen (55), die jeweils eine Breite aufweisen, welche zwischen zwei Längsrändern (58a, 58b) begrenzt ist, wobei sich eine Ausrichtlinie (60) entlang jedem Streifen (55) parallel zu den Rändern derart erstreckt, daß die Ausrichtlinie mit dem ausgewählten Bereich der Demarkationslinie (56) ausgerichtet ist und über dieser liegt.

3. Verfahren nach Anspruch 2, bei dem die Ausrichtlinie (60) in der Mitte zwischen den Rändern angeordnet ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei der der Schritt des drainseitigen Implantierens umfaßt:

Aufbringen eines Photoresists (46) auf das Substrat (48);

Anordnen einer Drain-Implantierungsmaske (44) über dem Photoresist;

Polymerisieren des Photoresists (46) entsprechend einem Muster auf der Drain- Implantierungsmaske (44) und Entfernen nicht polymerisierten Photoresists; und

Ionenbeschießen der drainseitigen Kanalbereiche und Drain-Bereiche (42) auf dem von Photoresist freien Substrat.

5. Verfahren nach Anspruch 4, bei dem der Schritt des Ionenbeschießens das Richten von Ionen der Verunreinigung vom ersten Leitfähigkeitstyp in das Substrat unter einem zum Substrat im wesentlichen senkrechten Winkel umfaßt.

6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Schritt des Source/Drain-Implantierens umfaßt:

Aufbringen eines Photoresists (46) auf das Substrat (48);

Anordnen einer Source-Implantierungsmaske (62) über dem Photoresist;

Polymerisieren des Photoresists entsprechend einem Muster auf der Drain- Implantierungsmaske und Entfernen nicht polymerisierten Photoresists;

Ionenbeschießen ausgewählter Source-Bereiche (64) auf dem von Photoresist freien Substrat; und

Entfernen des verbleibenden Photoresists und Ionenbeschießen mehrerer aktiver Bereiche auf dem Substrat.

7. Verfahren nach Anspruch 6, bei dem die aktiven Bereiche Source- und Drain- Bereiche umfassen.

8. Verfahren nach Anspruch 6 oder 7, bei dem jeder Schritt des Ionenbeschießens in dem Source/Drain-Implantierungsschritt das Richten von Ionen der Verunreinigung vom zweiten Leitfähigkeitstyp in das Substrat unter einem zum Substrat im wesentlichen senkrechten Winkel umfaßt.

9. Verfahren nach Anspruch 4 oder 5, in Verbindung mit einem der Ansprüche 6 bis 8, bei dem die Drain-Implantierungsmaske (44) ein Negativ der Source- Implantierungsmaske (62) an ausgewählten Bereichen der Drain-Implantierungsmaske ist.

10. Verfahren zum Herstellen einer MOS-Vorrichtung nach Anspruch 1, bei dem der Schritt des drainseitigen Implantierens umfaßt:

Aufbringen eines Photoresists (46) auf das Substrat (48) und Anordnen einer Drain-Implantierungsmaske (44) über dem Photoresist;

Polymerisieren des Photoresists (46) entsprechend einem Muster auf der Drain- Implantierungsmaske (44) und Entfernen von nicht-polymerisiertem Photoresist; und

Ionenbeschießen der drainseitigen Kanalbereiche und Drain-Bereiche (42) auf dem von Photoresist freien Substrat;

wobei der Schritt des Bildens von Polysiliziumstreifen (55) zur Bildung der Polysiliziumstreifen (55) dient, die jeweils eine Breite aufweisen, welche zwischen zwei Längsrändern (58a, 58b) begrenzt ist, wobei sich eine Ausrichtlinie (60) entlang jedem Streifen (55) parallel zu den Rändern derart erstreckt, daß die Ausrichtlinie mit dem ausgewählten Bereich der Demarkationslinie (56) ausgerichtet ist und über dieser liegt;

wobei der Schritt des Source/Drain-Implantierens umfaßt:

Aufbringen eines Photoresists (46) auf das Substrat (48) und Anordnen einer Source-Implantierungsmaske (62) über dem Photoresist, wobei die Drain- Implantierungsmaske (44) ein Negativ der Source-Implantierungsmaske (62) an ausgewählten Bereichen der Drain-Implantierungsmaske ist;

Polymerisieren des Photoresists entsprechend einem Muster auf der Source- Implantierungsmaske und Entfernen nicht polymerisierten Photoresists;

Ionenbeschießen ausgewählter Source-Bereiche (64) auf dem von Photoresist freien Substrat; und

Entfernen des verbleibenden Photoresists und Ionenbeschießen mehrerer Source/Drain- Bereiche auf dem Substrat.

11. Verfahren nach Anspruch 10, bei dem die Ausrichtlinie (60) mittig zwischen den Rändern angeordnet ist.

12. Verfahren nach Anspruch 10 oder 11, bei dem die Source/Drain-Bereiche durch einen Feldoxidbereich begrenzt sind.

13. Verfahren nach einem der Ansprüche 10 bis 12, bei dem jeder der Ionenbeschußschritte das Richten von Ionen der betreffenden Verunreinigungen vom ersten oder zweiten Leitfähigkeitstyp in das Substrat unter einem zu dem Substrat im wesentlichen senkrechten Winkel umfaßt.

14. Verfahren nach einem der Ansprüche 1 bis 9, ferner mit dem Schritt des Bildens weiterer Polysiliziumstreifen (60, 28), die jeweils in einem Abstand unmittelbar über den Polysiliziumsstreifen (60) angeordnet sind, wobei das Bilden vor dem Source/Drain-Implantierungsschritt erfolgt, um elektrisch programmierbare Transistoren (26) zu bilden.

15. Verfahren nach einem der Ansprüche 10 bis 13, ferner mit dem Schritt des Bildens weiterer Polysiliziumstreifen (60, 28), die jeweils in einem Abstand unmittelbar über den Polysiliziumsstreifen (60) angeordnet sind, wobei das Bilden vor dem Schritt des Ionenbeschießens erfolgt, um elektrisch programmierbare Transistoren (26) zu bilden.

16. Verfahren nach einem der Ansprüche 1 bis 13, bei dem jeder Polysiliziumstreifen (60) durch einen selbstjustierten Poly-Ätzvorgang gebildet ist, wobei ein anderer Polysiliziumstreifen (60, 28) mit Abstand über dem Polysiliziumstreifen (60) angeordnet ist, um elektrisch programmierbare Transistoren (26) zu bilden.

17. Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt der Herstellung einer Kontaktmetallisierung zu den Drain-Bereichen, wobei die Metallisierung eine Bit-Leitung (32) in einer Anordnung (22) von Speicherzellen aufweist.