JPH07202049A - Ｍｏｓデバイスを製造する方法 - Google Patents
Ｍｏｓデバイスを製造する方法Info
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- JPH07202049A JPH07202049A JP6305840A JP30584094A JPH07202049A JP H07202049 A JPH07202049 A JP H07202049A JP 6305840 A JP6305840 A JP 6305840A JP 30584094 A JP30584094 A JP 30584094A JP H07202049 A JPH07202049 A JP H07202049A
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- Japan
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- substrate
- source
- photoresist
- polysilicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 短チャネル効果を最小限にするための、チャ
ネル領域へのドレイン側またはソース側注入を有するＭ
ＯＳデバイスを提供する。 【構成】 チャネル領域への注入は、チャネル注入が基
板の上面に対して実質的に垂直に方向付けされる、従来
のプロセス技術を用いて達成される。多数のマスキング
ステップと基板の再方向付けは必要ない。さらに、ドレ
イン側注入マスク４４またはソース側注入マスク６２
は、現存するマスクから形成でき、標準ＭＯＳデバイス
または二重のポリシリコンを含むメモリアレイのいずれ
かに対し、標準処理の流れに組込まれることが可能であ
る。ドレイン側注入が選択された場合、ドレイン注入領
域と基板との間の横方向からの境界線５６は、好ましく
は、チャネル領域の内部に配置され、また好ましくは、
上に位置するポリシリコン５５の下に距離を隔てて、チ
ャネル内の中間点の近くに配置される。
ネル領域へのドレイン側またはソース側注入を有するＭ
ＯＳデバイスを提供する。 【構成】 チャネル領域への注入は、チャネル注入が基
板の上面に対して実質的に垂直に方向付けされる、従来
のプロセス技術を用いて達成される。多数のマスキング
ステップと基板の再方向付けは必要ない。さらに、ドレ
イン側注入マスク４４またはソース側注入マスク６２
は、現存するマスクから形成でき、標準ＭＯＳデバイス
または二重のポリシリコンを含むメモリアレイのいずれ
かに対し、標準処理の流れに組込まれることが可能であ
る。ドレイン側注入が選択された場合、ドレイン注入領
域と基板との間の横方向からの境界線５６は、好ましく
は、チャネル領域の内部に配置され、また好ましくは、
上に位置するポリシリコン５５の下に距離を隔てて、チ
ャネル内の中間点の近くに配置される。
Description
【０００１】
【発明の分野】本発明は金属酸化物半導体（ＭＯＳ）の
製造に関し、特に、チャネル領域に延びるドレイン側注
入領域を有するＭＯＳデバイスを製造するための、ある
改良法に関する。
製造に関し、特に、チャネル領域に延びるドレイン側注
入領域を有するＭＯＳデバイスを製造するための、ある
改良法に関する。
【０００２】
【関連技術の背景】最近の半導体製造における進歩によ
り、レイアウトが高密度の超大規模集積（ＵＬＳＩ）回
路が実現可能となってきている。回路の集積度がさらに
高くなるにつれ、ポリシリコンゲート領域の臨界寸法は
非常に小さくなっている。ゲートの長さが多くの場合は
１ミクロンを下回る回路が製造されているが、０．５ミ
クロンを下回る場合もある。
り、レイアウトが高密度の超大規模集積（ＵＬＳＩ）回
路が実現可能となってきている。回路の集積度がさらに
高くなるにつれ、ポリシリコンゲート領域の臨界寸法は
非常に小さくなっている。ゲートの長さが多くの場合は
１ミクロンを下回る回路が製造されているが、０．５ミ
クロンを下回る場合もある。
【０００３】モノリシック回路が、できるだけ多くの能
動および受動デバイスを収容するためには、臨界寸法を
縮小することが重要である。より小さな臨界寸法にしば
しば関連する、有害な影響を制御することもまた重要で
ある。一般的に、より小さな臨界寸法は、いわゆる“短
チャネル効果”をもたらす。たとえば、１番目に、チャ
ネルの長さが減少するにつれて、電界電荷が短チャネル
領域を反転させる機会が増す。そのような場合、より短
いチャネルの効果は、ＭＯＳデバイスのしきい値電圧の
著しい減少をもたらすことがある。２番目に、チャネル
が短い（すなわちソースとドレイン領域との間が非常に
近接している）ために、トランジスタが完全にオフであ
るべきときにチャネルリークが発生することもある。す
べてのトランジスタは何らかの形のリークを示すが、短
チャネルトランジスタに関連するサブスレショルドリー
クが非常に大きくなり、回路の電源の多大な電力消費に
つながる可能性がある。３番目に、ソースおよび基板に
相対して比較的小さな電圧がドレインに加えられたと
き、ドレイン領域が、近くに位置するソース領域にパン
チスルーすることもあり得る。パンチスルー現象はしば
しば“降伏電圧”（ＢＶＤＳＳ）と呼ばれるが、これに
ついての文献はたくさんあり、短チャネルトランジスタ
においては特に著しい。上記問題は、短チャネル効果に
関連する多くの問題のごく一部であり、それもすべて当
業者には周知である。
動および受動デバイスを収容するためには、臨界寸法を
縮小することが重要である。より小さな臨界寸法にしば
しば関連する、有害な影響を制御することもまた重要で
ある。一般的に、より小さな臨界寸法は、いわゆる“短
チャネル効果”をもたらす。たとえば、１番目に、チャ
ネルの長さが減少するにつれて、電界電荷が短チャネル
領域を反転させる機会が増す。そのような場合、より短
いチャネルの効果は、ＭＯＳデバイスのしきい値電圧の
著しい減少をもたらすことがある。２番目に、チャネル
が短い（すなわちソースとドレイン領域との間が非常に
近接している）ために、トランジスタが完全にオフであ
るべきときにチャネルリークが発生することもある。す
べてのトランジスタは何らかの形のリークを示すが、短
チャネルトランジスタに関連するサブスレショルドリー
クが非常に大きくなり、回路の電源の多大な電力消費に
つながる可能性がある。３番目に、ソースおよび基板に
相対して比較的小さな電圧がドレインに加えられたと
き、ドレイン領域が、近くに位置するソース領域にパン
チスルーすることもあり得る。パンチスルー現象はしば
しば“降伏電圧”（ＢＶＤＳＳ）と呼ばれるが、これに
ついての文献はたくさんあり、短チャネルトランジスタ
においては特に著しい。上記問題は、短チャネル効果に
関連する多くの問題のごく一部であり、それもすべて当
業者には周知である。
【０００４】短チャネル効果を克服しようとして、多く
の研究者や半導体製造業者は、“大角度注入”と呼ばれ
る、ある周知の技術を利用する。大角度注入（ＬＡＩ）
は、不純物領域を、ソースまたはドレインとは逆の型の
不純物をチャネル内に部分的に注入することにより、ソ
ース領域とドレイン領域との間およびチャネル内の電荷
移動度を低減または阻止するものである。ＬＡＩでは、
不純物が、基板の上面に対し約４５°の非垂直角度で注
入されることが必要である。ＬＡＩは、図１４に示され
るように、ポリシリコンが形成され、パターニングされ
た後に行なわれる。ソースまたはドレイン領域１２と逆
の型の不純物のＬＡＩ注入（すなわち基板と同じ不純物
の型）は、ポリシリコン１４の外側のエッジの内側に、
横方向にＬの距離で基板１０に入込むことができる。
の研究者や半導体製造業者は、“大角度注入”と呼ばれ
る、ある周知の技術を利用する。大角度注入（ＬＡＩ）
は、不純物領域を、ソースまたはドレインとは逆の型の
不純物をチャネル内に部分的に注入することにより、ソ
ース領域とドレイン領域との間およびチャネル内の電荷
移動度を低減または阻止するものである。ＬＡＩでは、
不純物が、基板の上面に対し約４５°の非垂直角度で注
入されることが必要である。ＬＡＩは、図１４に示され
るように、ポリシリコンが形成され、パターニングされ
た後に行なわれる。ソースまたはドレイン領域１２と逆
の型の不純物のＬＡＩ注入（すなわち基板と同じ不純物
の型）は、ポリシリコン１４の外側のエッジの内側に、
横方向にＬの距離で基板１０に入込むことができる。
【０００５】ＬＡＩ技術では、活性ＭＯＳデバイスのド
レイン側、ソース側または両側からチャネル注入を行な
うことができる。図１４で示されるように、ＬＡＩ注入
は、たとえば、ソース側がフォトレジスト１６によりマ
スクされていると、ドレイン側のみに行なわれる。フォ
トレジストを設け、活性領域内のフォトレジストの一部
を選択的に除去するには、マスキングステップがさらに
必要である。またさらに、ＬＡＩでは、方向性が非垂直
なので、基板に対して独自の角度で、特別の注入器が設
置されることが必要である。さらに、基板または注入器
は、不純物が１組のドレイン（またはソース）１２にポ
リシリコン１４の部分の下方で注入されるたびに、再び
方向付けをしなければならない。図１４で示されるよう
に、ドレイン側の注入が必要ならば、図示されるよう
に、両方のドレイン領域に注入するためには、ウェーハ
が注入器に対し、再び方向付けられねばならない。多く
の場合、４つの可能なドレイン側注入位置すべてを達成
するために、ウェーハを４つの異なる位置にごとに方向
付けることが必要である。
レイン側、ソース側または両側からチャネル注入を行な
うことができる。図１４で示されるように、ＬＡＩ注入
は、たとえば、ソース側がフォトレジスト１６によりマ
スクされていると、ドレイン側のみに行なわれる。フォ
トレジストを設け、活性領域内のフォトレジストの一部
を選択的に除去するには、マスキングステップがさらに
必要である。またさらに、ＬＡＩでは、方向性が非垂直
なので、基板に対して独自の角度で、特別の注入器が設
置されることが必要である。さらに、基板または注入器
は、不純物が１組のドレイン（またはソース）１２にポ
リシリコン１４の部分の下方で注入されるたびに、再び
方向付けをしなければならない。図１４で示されるよう
に、ドレイン側の注入が必要ならば、図示されるよう
に、両方のドレイン領域に注入するためには、ウェーハ
が注入器に対し、再び方向付けられねばならない。多く
の場合、４つの可能なドレイン側注入位置すべてを達成
するために、ウェーハを４つの異なる位置にごとに方向
付けることが必要である。
【０００６】図１５に示されるように、臨界寸法が非常
に小さくなるときに起こる、ＬＡＩ技術に関連するさら
なる問題が明らかにされる。臨界寸法が特定の大きさ
（たとえば０．５ミクロン）よりも小さくなると、ポリ
シリコン１４の上にあるフォトレジスト１６の形状で
は、そのポリシリコン１４の下方へ、この注入の角度で
は注入はできないだろう。あるデバイスのソースの上に
あるフォトレジスト１６は、近接するデバイスのドレイ
ン内に導入されることが意図されていた不純物を吸収す
ることもあり得る。
に小さくなるときに起こる、ＬＡＩ技術に関連するさら
なる問題が明らかにされる。臨界寸法が特定の大きさ
（たとえば０．５ミクロン）よりも小さくなると、ポリ
シリコン１４の上にあるフォトレジスト１６の形状で
は、そのポリシリコン１４の下方へ、この注入の角度で
は注入はできないだろう。あるデバイスのソースの上に
あるフォトレジスト１６は、近接するデバイスのドレイ
ン内に導入されることが意図されていた不純物を吸収す
ることもあり得る。
【０００７】上に述べられ、図１４および図１５に示さ
れた問題は、すべてのＬＡＩ技術に発生する。チャネル
のソース側のみに注入するときには、またさらなるマス
キングステップとパターン化されたフォトレジストとが
必要である。ソース側およびドレイン側両方への注入が
可能であっても、ＣＭＯＳデバイスの製造ではＰ−チャ
ネルデバイスからＮ−チャネルデバイスを塞ぐか、また
はマスクするためには、さらなるマスキングステップが
なお必要である。こうして、マスキングステップおよび
関連するアライメントの問題は、注入器または基板の再
方向付けの問題と同様に、上記の短チャネル問題を克服
する上で、ＬＡＩの利点を減ずるものである。
れた問題は、すべてのＬＡＩ技術に発生する。チャネル
のソース側のみに注入するときには、またさらなるマス
キングステップとパターン化されたフォトレジストとが
必要である。ソース側およびドレイン側両方への注入が
可能であっても、ＣＭＯＳデバイスの製造ではＰ−チャ
ネルデバイスからＮ−チャネルデバイスを塞ぐか、また
はマスクするためには、さらなるマスキングステップが
なお必要である。こうして、マスキングステップおよび
関連するアライメントの問題は、注入器または基板の再
方向付けの問題と同様に、上記の短チャネル問題を克服
する上で、ＬＡＩの利点を減ずるものである。
【０００８】
【本発明の概要】上に概説された問題は、本発明の改良
されたドレイン側またはソース側チャネル注入技術によ
り、大部分は解決される。すなわち、ここにおけるチャ
ネル注入プロセスは、短チャネル効果を相殺するため
に、ソースおよびドレイン領域内とは逆の型の不純物を
チャネル領域に注入する上での利点を達成する。このプ
ロセスは、非垂直の角度での注入を行なわないので、フ
ォトマスキング、リソグラフィ、アライメントおよび注
入器−基板の再方向付けの問題を避けるものである。さ
らに、このプロセスは、臨界寸法０．５ミクロン以下の
微細形状および回路によく適合している。しかもさら
に、本発明のプロセスは、基板に対して垂直の角度で注
入するための、既にあるマスクを利用する、フォトリソ
グラフィの標準的な方法の範疇内のものである。本発明
のプロセスは、ＥＰＲＯＭ、フラッシュＥＰＲＯＭまた
はＥＥＰＲＯＭ型トランジスタのような、電気的にプロ
グラム可能なトランジスタが使用される場合において、
チャネル領域内のドレイン側注入によく適している。さ
らには、ソース、ドレインまたはソース側およびドレイ
ン側注入は、標準的ＰＭＯＳまたはＮＭＯＳ ＦＥＴデ
バイスに対して行なうこともできる。そういうわけで、
本プロセスは、ＭＯＳデバイスを有するいかなるメモリ
アレイ領域または論理領域内のどの短チャネルデバイス
を形成する上にも使用可能である。
されたドレイン側またはソース側チャネル注入技術によ
り、大部分は解決される。すなわち、ここにおけるチャ
ネル注入プロセスは、短チャネル効果を相殺するため
に、ソースおよびドレイン領域内とは逆の型の不純物を
チャネル領域に注入する上での利点を達成する。このプ
ロセスは、非垂直の角度での注入を行なわないので、フ
ォトマスキング、リソグラフィ、アライメントおよび注
入器−基板の再方向付けの問題を避けるものである。さ
らに、このプロセスは、臨界寸法０．５ミクロン以下の
微細形状および回路によく適合している。しかもさら
に、本発明のプロセスは、基板に対して垂直の角度で注
入するための、既にあるマスクを利用する、フォトリソ
グラフィの標準的な方法の範疇内のものである。本発明
のプロセスは、ＥＰＲＯＭ、フラッシュＥＰＲＯＭまた
はＥＥＰＲＯＭ型トランジスタのような、電気的にプロ
グラム可能なトランジスタが使用される場合において、
チャネル領域内のドレイン側注入によく適している。さ
らには、ソース、ドレインまたはソース側およびドレイ
ン側注入は、標準的ＰＭＯＳまたはＮＭＯＳ ＦＥＴデ
バイスに対して行なうこともできる。そういうわけで、
本プロセスは、ＭＯＳデバイスを有するいかなるメモリ
アレイ領域または論理領域内のどの短チャネルデバイス
を形成する上にも使用可能である。
【０００９】概して、本発明は、第１の型の不純物が中
に導入された基板を与えるステップを含む、ＭＯＳデバ
イスの製造法を意図する。同じ第１の型の不純物を有す
るドレイン領域を基板に形成することができ、このドレ
イン領域は横方向からの境界線により境界付けられる。
境界線は、ドレイン領域内の測定可能な量の不純物を、
基板内の不純物から分離する。次に、ポリシリコンスト
リップは、基板上に設けられる。このストリップは、実
質的には境界線の選択部分上に平行に延在す。第２の型
の不純物は、ドレイン領域のみに導入されるドーズ量よ
りも多くのドーズ量で、ソース領域およびドレイン領域
に注入される。ソース領域およびドレイン領域は、セル
フアライメント（自己整合）技術に従って、ポリシリコ
ンストリップの両側に注入される。
に導入された基板を与えるステップを含む、ＭＯＳデバ
イスの製造法を意図する。同じ第１の型の不純物を有す
るドレイン領域を基板に形成することができ、このドレ
イン領域は横方向からの境界線により境界付けられる。
境界線は、ドレイン領域内の測定可能な量の不純物を、
基板内の不純物から分離する。次に、ポリシリコンスト
リップは、基板上に設けられる。このストリップは、実
質的には境界線の選択部分上に平行に延在す。第２の型
の不純物は、ドレイン領域のみに導入されるドーズ量よ
りも多くのドーズ量で、ソース領域およびドレイン領域
に注入される。ソース領域およびドレイン領域は、セル
フアライメント（自己整合）技術に従って、ポリシリコ
ンストリップの両側に注入される。
【００１０】ポリシリコンストリップは、ポリシリコン
の層を一面に覆うように形成し、その層の選択部分を除
去することにより設けられる。各ストリップは、１対の
長く延びたエッジにより規定される幅を含む。アライメ
ント線は、境界線の選択部分と整合し、かつその境界線
の選択部分に対して上方にまさに垂直方向に距離を隔て
るように、エッジと平行にストリップに沿って延びる。
アライメント線は、好ましくは、ポリシリコンがまさに
境界線の上で幅を持つようにストリップの両エッジの中
間点にある。
の層を一面に覆うように形成し、その層の選択部分を除
去することにより設けられる。各ストリップは、１対の
長く延びたエッジにより規定される幅を含む。アライメ
ント線は、境界線の選択部分と整合し、かつその境界線
の選択部分に対して上方にまさに垂直方向に距離を隔て
るように、エッジと平行にストリップに沿って延びる。
アライメント線は、好ましくは、ポリシリコンがまさに
境界線の上で幅を持つようにストリップの両エッジの中
間点にある。
【００１１】ドレイン領域は、フォトレジストを基板の
上に形成し、ドレイン注入マスクをフォトレジストの上
方に設けることにより、注入される。フォトレジスト
は、ドレイン注入マスクのパターンに従って重合され、
重合されないフォトレジストは除去され、フォトレジス
トの隙間から露出した基板へのイオンボンバードメント
（イオン衝撃）が可能になる。ソース／ドレイン注入ス
テップは、基板の上にフォトレジストを形成するステッ
プと、ソース注入マスクをフォトレジストの上方に設け
て、フォトレジストの選択部分を重合し、重合されない
部分を除去するステップとを含む。それから、選択され
たソース領域に対応するフォトレジストの隙間には、イ
オンボンバードメントを施すことができる。その後、残
りのフォトレジストは除去され、基板上のすべての活性
領域（たとえばソース領域およびドレイン領域双方）で
のイオンボンバードメントが可能となる。こうして、ソ
ース／ドレイン注入のステップでは、ソース領域および
ドレイン領域両方に多くのドーズ量で注入する前に、ソ
ース領域に少しのドーズ量で注入することが必要であ
る。ドレイン注入マスクは、選択部分でソース注入マス
クを反転させることにより、簡単かつ便利に形成できる
ことが重要である。ドレイン注入マスクは、こうして、
通常は従来のセルフアライメント技術において用いられ
るソース注入マスクから形成される。
上に形成し、ドレイン注入マスクをフォトレジストの上
方に設けることにより、注入される。フォトレジスト
は、ドレイン注入マスクのパターンに従って重合され、
重合されないフォトレジストは除去され、フォトレジス
トの隙間から露出した基板へのイオンボンバードメント
（イオン衝撃）が可能になる。ソース／ドレイン注入ス
テップは、基板の上にフォトレジストを形成するステッ
プと、ソース注入マスクをフォトレジストの上方に設け
て、フォトレジストの選択部分を重合し、重合されない
部分を除去するステップとを含む。それから、選択され
たソース領域に対応するフォトレジストの隙間には、イ
オンボンバードメントを施すことができる。その後、残
りのフォトレジストは除去され、基板上のすべての活性
領域（たとえばソース領域およびドレイン領域双方）で
のイオンボンバードメントが可能となる。こうして、ソ
ース／ドレイン注入のステップでは、ソース領域および
ドレイン領域両方に多くのドーズ量で注入する前に、ソ
ース領域に少しのドーズ量で注入することが必要であ
る。ドレイン注入マスクは、選択部分でソース注入マス
クを反転させることにより、簡単かつ便利に形成できる
ことが重要である。ドレイン注入マスクは、こうして、
通常は従来のセルフアライメント技術において用いられ
るソース注入マスクから形成される。
【００１２】電気的にプログラム可能なトランジスタを
形成するために、２番目のポリシリコンストリップは、
ソース／ドレイン注入ステップに先行して、第１のポリ
シリコンストリップの上方で間隔を有するように設けら
れる。メモリセルのアレイ内のビット線を形成するため
に、金属化層がドレイン領域に接するようにして加える
ことができる。そのようなわけで、追加されたポリシリ
コンストリップおよびビット線は、メモリアレイ構成に
非常に適している。しかし、非メモリへの応用も実現可
能である。
形成するために、２番目のポリシリコンストリップは、
ソース／ドレイン注入ステップに先行して、第１のポリ
シリコンストリップの上方で間隔を有するように設けら
れる。メモリセルのアレイ内のビット線を形成するため
に、金属化層がドレイン領域に接するようにして加える
ことができる。そのようなわけで、追加されたポリシリ
コンストリップおよびビット線は、メモリアレイ構成に
非常に適している。しかし、非メモリへの応用も実現可
能である。
【００１３】本発明のその他の目的および利点は、次の
詳細な説明を読み、添付の図面を参照すると明らかにな
るであろう。
詳細な説明を読み、添付の図面を参照すると明らかにな
るであろう。
【００１４】本発明は様々な変形や代替形が適用される
が、特定の実施例が図面により例示され、詳細に述べら
れる。しかしながら、図面や詳述は、本発明を、開示さ
れた特定な形式に限定することを意図するものではな
く、反対に、その意図は、前掲の特許請求の範囲に規定
された本発明の精神と範囲内でのすべての修正、等価物
および代替形をカバーすることを意図することが、理解
されるべきである。
が、特定の実施例が図面により例示され、詳細に述べら
れる。しかしながら、図面や詳述は、本発明を、開示さ
れた特定な形式に限定することを意図するものではな
く、反対に、その意図は、前掲の特許請求の範囲に規定
された本発明の精神と範囲内でのすべての修正、等価物
および代替形をカバーすることを意図することが、理解
されるべきである。
【００１５】
【本発明の詳細な説明】図１は、本発明に従って形成さ
れたＭＯＳデバイスを有する半導体チップ２０の上面を
図示する。ＭＯＳデバイスはアレイ内でパターン化さ
れ、メモリブロック２２内に配置および／または論理制
御ブロック２４内に形成することができる。ＭＯＳデバ
イスは、アレイ２２内に形成されれば、ＥＥＰＲＯＭ、
ＥＰＲＯＭまたはフラッシュＥＰＲＯＭといった電気的
にプログラム可能なトランジスタを含むことが可能であ
る。ＥＰＲＯＭのプログラムおよび消去の機能は、
（１）フローティングゲートトンネル酸化物、（２）集
合ポリ（textured poly ）、（３）金属酸窒化物シリコ
ン（ＭＮＯＳ）、および（４）ＥＰＲＯＭトンネル酸化
物（ＥＴＯＸ）といった周知の技術を用いて達成でき
る。フローティングゲートトンネル酸化物、集合ポリ、
およびＭＮＯＳ技術の比較は、『国際電子デバイス会議
技術ダイジェスト』（Int´l Electron Devices Meet
ing Tech. Digest ）（１９８６）のｐｐ．５８０−５
８３に掲載された、Ｓ．ライ（S. Lai）等による、「現
代に普及するＥ2 技術の比較および傾向」（ Compariso
n and Trends in Today´s Dominate E2 Technologie
s）の中で述べられている。ＥＴＯＸ製造の原理はまた
周知であり、『電子コンポーネントニュース』（Electr
onic Component News ）（１９８８年１１月）のｐｐ．
１６７−１６９に掲載された、Ｋ．ロビンソン（K. Rob
inson ）による、「耐久性がフラッシュの未来を有望に
する−−マスクストレージに代替可能なものとしてのメ
モリ」（Endurance Brightens the Future of Flash --
Memory as a Viable Mask-Storage Alternative）の中
で述べられている。
れたＭＯＳデバイスを有する半導体チップ２０の上面を
図示する。ＭＯＳデバイスはアレイ内でパターン化さ
れ、メモリブロック２２内に配置および／または論理制
御ブロック２４内に形成することができる。ＭＯＳデバ
イスは、アレイ２２内に形成されれば、ＥＥＰＲＯＭ、
ＥＰＲＯＭまたはフラッシュＥＰＲＯＭといった電気的
にプログラム可能なトランジスタを含むことが可能であ
る。ＥＰＲＯＭのプログラムおよび消去の機能は、
（１）フローティングゲートトンネル酸化物、（２）集
合ポリ（textured poly ）、（３）金属酸窒化物シリコ
ン（ＭＮＯＳ）、および（４）ＥＰＲＯＭトンネル酸化
物（ＥＴＯＸ）といった周知の技術を用いて達成でき
る。フローティングゲートトンネル酸化物、集合ポリ、
およびＭＮＯＳ技術の比較は、『国際電子デバイス会議
技術ダイジェスト』（Int´l Electron Devices Meet
ing Tech. Digest ）（１９８６）のｐｐ．５８０−５
８３に掲載された、Ｓ．ライ（S. Lai）等による、「現
代に普及するＥ2 技術の比較および傾向」（ Compariso
n and Trends in Today´s Dominate E2 Technologie
s）の中で述べられている。ＥＴＯＸ製造の原理はまた
周知であり、『電子コンポーネントニュース』（Electr
onic Component News ）（１９８８年１１月）のｐｐ．
１６７−１６９に掲載された、Ｋ．ロビンソン（K. Rob
inson ）による、「耐久性がフラッシュの未来を有望に
する−−マスクストレージに代替可能なものとしてのメ
モリ」（Endurance Brightens the Future of Flash --
Memory as a Viable Mask-Storage Alternative）の中
で述べられている。
【００１６】ＥＰＲＯＭデバイスが、フローティングト
ンネル酸化物、集合ポリ、ＭＮＯＳまたはＥＴＯＸ技術
に従って形成されるか否かにかかわらず、プログラム可
能なトランジスタの高密度のアレイの中に、フローティ
ングゲート、制御ゲート、トンネル領域などを作るため
に数多くのリソグラフィステップが必要である。図２に
示されるように、アレイ２２内のプログラム可能なトラ
ンジスタ２６は、ロウデコード３０に接続されたワード
線２８により制御される。各トランジスタ内に蓄積され
た情報は、コラムデコード３４に各々が接続されたビッ
ト線３２を介して、読取または書込ができる。
ンネル酸化物、集合ポリ、ＭＮＯＳまたはＥＴＯＸ技術
に従って形成されるか否かにかかわらず、プログラム可
能なトランジスタの高密度のアレイの中に、フローティ
ングゲート、制御ゲート、トンネル領域などを作るため
に数多くのリソグラフィステップが必要である。図２に
示されるように、アレイ２２内のプログラム可能なトラ
ンジスタ２６は、ロウデコード３０に接続されたワード
線２８により制御される。各トランジスタ内に蓄積され
た情報は、コラムデコード３４に各々が接続されたビッ
ト線３２を介して、読取または書込ができる。
【００１７】ワード線２８およびビット線３２は、互い
に近接するように形成され、ミスアライメントの誤差は
ほとんど許されない。上層のポリシリコンに対するフィ
ールド酸化物のミスアライメントにしばしば関連するバ
ーズビークの延在によるいかなるミスアライメントも克
服しようとして、最近の進歩により、ソース領域のセル
フアライメントに至ったが、これは、アリマ（Arima ）
等への米国特許第５，１０１，２５０号（ここに引用に
より援用される）およびタン（Tang）等への米国特許第
５，１２０，６７１号（ここに引用により援用される）
の中で述べられている。タン等の中で述べられたセルフ
アライメントソース技術は、２列のトランジスタの間の
単一連続ソースの形成を可能にする。連続ソースは、マ
スキングエッジとしてワード線エッジを用いて容易に形
成される。ポリシリコンワード線２８に垂直に延びるフ
ィールド酸化物は、エッチング除去されて、連続して電
源に接続されたソース領域を形成する。図３を参照し
て、連続するソース領域３６が、１対のポリシリコンワ
ード線の間に示されている。フィールド酸化物領域３８
は、セルフアライメントソース技術を用いてソース領域
のフィールド酸化物を除去することにより、ポリシリコ
ン２８の内側のエッジで終結している。チャネル領域
が、フィールド酸化物３８の間でワード線２８の下にあ
る。ＥＰＲＯＭの実施例では、フローティングゲート４
０は、チャネルと、その上にあるワード線２８との間に
設けられる。
に近接するように形成され、ミスアライメントの誤差は
ほとんど許されない。上層のポリシリコンに対するフィ
ールド酸化物のミスアライメントにしばしば関連するバ
ーズビークの延在によるいかなるミスアライメントも克
服しようとして、最近の進歩により、ソース領域のセル
フアライメントに至ったが、これは、アリマ（Arima ）
等への米国特許第５，１０１，２５０号（ここに引用に
より援用される）およびタン（Tang）等への米国特許第
５，１２０，６７１号（ここに引用により援用される）
の中で述べられている。タン等の中で述べられたセルフ
アライメントソース技術は、２列のトランジスタの間の
単一連続ソースの形成を可能にする。連続ソースは、マ
スキングエッジとしてワード線エッジを用いて容易に形
成される。ポリシリコンワード線２８に垂直に延びるフ
ィールド酸化物は、エッチング除去されて、連続して電
源に接続されたソース領域を形成する。図３を参照し
て、連続するソース領域３６が、１対のポリシリコンワ
ード線の間に示されている。フィールド酸化物領域３８
は、セルフアライメントソース技術を用いてソース領域
のフィールド酸化物を除去することにより、ポリシリコ
ン２８の内側のエッジで終結している。チャネル領域
が、フィールド酸化物３８の間でワード線２８の下にあ
る。ＥＰＲＯＭの実施例では、フローティングゲート４
０は、チャネルと、その上にあるワード線２８との間に
設けられる。
【００１８】フローティングゲートトンネル酸化物のプ
ロセスでは、プログラミング（電子をフローティングゲ
ートに移動させること）が、コントロールゲートまたは
ワード線２８をバイアスすることにより達成され、一
方、消去（電子をフローティングゲートから排出するこ
と）が、ドレインをバイアスすることにより達成され
る。電子の転送は、ドレインをフローティングゲートか
ら分離する薄いトンネル酸化物を通して達成される。ト
ンネル酸化物は一般的には、ドレインの上でより厚いゲ
ート酸化物に隣接する小さな領域のみに存在する。した
がって、フローティングゲートトンネル酸化物技術で
は、デバイスのプログラムおよび消去を可能にするため
に、ドレインが、フローティングゲートの下方にある距
離を隔ててチャネル領域内に延在することが重要であ
る。
ロセスでは、プログラミング（電子をフローティングゲ
ートに移動させること）が、コントロールゲートまたは
ワード線２８をバイアスすることにより達成され、一
方、消去（電子をフローティングゲートから排出するこ
と）が、ドレインをバイアスすることにより達成され
る。電子の転送は、ドレインをフローティングゲートか
ら分離する薄いトンネル酸化物を通して達成される。ト
ンネル酸化物は一般的には、ドレインの上でより厚いゲ
ート酸化物に隣接する小さな領域のみに存在する。した
がって、フローティングゲートトンネル酸化物技術で
は、デバイスのプログラムおよび消去を可能にするため
に、ドレインが、フローティングゲートの下方にある距
離を隔ててチャネル領域内に延在することが重要であ
る。
【００１９】図１４および図１５の先行技術による設計
に示されるように、チャネル領域内の横方向からのドレ
イン注入は、ＬＡＩ技術により可能となる。ソースおよ
びドレインと逆のドーパントをドレイン側に注入して拡
散することにより、短チャネル効果を上記のように最小
限にすることができる。上に述べた理由のため、ＥＥＰ
ＲＯＭまたはＥＰＲＯＭデバイスに対するドレイン側注
入の利点は明らかである。しかし、ドレイン側注入、ソ
ース側注入、またはドレイン側およびソース側注入が、
非プログラマブルデバイス（または標準ＭＯＳ ＦＥ
Ｔ）に対して、下記のようにして達成され得ることも明
らかである。
に示されるように、チャネル領域内の横方向からのドレ
イン注入は、ＬＡＩ技術により可能となる。ソースおよ
びドレインと逆のドーパントをドレイン側に注入して拡
散することにより、短チャネル効果を上記のように最小
限にすることができる。上に述べた理由のため、ＥＥＰ
ＲＯＭまたはＥＰＲＯＭデバイスに対するドレイン側注
入の利点は明らかである。しかし、ドレイン側注入、ソ
ース側注入、またはドレイン側およびソース側注入が、
非プログラマブルデバイス（または標準ＭＯＳ ＦＥ
Ｔ）に対して、下記のようにして達成され得ることも明
らかである。
【００２０】図４〜図１２を参照して、本発明に従うド
レイン側チャネル注入を行なうために、様々な処理ステ
ップが示されている。この処理ステップは、単に例示で
あり、簡潔化のために、可能な多くの処理ステップのう
ちのほんのわずかのみが示されている。数多くの変形お
よび中間ステップが、同じ結果を生むために採用される
であろうことは、当業者にも既知であろう。図４から始
めて、ドレイン注入マスク４４が、基板４８の上面の上
に配置されたフォトレジスト４６にドレイン用開口部を
形成するために用いられる。フォトレジストが、ドレイ
ンマスク４４に従って適切にパターン化されると、Ｐ型
の不純物は、実質的に垂直な角度（垂直に対して±７
°）でＰ型の基板内に導入するか、またはその代わりと
して、Ｎ型の不純物が、実質的に垂直な角度（垂直に対
して±７°）でＮ型の基板内に導入することができる。
適切なＰ型不純物はＢ+ またはＢＦ2 + を含み、適切な
Ｎ型不純物はＰ+ を含む。ホウ素または二フッ化ホウ素
に対する注入ドーズ量は、一般的に、注入エネルギーが
およそ４６ｋｅＶのとき、０．５×１０12−２．０×１
０13ａｔｏｍｓ／ｃｍ2 の範囲内である。リンに対する
注入ドーズ量は、注入エネルギーがおよそ５０ｋｅＶの
とき、一般的に、およそ１．０×１０12−２．０×１０
13ａｔｏｍｓ／ｃｍ2 の範囲内である。ドレイン領域４
２への注入は、図５に示されるように、ＬＡＩ技術に似
た方法でデバイスの性能を改良するのに必要な、基板と
同じ型の不純物がわずかにドープされた領域を提供す
る。
レイン側チャネル注入を行なうために、様々な処理ステ
ップが示されている。この処理ステップは、単に例示で
あり、簡潔化のために、可能な多くの処理ステップのう
ちのほんのわずかのみが示されている。数多くの変形お
よび中間ステップが、同じ結果を生むために採用される
であろうことは、当業者にも既知であろう。図４から始
めて、ドレイン注入マスク４４が、基板４８の上面の上
に配置されたフォトレジスト４６にドレイン用開口部を
形成するために用いられる。フォトレジストが、ドレイ
ンマスク４４に従って適切にパターン化されると、Ｐ型
の不純物は、実質的に垂直な角度（垂直に対して±７
°）でＰ型の基板内に導入するか、またはその代わりと
して、Ｎ型の不純物が、実質的に垂直な角度（垂直に対
して±７°）でＮ型の基板内に導入することができる。
適切なＰ型不純物はＢ+ またはＢＦ2 + を含み、適切な
Ｎ型不純物はＰ+ を含む。ホウ素または二フッ化ホウ素
に対する注入ドーズ量は、一般的に、注入エネルギーが
およそ４６ｋｅＶのとき、０．５×１０12−２．０×１
０13ａｔｏｍｓ／ｃｍ2 の範囲内である。リンに対する
注入ドーズ量は、注入エネルギーがおよそ５０ｋｅＶの
とき、一般的に、およそ１．０×１０12−２．０×１０
13ａｔｏｍｓ／ｃｍ2 の範囲内である。ドレイン領域４
２への注入は、図５に示されるように、ＬＡＩ技術に似
た方法でデバイスの性能を改良するのに必要な、基板と
同じ型の不純物がわずかにドープされた領域を提供す
る。
【００２１】図６に示されるように、わずかにドープさ
れたドレイン領域４２が形成された後、ゲート酸化物５
０は基板４８の上に成長させられ、ポリシリコン層５２
はゲート酸化物５０の上に形成される。上に述べたよう
に、ゲート酸化物５０は、ＥＴＯＸ技術に従い構成され
るか、または、その代わりとして、トンネル酸化物技術
のように、ドレイン領域の近くに厚みの異なる薄いトン
ネル酸化物を有することもあり得る。ポリシリコンが配
置された後、ポリシリコンエッチマスク５４がポリシリ
コン５２の上方に設けられ、ポリをエッチし、基板４８
の上のポリシリコン５２にパターンを形成する。パター
ン化されたポリシリコン５５は、標準ＭＯＳトランジス
タのゲートまたはＥＰＲＯＭもしくはＥＥＰＲＯＭデバ
イスのフローティングゲートを含む。ＥＰＲＯＭまたは
ＥＥＰＲＯＭデバイスが形成されることになれば、第２
のポリシリコン領域またはワード線２８が、図３および
図９に示されるように、フローティングゲート４０の上
方で直接パターン化される。フローティングゲート４０
は、チャネル領域の上方にのみ延び、フィールド酸化物
領域３８内にわずかに重なるが、一方、コントロールゲ
ート２８はアレイ全体に延び、ワード線を構成する。
れたドレイン領域４２が形成された後、ゲート酸化物５
０は基板４８の上に成長させられ、ポリシリコン層５２
はゲート酸化物５０の上に形成される。上に述べたよう
に、ゲート酸化物５０は、ＥＴＯＸ技術に従い構成され
るか、または、その代わりとして、トンネル酸化物技術
のように、ドレイン領域の近くに厚みの異なる薄いトン
ネル酸化物を有することもあり得る。ポリシリコンが配
置された後、ポリシリコンエッチマスク５４がポリシリ
コン５２の上方に設けられ、ポリをエッチし、基板４８
の上のポリシリコン５２にパターンを形成する。パター
ン化されたポリシリコン５５は、標準ＭＯＳトランジス
タのゲートまたはＥＰＲＯＭもしくはＥＥＰＲＯＭデバ
イスのフローティングゲートを含む。ＥＰＲＯＭまたは
ＥＥＰＲＯＭデバイスが形成されることになれば、第２
のポリシリコン領域またはワード線２８が、図３および
図９に示されるように、フローティングゲート４０の上
方で直接パターン化される。フローティングゲート４０
は、チャネル領域の上方にのみ延び、フィールド酸化物
領域３８内にわずかに重なるが、一方、コントロールゲ
ート２８はアレイ全体に延び、ワード線を構成する。
【００２２】ドレインマスク４４とポリシリコンマスク
５４とは、境界線５６に重なるパターン化されたポリシ
リコン５５を形成するために互いに厳密に整合されるこ
とに注目することが重要である。境界線は、ドレイン４
２に注入された不純物の大部分（たとえば９０％）と、
基板４８内に既に存在する不純物との間を、横方向から
分離する点として、ここでは定義付けられる。パターン
化されたポリシリコンストリップ５５は、図８で示され
るように、１対の長く延びたエッジ５８Ａと５８Ｂとの
間で規定される幅Ｗをもつ。アライメント線６０は、エ
ッジ５８Ａと５８Ｂとに平行で、ポリシリコンストリッ
プ５５の長さに沿って延びている。アライメント線６０
は、境界線５６と整合しており、また、境界線に対して
上方にまさに垂直方向に距離を隔てている。簡単に理解
されるだろうが、ポリシリコンストリップ５５は、境界
線５６の選択された部分または長さのみに平行に延び
る。こうして、チャネル領域に近接するドレインの境界
領域では、ポリシリコンストリップ５５は、境界線５６
の選択部分（またはチャネル領域内のドレイン４２の境
界の選択部分）と整合するアライメント線６０を含む。
したがって、ポリシリコンストリップ５５は、ドレイン
側注入がチャネル領域の上に“重なる”構成で配置され
ることを確実にするために、注意が払われねばならな
い。アライメント線６０は、ポリシリコン５５の中心近
くで、エッジ５８Ａと５８Ｂとから等しい距離に位置す
るように選択されることが好ましい。しかし、ポリシリ
コン５５とドレイン側注入領域４２との間に重なる部分
が存在したままで、中心線の中心から、わずかな偏移が
発生し得る。たとえば、臨界寸法０．５（ポリシリコン
５５の幅）を有するデバイスでは、境界線５６は外側の
エッジ５８Ａから内側のエッジ５８Ｂの方向に０．２５
ミクロン延びることがあり得る。
５４とは、境界線５６に重なるパターン化されたポリシ
リコン５５を形成するために互いに厳密に整合されるこ
とに注目することが重要である。境界線は、ドレイン４
２に注入された不純物の大部分（たとえば９０％）と、
基板４８内に既に存在する不純物との間を、横方向から
分離する点として、ここでは定義付けられる。パターン
化されたポリシリコンストリップ５５は、図８で示され
るように、１対の長く延びたエッジ５８Ａと５８Ｂとの
間で規定される幅Ｗをもつ。アライメント線６０は、エ
ッジ５８Ａと５８Ｂとに平行で、ポリシリコンストリッ
プ５５の長さに沿って延びている。アライメント線６０
は、境界線５６と整合しており、また、境界線に対して
上方にまさに垂直方向に距離を隔てている。簡単に理解
されるだろうが、ポリシリコンストリップ５５は、境界
線５６の選択された部分または長さのみに平行に延び
る。こうして、チャネル領域に近接するドレインの境界
領域では、ポリシリコンストリップ５５は、境界線５６
の選択部分（またはチャネル領域内のドレイン４２の境
界の選択部分）と整合するアライメント線６０を含む。
したがって、ポリシリコンストリップ５５は、ドレイン
側注入がチャネル領域の上に“重なる”構成で配置され
ることを確実にするために、注意が払われねばならな
い。アライメント線６０は、ポリシリコン５５の中心近
くで、エッジ５８Ａと５８Ｂとから等しい距離に位置す
るように選択されることが好ましい。しかし、ポリシリ
コン５５とドレイン側注入領域４２との間に重なる部分
が存在したままで、中心線の中心から、わずかな偏移が
発生し得る。たとえば、臨界寸法０．５（ポリシリコン
５５の幅）を有するデバイスでは、境界線５６は外側の
エッジ５８Ａから内側のエッジ５８Ｂの方向に０．２５
ミクロン延びることがあり得る。
【００２３】図９〜図１１を参照して、ソース注入マス
ク６２は、フォトレジスト４６をパターニングするため
に用いられ、図１０に示されるように、そのパターニン
グされたフォトレジスト４６はソース領域に不純物を注
入するために用いられる。ソース領域６４は、ドレイン
注入領域４２とは反対に、基板４８と逆の極性にドーピ
ングされる。ソース領域６４の注入には、低い注入ドー
ズ量が用いられる。特に、Ｐ型基板内のリンの注入ドー
ズ量は、２．５×１０14ａｔｏｍｓ／ｃｍ2 を超えては
ならない。反対に、Ｎ型基板内のホウ素の注入ドーズ量
は、５．０×１０14ａｔｏｍｓ／ｃｍ2 を超えてはなら
ない。エッチングされたセルフアライメントソース領域
内のリンまたはホウ素の軽度のドーピングは、引続いて
注入され、大量にドーピングされたソース領域の接合破
壊を改良するために用いられる。セルフアライメント領
域に注入されたリンおよびホウ素は、基板４８内の約
０．１ミクロンの深さで最高の濃度を示す。真のソース
およびドレイン領域は、図１２に示されるように、後で
注入され、導電性の高い領域を形成する。リンを２回拡
散注入するだけよりも、ソース領域内に予め導入された
リン原子に対してヒ素原子を注入する方がより高い導電
性を達成することができる。ソースの導電性のためのヒ
素原子は、例示のＰ型基板に対し、参照番号６６で示さ
れている。ホウ素または二フッ化ホウ素は、例示のＮ型
基板に対し、用いることができる。一般的には、熱サイ
クル（熱処理）がソースおよびドレイン注入６６に先行
して行なわれる。図１１に示されるように、熱サイクル
は、ソース領域およびドレイントンネル領域を与えるた
めに用いられるが、たとえばもし、フローティングゲー
ト４０の全体と基板４８の上面との間に延在するトンネ
ル酸化物が存在するように、ＥＴＯＸ技術が用いられる
なら、図１１に示される熱サイクルまたはドライブイン
ステップは、必ずしも多くのＥＰＲＯＭ製造プロセスに
おいては必要ではなく、したがって、省略することがで
きる。
ク６２は、フォトレジスト４６をパターニングするため
に用いられ、図１０に示されるように、そのパターニン
グされたフォトレジスト４６はソース領域に不純物を注
入するために用いられる。ソース領域６４は、ドレイン
注入領域４２とは反対に、基板４８と逆の極性にドーピ
ングされる。ソース領域６４の注入には、低い注入ドー
ズ量が用いられる。特に、Ｐ型基板内のリンの注入ドー
ズ量は、２．５×１０14ａｔｏｍｓ／ｃｍ2 を超えては
ならない。反対に、Ｎ型基板内のホウ素の注入ドーズ量
は、５．０×１０14ａｔｏｍｓ／ｃｍ2 を超えてはなら
ない。エッチングされたセルフアライメントソース領域
内のリンまたはホウ素の軽度のドーピングは、引続いて
注入され、大量にドーピングされたソース領域の接合破
壊を改良するために用いられる。セルフアライメント領
域に注入されたリンおよびホウ素は、基板４８内の約
０．１ミクロンの深さで最高の濃度を示す。真のソース
およびドレイン領域は、図１２に示されるように、後で
注入され、導電性の高い領域を形成する。リンを２回拡
散注入するだけよりも、ソース領域内に予め導入された
リン原子に対してヒ素原子を注入する方がより高い導電
性を達成することができる。ソースの導電性のためのヒ
素原子は、例示のＰ型基板に対し、参照番号６６で示さ
れている。ホウ素または二フッ化ホウ素は、例示のＮ型
基板に対し、用いることができる。一般的には、熱サイ
クル（熱処理）がソースおよびドレイン注入６６に先行
して行なわれる。図１１に示されるように、熱サイクル
は、ソース領域およびドレイントンネル領域を与えるた
めに用いられるが、たとえばもし、フローティングゲー
ト４０の全体と基板４８の上面との間に延在するトンネ
ル酸化物が存在するように、ＥＴＯＸ技術が用いられる
なら、図１１に示される熱サイクルまたはドライブイン
ステップは、必ずしも多くのＥＰＲＯＭ製造プロセスに
おいては必要ではなく、したがって、省略することがで
きる。
【００２４】図１２は、上に重なる金属化層用の導電領
域（すなわちドレイン４２／６６へのビット線コンタク
トとソース６４／６６へのＶｓｓコンタクト）を形成す
るための注入を、ソースおよびドレイン領域とともに図
示する。図１２は、図３の線Ａ−Ａに沿った断面図であ
り、注入領域６４と６６とから形成された共有ソース３
６を有して隣接する１対のＥＰＲＯＭセルを含むＥＰＲ
ＯＭ領域の開発段階の後半を示す。図１３は、図３の線
Ｂ−Ｂに沿った断面図を図示する。分離されたビット領
域に対して読取りと書込みを行なうために、フィールド
酸化物３８を用いて隣接するセルを互いに分離する。し
たがって、ドレイン４２は、隣接するセルのドレインか
らは分離させられるが、ソース領域３６は連続性を持っ
たままである。
域（すなわちドレイン４２／６６へのビット線コンタク
トとソース６４／６６へのＶｓｓコンタクト）を形成す
るための注入を、ソースおよびドレイン領域とともに図
示する。図１２は、図３の線Ａ−Ａに沿った断面図であ
り、注入領域６４と６６とから形成された共有ソース３
６を有して隣接する１対のＥＰＲＯＭセルを含むＥＰＲ
ＯＭ領域の開発段階の後半を示す。図１３は、図３の線
Ｂ−Ｂに沿った断面図を図示する。分離されたビット領
域に対して読取りと書込みを行なうために、フィールド
酸化物３８を用いて隣接するセルを互いに分離する。し
たがって、ドレイン４２は、隣接するセルのドレインか
らは分離させられるが、ソース領域３６は連続性を持っ
たままである。
【００２５】チャネル領域へのドレイン側注入は、図１
２に示されるように、プログラム可能なトランジスタに
対して達成されることが理解され、ドレイン側注入は、
図１６に示されるように、標準ＭＯＳトランジスタ（非
メモリタイプトランジスタ）に対して達成されることも
また理解される。図４〜図８で示される処理の流れと同
様に、標準ＭＯＳトランジスタは、拡散の横方向の境界
線、またはポリシリコンストリップ５５の下のチャネル
領域内で延びる境界線５６を有して形成されることが可
能である。ドレインマスク４４とソースマスク６２とを
逆にし、ドレイン側よりもソース側を先に注入すること
により、チャネル領域へのソース側注入が達成されるこ
とがまた理解できる。したがって、ドレイン側注入、ま
たはソース側注入、または両方の注入が、標準ＭＯＳデ
バイス内で利用できる。しかし、もしＥＰＲＯＭまたは
ＥＥＰＲＯＭデバイスが形成されるなら、上記の理由に
より、ドレイン側注入が好ましい方法である。ＭＯＳデ
バイスに対しては、それほど制限されないが、ドレイン
側注入が好ましい。
２に示されるように、プログラム可能なトランジスタに
対して達成されることが理解され、ドレイン側注入は、
図１６に示されるように、標準ＭＯＳトランジスタ（非
メモリタイプトランジスタ）に対して達成されることも
また理解される。図４〜図８で示される処理の流れと同
様に、標準ＭＯＳトランジスタは、拡散の横方向の境界
線、またはポリシリコンストリップ５５の下のチャネル
領域内で延びる境界線５６を有して形成されることが可
能である。ドレインマスク４４とソースマスク６２とを
逆にし、ドレイン側よりもソース側を先に注入すること
により、チャネル領域へのソース側注入が達成されるこ
とがまた理解できる。したがって、ドレイン側注入、ま
たはソース側注入、または両方の注入が、標準ＭＯＳデ
バイス内で利用できる。しかし、もしＥＰＲＯＭまたは
ＥＥＰＲＯＭデバイスが形成されるなら、上記の理由に
より、ドレイン側注入が好ましい方法である。ＭＯＳデ
バイスに対しては、それほど制限されないが、ドレイン
側注入が好ましい。
【００２６】図１７を参照して、コアメモリ領域２２
が、制御論理領域２４と同様に、構造形成に先行して、
チャネル領域内のしきい値注入を受けることが理解され
る。コアメモリ領域２２に対するしきい値注入は、注入
を防ぐために制御論理領域２４をレジストでカバーする
ことで達成される。同様にして、領域２２は、領域２４
に注入されたときにカバーされる。すなわち、コアマス
ク７２は、コア領域２２を開けるが、制御領域２４を塞
ぐ。制御マスク７４は、制御領域２４を開けるが、コア
領域２２を塞ぐ。メモリアレイ２２内のドレイン注入マ
スク４４が、ドレイン側注入を可能にすることが、また
理解される。同様にして、ドレインまたはソース注入マ
スク６８が、標準ＭＯＳトランジスタのどちらかの領域
へ選択的に注入を行なうために制御領域２４内に形成さ
れる。
が、制御論理領域２４と同様に、構造形成に先行して、
チャネル領域内のしきい値注入を受けることが理解され
る。コアメモリ領域２２に対するしきい値注入は、注入
を防ぐために制御論理領域２４をレジストでカバーする
ことで達成される。同様にして、領域２２は、領域２４
に注入されたときにカバーされる。すなわち、コアマス
ク７２は、コア領域２２を開けるが、制御領域２４を塞
ぐ。制御マスク７４は、制御領域２４を開けるが、コア
領域２２を塞ぐ。メモリアレイ２２内のドレイン注入マ
スク４４が、ドレイン側注入を可能にすることが、また
理解される。同様にして、ドレインまたはソース注入マ
スク６８が、標準ＭＯＳトランジスタのどちらかの領域
へ選択的に注入を行なうために制御領域２４内に形成さ
れる。
【００２７】ソース注入マスク６２が、ドレイン注入マ
スク４４だけでなく、ソース／ドレイン注入マスク６８
を反転させ（のネガをとる）、それらのマスクをコアマ
スク７２と制御マスク７４とにそれぞれ“代替する”こ
とにより簡単かつ直ちに形成されることが、図１７より
認識できる。その結果生じるマスクまたはソースマスク
６２が、ハッチングされた形で図１８に示されている。
ソースマスク６２は、コア領域またはアレイ領域５２内
のＶｓｓ連続領域に、制御論理領域２４内のソース（ま
たはドレイン）領域と同様に注入するのに非常に適して
いる。こうして、ソースマスク６２は、ドレインマスク
４４から直ちに形成され、図９〜図１０で示される処理
ステップに容易に組込まれる。逆に、図４〜図８で説明
された処理の流れで示される本発明の利点を達成するた
めにドレインマスク４４は標準ソースマスク６２から直
ちに形成される。特定的には、コアマスク７２に代替さ
れたソースマスク６２のネガは、コア領域のみの中に、
ドレインマスク４４を形成するであろう。
スク４４だけでなく、ソース／ドレイン注入マスク６８
を反転させ（のネガをとる）、それらのマスクをコアマ
スク７２と制御マスク７４とにそれぞれ“代替する”こ
とにより簡単かつ直ちに形成されることが、図１７より
認識できる。その結果生じるマスクまたはソースマスク
６２が、ハッチングされた形で図１８に示されている。
ソースマスク６２は、コア領域またはアレイ領域５２内
のＶｓｓ連続領域に、制御論理領域２４内のソース（ま
たはドレイン）領域と同様に注入するのに非常に適して
いる。こうして、ソースマスク６２は、ドレインマスク
４４から直ちに形成され、図９〜図１０で示される処理
ステップに容易に組込まれる。逆に、図４〜図８で説明
された処理の流れで示される本発明の利点を達成するた
めにドレインマスク４４は標準ソースマスク６２から直
ちに形成される。特定的には、コアマスク７２に代替さ
れたソースマスク６２のネガは、コア領域のみの中に、
ドレインマスク４４を形成するであろう。
【００２８】本発明は、ＥＰＲＯＭまたはＥＰＲＯＭメ
モリデバイスと同様、標準ＭＯＳ（ＰＭＯＳ、ＮＭＯ
Ｓ、ＣＭＯＳ）技術に応用可能だと考えられていること
が、この開示の恩恵を受ける当業者には認識されるだろ
う。ＥＰＲＯＭまたはＥＥＰＲＯＭメモリデバイスは、
セルフアライメントソース領域を有して達成され、ドレ
インマスクは、セルフアライメントソース領域を達成す
るために用いられるソースマスクから、直ちに形成され
る。さらには、ここで示され説明された本発明の形式
は、現在好ましい実施例としてとらえられることが理解
される。様々な変形および変更が、前掲の特許請求の範
囲で述べられた本発明の精神と範囲から逸れることな
く、各処理ステップに加えられることは、当業者には明
らかであろう。前掲の特許請求の範囲は、そういった変
形および変更すべてを含み、したがって、明細書および
図面は、限定の意味よりもむしろ例示の意味において考
察されることを意図するものである。
モリデバイスと同様、標準ＭＯＳ（ＰＭＯＳ、ＮＭＯ
Ｓ、ＣＭＯＳ）技術に応用可能だと考えられていること
が、この開示の恩恵を受ける当業者には認識されるだろ
う。ＥＰＲＯＭまたはＥＥＰＲＯＭメモリデバイスは、
セルフアライメントソース領域を有して達成され、ドレ
インマスクは、セルフアライメントソース領域を達成す
るために用いられるソースマスクから、直ちに形成され
る。さらには、ここで示され説明された本発明の形式
は、現在好ましい実施例としてとらえられることが理解
される。様々な変形および変更が、前掲の特許請求の範
囲で述べられた本発明の精神と範囲から逸れることな
く、各処理ステップに加えられることは、当業者には明
らかであろう。前掲の特許請求の範囲は、そういった変
形および変更すべてを含み、したがって、明細書および
図面は、限定の意味よりもむしろ例示の意味において考
察されることを意図するものである。
【図１】本発明に従ってメモリアレイおよび制御回路を
実施する、半導体チップの上面図である。
実施する、半導体チップの上面図である。
【図２】本発明に従う、プログラマブルメモリアレイの
一部分の概略図である。
一部分の概略図である。
【図３】本発明に従って形成された、プログラマブルメ
モリアレイの中心領域の一部分の上面図である。
モリアレイの中心領域の一部分の上面図である。
【図４】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図５】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図６】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図７】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図８】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図９】本発明に従う処理ステップの、図３の線Ａ−Ａ
に沿った断面図である。
に沿った断面図である。
【図１０】本発明に従う処理ステップの、図３の線Ａ−
Ａに沿った断面図である。
Ａに沿った断面図である。
【図１１】本発明に従う処理ステップの、図３の線Ａ−
Ａに沿った断面図である。
Ａに沿った断面図である。
【図１２】本発明に従う処理ステップの、図３の線Ａ−
Ａに沿った断面図である。
Ａに沿った断面図である。
【図１３】本発明に従う、図３の線Ｂ−Ｂに沿った断面
図である。
図である。
【図１４】従来の大角度注入技術に従う、ドレインまた
はソース側注入を示す断面図である。
はソース側注入を示す断面図である。
【図１５】従来の大角度注入技術に従う、小さな臨界寸
法でのドレインまたはソース側注入の断面図である。
法でのドレインまたはソース側注入の断面図である。
【図１６】本発明に従う、ＭＯＳデバイス内のドレイン
またはソース側注入を示す断面図である。
またはソース側注入を示す断面図である。
【図１７】本発明に従う、ソース注入マスキング領域と
しきい値調節マスキング領域とともに図１を示す上面図
である。
しきい値調節マスキング領域とともに図１を示す上面図
である。
【図１８】本発明に従う、反転ソースマスキング領域と
しきい値調節領域との組合せにより形成される、ドレイ
ン注入マスキング領域を有する図１の上面図である。
しきい値調節領域との組合せにより形成される、ドレイ
ン注入マスキング領域を有する図１の上面図である。
４２ ドレイン領域 ４４ ドレイン注入マスク ４６ フォトレジスト ４８ 基板 ５２ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 27/115 Ｈ０１Ｌ 21/265 Ｖ 7210−4Ｍ 27/10 ４３４ (72)発明者 ロバート・ビー・リチャート アメリカ合衆国、78741 テキサス州、オ ースティン、クロムウェル・サークル、 2430、ナンバー・417 (72)発明者 シャム・ジー・ガーグ アメリカ合衆国、78739 テキサス州、オ ースティン、テケイト・トレイル、4007 (72)発明者 ブラッドレー・ティー・ムーア・ジュニア アメリカ合衆国、78746 テキサス州、オ ースティン、ジョニー・ミラー・トレイ ル、1502
Claims (20)
- 【請求項１】 ＭＯＳデバイスを製造する方法であっ
て、 第１の型の不純物が導入された基板を与えるステップ
と、 前記基板内の、ドレイン領域に前記第１の型の不純物を
ドレイン側注入するステップとを含み、各ドレイン領域
は境界線により横方向から境界付けられ、さらに、 ポリシリコンストリップを前記基板上に形成するステッ
プを含み、前記ストリップは前記境界線の選択部分の上
方で実質的に平行に延び、さらに、 前記ポリシリコンストリップの両側のソース領域および
ドレイン領域に、前記ドレイン側注入ステップよりも多
くのドーズ量で、第２の型の不純物をソース／ドレイン
注入するステップを含む、方法。 - 【請求項２】 前記ポリシリコンストリップを前記基板
上に形成するステップは、 前記基板にわたって一面に覆うようにポリシリコンの層
を形成するステップと、 １対の長く延びたエッジの間で規定される幅を含む前記
ポリシリコンストリップを形成するために、前記ポリシ
リコンの層の選択部分を除去するステップとを含み、ア
ライメント線が前記エッジと平行して前記ストリップに
沿って延び、前記アライメント線は、境界線の前記選択
部分と整合し、かつ境界線の前記選択部分に対して上方
にまさに垂直方向に距離を隔てる、請求項１に記載の方
法。 - 【請求項３】 前記アライメント線は、前記１対のエッ
ジの中間点に位置する、請求項２に記載の方法。 - 【請求項４】 前記第１の型の不純物は前記第２の型の
不純物と異なる、請求項１に記載の方法。 - 【請求項５】 前記ドレイン注入のステップは、 前記基板上にフォトレジストを形成するステップと、 前記フォトレジストの上にドレイン注入マスクを配置す
るステップと、 前記ドレイン注入マスクのパターンに従って前記フォト
レジストを重合し、重合されないフォトレジストを除去
するステップと、 フォトレジストの間隙から露出した前記基板の上で、選
択ドレイン領域にイオンを衝撃させるステップとを含
む、請求項１に記載の方法。 - 【請求項６】 前記イオン衝撃ステップは、前記第１の
型の不純物のイオンを、前記基板に対して実質的に垂直
な角度で、前記基板に方向付けるステップを含む、請求
項５に記載の方法。 - 【請求項７】 前記ソース／ドレイン注入するステップ
は、 前記基板上にフォトレジストを形成するステップと、 前記フォトレジストの上にソース注入マスクを配置する
ステップと、 前記フォトレジストを、前記ソース注入マスクのパター
ンに従って重合し、重合されないフォトレジストを除去
するステップと、 フォトレジストの間隙から露出した前記基板の上で、選
択ソース領域にイオンを衝撃させるステップと、 残りのフォトレジストを除去し、前記基板の上の複数の
活性領域にイオンを衝撃させるステップとを含む、請求
項１に記載の方法。 - 【請求項８】 前記イオン衝撃ステップは、前記第２の
型の不純物のイオンを、前記基板に対して実質的に垂直
な角度で、前記基板に方向付けるステップを含む、請求
項７に記載の方法。 - 【請求項９】 前記活性領域はソースおよびドレイン領
域を含む、請求項７に記載の方法。 - 【請求項１０】 前記ドレイン注入マスクは、前記ドレ
イン注入マスクの選択部分では、前記ソース注入マスク
のネガ型である、請求項５または７に記載の方法。 - 【請求項１１】 電気的にプログラム可能なトランジス
タを形成するために、前記ソース／ドレイン注入ステッ
プに先行して、他のポリシリコンストリップを、前記ポ
リシリコンストリップの上方に距離を隔てて配置するス
テップをさらに含む、請求項１に記載の方法。 - 【請求項１２】 電気的にプログラム可能なトランジス
タを形成するために、前記ポリシリコンストリップは、
その上に間隔があけられて配置された前記他のポリシリ
コンストリップとともに、自己整合的なポリシリコンエ
ッチングプロセスにより形成される、請求項１に記載の
方法。 - 【請求項１３】 金属化層を前記ドレイン領域に接触さ
せるステップをさらに含み、前記金属化層はメモリセル
のアレイ内のビット線を含む、請求項１に記載の方法。 - 【請求項１４】 ＭＯＳデバイスを製造する方法であっ
て、 第１の型の不純物が導入された基板を与えるステップ
と、 前記基板上にフォトレジストを形成し、前記フォトレジ
ストの上にドレイン注入マスクを配置するステップと、 前記ドレイン注入マスクのパターンに従って、前記フォ
トレジストを重合し、重合されないフォトレジストを除
去するステップと、 フォトレジストの間隙から露出した前記基板の上で、選
択ドレイン領域にイオンを衝撃させるステップとを含
み、さらに、 １対の長く延びたエッジの間で規定される幅を備えたポ
リシリコンストリップを形成するステップを含み、アラ
イメント線が前記エッジと平行に前記ストリップに沿っ
て延び、前記アライメント線は、前記境界線の選択部分
と整合し、かつ前記境界線の選択部分に対して上方にま
さに垂直方向に距離を隔てられており、さらに、 前記基板上にフォトレジストを形成し、前記フォトレジ
ストの上にソース注入マスクを配置するステップを含
み、前記ドレイン注入マスクは、前記ドレイン注入マス
クの選択部分では前記ソース注入マスクのネガ型であ
り、さらに、 前記ソース注入マスクのパターンに従って前記フォトレ
ジストを重合し、重合されないフォトレジストを除去す
るステップと、 フォトレジストの間隙から露出した前記基板の上で、選
択ソース領域にイオンを衝撃させるステップと、 残りのフォトレジストを除去し、前記ポリシリコンスト
リップの両側のソース領域およびドレイン領域に対し
て、前記ドレイン注入ステップよりも多くのドーズ量
で、複数のソース／ドレイン領域に逆の型の不純物イオ
ンを衝撃させるステップとを含む、方法。 - 【請求項１５】 前記アライメント線は前記１対のエッ
ジの中間点に位置する、請求項１４に記載の方法。 - 【請求項１６】 前記ソース／ドレイン領域は、フィー
ルド酸化物領域で境界付けられている、請求項１４に記
載の方法。 - 【請求項１７】 電気的にプログラム可能なトランジス
タを形成するために、選択ソース領域のイオン衝撃ステ
ップに先行して、他のポリシリコンストリップを、前記
ポリシリコンストリップのまさに上方に距離を隔てて配
置するステップをさらに含む、請求項１４に記載の方
法。 - 【請求項１８】 電気的にプログラム可能なトランジス
タを形成するために、前記ポリシリコンストリップは、
その上に間隔があけられて配置された他のポリシリコン
ストリップとともに、自己整合的なポリシリコンエッチ
ングプロセスにより形成される、請求項１４に記載の方
法。 - 【請求項１９】 前記イオン衝撃ステップの各々は、前
記基板に対して実質的に垂直な角度で、前記第２の型の
不純物のイオンを前記基板に方向付けるステップを含
む、請求項１４に記載の方法。 - 【請求項２０】 金属化層を前記ドレイン領域に接触さ
せるステップをさらに含み、前記金属化層はメモリセル
のアレイ内のビット線を含む、請求項１４に記載の方
法。
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|---|---|---|---|
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| US08/165,112 US5427963A (en) | 1993-12-10 | 1993-12-10 | Method of making a MOS device with drain side channel implant |
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|---|---|
| JPH07202049A true JPH07202049A (ja) | 1995-08-04 |
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| JP (1) | JP4456673B2 (ja) |
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1993
- 1993-12-10 US US08/165,112 patent/US5427963A/en not_active Expired - Lifetime
-
1994
- 1994-12-09 JP JP30584094A patent/JP4456673B2/ja not_active Expired - Fee Related
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- 1994-12-12 DE DE69418445T patent/DE69418445T2/de not_active Expired - Lifetime
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