DE69602013T2 - Parallelverarbeitungsredundanzs-vorrichtung und -verfahren für schnellere zugriffszeit und kleinere matrizeoberfläche - Google Patents

Description

Gebiet der Erfindung
• Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterschaltungen und integrierte Kompaktbau-Schaltungen, wie zum Beispiel Speicherbausteine, Datenregister und dergleichen. Insbesondere betrifft die vorliegende Erfindung Speicherkreise, zum Beispiel Flash-EPROMs, die redundante Speicherelemente verwenden.
Hintergrund der Erfindung
• Die Redundanz und ihre Ausführungen gehören zu den bedeutsameren Anforderungen an Speicherchips. In vielen Anwendungsfällen sind die Wirkungen der Redundanzausführungen sowohl auf die Fläche als auch auf die Zugriffszeit wichtige Aspekte eines Speichers, insbesondere bei größeren und kompakteren Speicherchips.
• Bei einigen Redundanz-Lösungswegen werden die Adressen parallel mit der Auswahl der Dekoder empfangen und verglichen. Sofern festgestellt wird, daß die Adresse eine reparierte Speicherstelle ist, befindet sich der Redundanzkreis bezeichnenderweise im Eingriff. Der Redundanzkreis sendet ein Signal zu dem normalen Dekoder, um das reguläre Feld freizugeben oder nicht wieder auszuwählen, und wählt dann das redundante Element. Die Ermittlung der von den eingehenden Adressen geeigneten Adresse für ein redundantes Element dauert üblicherweise 5 bis 10 Nanosekunden, wobei die Dekoder während dieser Zeit damit beginnen, die richtigen Speicherelemente auszuwählen. Bei Teilen mit sehr hoher Dichte haben die Dekoderleitungen eine kapazitive Belastung von mehreren Zehn Picofarad und benötigen daher sehr große Treiber. Aufgrund der durch die große Anzahl der Dekodertreiber konsumierten Fläche ist daher das nicht wieder ausgewählte (deselektierte) Signal nicht in der Nähe der letzten Stufen des Dekoders.
• Bei derart großen kapazitiven Belastungen benötigt die letzte Stufe für das Selektieren und Deselektieren ungefähr 5 Nanosekunden. Nach fünf bis zehn Nanosekunden der Verzögerung für die Anpassung des Detektionsschaltkreises sendet der Redundanzkreis ein Signal, um die regulären Dekoder zur Deselektion anzuweisen. Da die Deselektionsstufe nicht die letzte Stufe des Dekoders ist, wird für das Abschalten des regulären Dekoders zusätzliche Zeit benötigt. Falls auf ein redundantes Element zugegriffen wird, wird es um etwa 10 bis zwanzig Nanosekunden langsamer sein als das eigentliche Element. Das wird als ein bedeutender Geschwindigkeitsverlust angesehen. Bei Speichern mit sehr großer Dichte haben 50 bis 80% der Matrizen einige redundante Elemente.
• Ein anderes Merkmal, das bei manchen Redundanzsystemen angewendet wird, ist das Austauschen des gesamten Bytes (oder Wortes), falls ein Bit innerhalb dieses Wortes als fehlerhaft festgestellt wird. Wenn acht redundante Säulen austauschbar sein sollen, muß man in dem Feld 64 Säulen aufbauen. Zum Beispiel bei einem Vier-Megabit-Flash- Schaltkreis macht das bis ungefähr 5 Mil mehr auf eine Dimension des Chips aus, der auf mehrere Tausend der Mils der zusätzlichen Rechteckfläche überträgt.
• Die US-A-5 287 310 wird als der am nächsten liegende Stand der Technik angesehen. Dieses Dokument beschreibt eine Speicherschaltung mit einer Redundanz, wobei eine Mehrzahl Speicherunterfelder normale Zellen und redundante Zellen aufweist. Die Speicherschaltung ist nicht in idividuelle Blöcke mit redundanten Elementen in jedem Block aufgeteilt.
Zusammenfassung der Erfindung
• Gemäß der vorliegenden Erfindung wird ein Speicherkreis mit Parallelverarbeitungsredundanz angegeben, der umfaßt:
• einen Speicher aus Mehrfach-Speichergruppenblöcken, wobei jeder Speichergruppenblock Reihen und Spalten aus adressierbaren, nichtredundanten Speicherelementen sowie eine oder mehrere Säule(n) (Spalten) der adressierbaren redundanten Speicherelementen aufweist;
• angekoppelte Adreßleitungen zur Aufnahme von Adreßsignalen, die die nichtredundanten Speicherelemente identifizieren;
• einen ersten Datenbus, der an die Säulen der nichtredundanten Speicherelemente in den jeweiligen Speichergruppen gekoppelt ist;
• einen redundanten Datenbus, der an eine oder mehrere Säule(n) der redundanten Speicherelemente in den jeweiligen Speichergruppen gekoppelt ist;
• Puffermittel mit einem an den ersten Datenbus gekoppelten Eingang, einem an den redundanten Datenbus gekoppelten zweiten Eingang, einem angekoppelten Steueranschluß zur Aufnahme eines Steuersignals und einem Ausgang, wobei das Puffermittel zum selektiven Ankoppeln des ersten Datenbusses und des redundanten Datenbusses an den Ausgang entsprechend der Festlegung durch das Steuersignal betreibbar ist;
• einen ersten Leseverstärkerschaltkreis, der zwischen den ersten Datenbus und das Puffermittel geschaltet ist;
• einen zweiten Leseverstärkerschaltkreis, der zwischen den zweiten Datenbus und das Puffermittel geschaltet ist; und
• eine Dekodierschaltung, die an die Adreßleitungen gekoppelt ist, und zwar zum Dekodieren und um festzustellen, ob ein adressiertes, nichtredundantes Speicheerelement fehlerhaft ist, und die zur Erzeugung des Steuersignals betreibbar ist;
• wodurch die Dekodierschaltung während eines Lesevorgangs betriebsfähig ist, die Adreßsignale während der gleichen Zeitperiode zu dekodieren, so daß sowohl auf eine fehlerhafte Säule der nichtredundanten Speicherelemente als auch auf eine Säule der redundanten Speicherelemente parallel zugegriffen wird, und in der fehlerhaften Säule sowie in der redundanten Säule gespeicherte Daten durch den ersten und zweiten Leseverstärker verstärkt werden und an das erste Puffermittel gekoppelt werden.
• Die vorliegende Erfindung stellt durch Verwendung eines parallelen Weges für die redundanten Elemente einer Speichergruppe generell ein verbessertes Redundanzsystem innerhalb einer Speichergruppe zur Verfügung. In einer Ausführungsform umfaßt die vorliegende Erfindung einen Speicher mit einer vorgewählten Anzahl Reihen und Säulen und einem oder mehreren redundanten Speicherelement(en), die jeweils mit diesen verbundene Adressen; angekoppelte Adreßleitungen zur Übertragung der Adreßsignale zu den Reihen und Säulen und zu dem einen oder den mehreren redundanten Speicherelement(en); einen an die Säulen gekoppelten ersten Datenbus; einen an das eine oder die mehreren redundanten Speicherelement(e) gekoppelten redundanten Datenbus; und einen Zugriffspuffer mit einem an den ersten Datenbus gekoppelten ersten Eingang, einem an den redundanten Datenbus gekoppelten zweiten Eingang, einem angekoppelten Steueranschluß zum Empfangen eines Signals und einem Ausgang, wobei der Zugriffspuffer - wie durch das Signal festgelegt - den ersten Datenbus oder den redundanten Datenbus an den Ausgang koppelt, aufweisen.
• In einer weiteren Ausführungsvariante umfaßt die vorliegende Erfindung ein Verfahren zur Parallelverarbeitungsredundanz in einem Speicher, der eine vorgewählte Anzahl Reihen und Säulen und ein oder mehrere Speicherelement(e) mit jeweils mit diesen verbundenen Adressen; (und) angekoppelte Adreßleitungen zum Übertragen der Adreßsignale zu den Reihen und Säulen und zu dem einen oder den mehreren redundanten Speicherelement(en) einschließt; wobei das Verfahren die folgenden Schritte umfaßt: Empfangen eines Signals; gleichzeitiges Empfangen erster Daten von einem an die Reihen und Säulen gekoppelten ersten Datenbus, und Empfangen der zweiten Daten von einem an die redundanten Speicherelemente gekoppelten zweiten Datenbus; und Auswählen der Daten - wie durch das Signal festgelegt - entweder von dem ersten Datenbus oder von dem zweiten Datenbus.
• Die oben dargelegte Zusammenfassung der vorliegenden Erfindung zielt nicht darauf ab, jede Ausführungsvariante - oder jeden Aspekt der vorliegenden Erfindung wiederzugeben. Das ist Aufgabe der Zeichnungen und der mit diesen verbundenen nachfolgenden Beschreibung.
Kurze Beschreibung der Zeichnungen
• Weitere Aspekte und Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die Zeichnungen in der nachfolgenden Beschreibung näher erläutert.
• Fig. 1 ist ein Blockdiagramm eines Speicheraufbaus entsprechend den Grundprinzipien der vorliegenden Erfindung;
• Fig. 2 ist ein Blockdiagramm eines Schaltkreises zur Erzeugung redundanter I/O - Selektionssignale;
• Fig. 3 ist ein detaillierteres Blockdiagramm des Eingangs-Ausgangs-Kreises zur Bildung der Schnittstelle mit dem in Fig. 1 gezeigten Speicheraufbau; und
• Fig. 4 ist ein Blockdiagramm eines beispielhaften Computers, in den die vorliegenden Erfindung eingebunden werden kann.
• Während die Erfindung in verschiedenen Modifikationen und alternativen Ausführungsformen einsetzbar ist, werden in den Zeichnungen spezielle Ausbildungen beispielhaft wiedergegeben und im Detail beschrieben. Es ist jedoch selbstverständlich, daß die Erfindung nicht auf die beschriebene besondere Ausführungsform beschränkt ist. Im Gegenteil, die Erfindung deckt alle Modifikationen, Äquivalente und Alternativen ab, die in den durch die Ansprüche abgedeckten Bereich der Erfindung fallen.
Detaillierte Beschreibung der Zeichnungen
• Die vorliegende Erfindung verfügt über eine große Vielfalt von Anwendungsmöglichkeiten bei Speicherschaltungen. Sie stellt einen Speicheraufbau mit Parallelredundanz zur Verfügung, um die durch Selektion einer fehlerhaften Säule und die anschließende Nichtselektion der Säule verursachte Verzögerung zu eliminieren. Die vorliegende Erfindung hat stattdessen parallelen Zugriff auf eine Speichersäule und eine entsprechende redundante Speichersäule und bestimmt dann an einem Eingabe-Ausgabe- Puffer, von welcher Säule die Daten auszuwählen sind. Die vorliegende Erfindung ist besonders bei Speichern anwendbar, die Transistoren mit freischwimmendem Gate (Schwimmtor-Transistoren) verwenden, und insbesondere zum Beispiel für Flash-EPROMs, EEPROMs, SRAMs und DRAMs geeignet.
• Außerdem ersetzt die vorliegende Erfindung vorzugsweise eine fehlerhafte Speichersäule durch eine redundante Säule, und zwar anstelle des Ersetzens eines vollständigen Bytes, wie das bei einigen Redundanzsystemen gefunden wurde. Das wird beispielsweise durch Zugabe von vier Bits zu dem Adreßfeld erreicht, um zu spezifizieren, welche der 16 Säulen fehlerhaft ist, so daß nur die im einzelnen bezeichnete Säule ausgetauscht wird. Das Ersetzen nur einer einzigen Säule im Gegensatz zu einem vollständigen Byte resultiert auch in einem Schutz der Terms einer Matrizenfläche durch signifikantes Verringern des Betrages der erforderlichen Matrizenfläche.
• Fig. 1 ist eine beispielhafte Schaltung zur Ausführung der vorliegenden Erfindung. Die Schaltung schließt typischerweise eine Mehrzahl oberer Speicherelemente 10 bis 13 und verbundene redundante Säulen 18 bis 21 sowie untere Speicherelemente 14 bis 17 und verbundene redundante Säulen 22 bis 25 ein. Entsprechend dem Stand der Technik werden die redundanten Säulen zum Austausch defekter Säulen innerhalb der Speichergruppe verwendet.
• Eine Mehrzahl oberer Auswählleitungen 34 ist mit einem Dekoder (nicht dargestellt) zum Dekodieren von Adressen und zum Auswählen besonderer Speicherreihen und -säulen und redundanter Säulen im oberen Teil der Speichergruppe verbunden. Eine Mehrzahl unterer Auswählleitungen 35 ist mit einem Dekoder (nicht dargestellt) zum Dekodieren von Adressen und zum Auswählen besonderer Speicherreihen und -säulen sowie redundanter Säulen im unteren Teil der Speichergruppe verbunden. Das Dekodieren und die Selektion der Speicheradressen ist aus dem Stand der Technik bekannt.
• Die Säulen innerhalb der Blöcke 10 bis 17 sind an einen Datenbus 36 gekoppelt, und zwar zur Anwendung beim Schreiben von Daten zum Speicher und beim Lesen von Daten vom Speicher. Der Datenbus 36 ist an Leseverstärker 26A bis 26N (ein Leseverstärker pro Leitung) angeschlossen, die in herkömmlicher Weise betrieben werden, um die Datensignale vom Speicher zu empfangen und zu verstärken. Die Leseverstärker 26A bis 26N sind an Eingabe-Ausgabe- Puffer 33A bis 33N (ein Eingabe-Ausgabe-Puffer pro Leitung) gekoppelt. Eingabetreiber 28A bis 28N (ein Treiber pro Leitung) sind an den Datenbus 36 sowie an die Eingabe-Ausgabe-Speicher 33A bis 33N angeschlossen und werden in herkömmlicher Weise betrieben, um die Daten zu empfangen und die Daten an die Speicherelemente in den Säulen innerhalb der Blöcke 10 bis 17 zu schreiben.
• Die redundanten Säulen 18 bis 25 sind an einen redundanten Datenbus 37 gekoppelt, und zwar zur Anwendung beim Schreiben von Daten zu den redundanten Säulen und beim Lesen von Daten von den redundanten Säulen. Der Datenbus 37 ist an einen redundanten Leseverstärker 30 angeschlossen, der zum Empfangen und Verstärken der Datensignale von den redundanten Säulen 18 bis 25 in üblicher Weise betrieben wird. Ein redundanter Eingabetreiber 40 ist mit dem redundanten Datenbus 37 und den Eingabe-Ausgabe-Puffern 33A bis 33 N verbunden und wird in herkömmlicher Weise betrieben, um Daten in den Puffern 33A bis 33 N zu empfangen und die Daten an die Speicherelemente innerhalb der redundanten Säulen 18 bis 25 zu schreiben.
• Die Eingabe-Ausgabe-Puffer arbeiten als Multiplexer. Redundante I/O-(RIO)-Selektionsleitungen 38 übertragen I/O-Selektionsbits zu Steueranschlüssen der Eingabe- Ausgabe-Puffer 33A bis 33 N, so daß die Puffer den Datenbus 36 und den redundanten Datenbus 37 in Abhängigkeit vom Inhalt der I/O-Selektionsbits selektiv an den Ausgabeanschluß koppeln. Fig. 2 ist ein Blockdiagramm eines Schaltkreises zur Erzeugung des redundanten I/O- Selektionssignals. In Fig. 2 erzeugt der Schaltkreis 41 AdreßSignale für Säulen innerhalb des Speichers, und der Schaltkreis 42 erzeugt Signale zur Spezifizierung fehlerhafter Säulen. Zum Beispiel bei einem 16-Bitweiten Feld benötigt der Schaltkreis 42 vier Bits, die innerhalb des energieunabhängigen Permanentzeigers (Pointer) gespeichert sind, um zu spezifizieren, welche von den 16 Säulen innerhalb eines einzelnen Feldes fehlerhaft ist. Fig. 3 ist ein detaillierteres Blockdiagramm des Schaltkreises zur Ausbildung der Schnittstelle des Speichers.
• Bei einem Lesevorgang bewertet der Adreßvergleicherschaltkreis, der die I/O-Bits erzeugt, ob eine redundante Säule benutzt werden muß. Für diese Bewertung werden normalerweise ungefähr 5 bis 10 Nanosekunden benötigt. Zu der gleichen Zeit hat der Dekodier- und Selektionsschaltkreis die geeignete Säule unter den regulären Säulen innerhalb der Blöcke 10 bis 17 ausgewählt. Falls der Vergleicherschaltkreis feststellt, daß anstelle einer regulären Speichersäule eine der redundanten Säulen 18 bis 25 benutzt werden muß, setzt die Schaltung die regulären Dekoder normalerweise nicht außer Betrieb. Der Dekoder für die regulären Speichersäulen innerhalb der Blöcke wird natürlich noch benötigt, da sieben von acht Säulen diesen Dekoder noch benutzen werden.
• Die regulären Speichersäulen innerhalb der Blöcke 10 bis 17 führen daher über die Leseverstärker 26A bis 26 N eine Leseoperation durch, und die redundanten Säulen 18 bis 25 nehmen über den redundanten Leseverstärker 30 einen Lesevorgang vor. Zu dem gleichen Zeitpunkt, zu dem der Adreßvergleicher die Bewertung durchgeführt hat, ob eine redundante Adresse zu den ankommenden Adressen paßt, zeichnen die redundanten I/O-Identifizierungsbits auf, welche von den I/Os fehlerhaft ist. Bei der vorliegenden Erfindung ist es nur nach den Leseverstärkern 26A bis 26N und 30, daß die Schaltung die Information benutzt, ob es ein redundantes Element gibt, das ausgewählt wurde. Falls ein redundantes Element ausgewählt wird, werden die Eingabe-Ausgabe-Puffer 33A bis 33 N zu diesem Zeitpunkt das Ergebnis des redundanten Leseverstärkers 30 anstelle des Ergebnisses der Leseverstärker 26A bis 26 N auswählen. Dementsprechend besteht ein Vorteil der vorliegenden Erfindung darin, daß die Verzögerung eliminiert wird, was aus dem Nichtauswählen des regulären Pfades und folglich der Auswahl des redundanten Pfades, wie in einigen redundanten Speicherplänen gefunden, resultiert.
• Die vorliegende Erfindung verbessert die Zugriffszeit. Da der Zeitaufwand, der für das vollständige Lesen gebraucht wird, gewöhnlich 80% der Zugriffszeit einnimmt, und da der Vergleich der Adressen und des I/O-Bitfeldes parallel vor sich geht, wird es im Ergebnis der Vergleichsverzögerung keinen Abzug von der Zugriffszeit geben. Die nur hinzukommende Verzögerung ist ein Multiplexen der Daten am Ausgang der Leseverstärker, das zu der Ein-Tor-Verzögerung äquivalent ist. Die Verzögerung beträgt gewöhnlich weniger als eine Nanosekunde. Die meisten komplexen Chips benötigen einen Multiplexer am Ausgang des Leseverstärkers, um zum Beispiel elektronische Identifizierungscodes und interne Statuscodes zu übertragen. Infolgedessen ist die aus dem Multiplexer resultierende Verzögerung üblicherweise immer in die Zugriffszeit eingeschlossen.
• Zum Lesen der Daten wird der gleiche Vorgang wiederholt, lediglich in der entgegengesetzten Richtung. Die Schreibdaten werden gewöhnlich in einem Zwischenspeicher gespeichert. Es geschieht natürlich eine beträchtliche Zeit später, daß die Schaltung bestimmt, ob die Daten zu einer regulären oder einer redundanten Säule geleitet werden sollen. Die Verzögerung für die Anpassung der Adressen ist daher keine maßgebliche Größe. Falls eine der redundanten Säule, wie von den I/O-Bits festgelegt, benutzt werden soll, wählt die Schaltung dann aus den Eingabe- Ausgabe-Puffern 33A-33 N die redundanten Daten aus, die vom Eingabetreiber 40 verwendet werden.
• Die Schaltung schaltet beim Schreiben an eine fehlerhafte Säule unter Verwendung eines redundanten Treibers vorzugsweise einen regulären Treiber für eine fehlerhafte Säule ab. Wenn ein regulärer Treiber für eine fehlerhafte Säule ausgewählt war, ist es möglich, daß der Treiber aufgrund eines Kurzschlusses sehr viel Strom zieht, um ihn dadurch zu veranlassen, die Programmspannungsquelle "herunterzuziehen". Da alle anderen Treiber auch an die Programmspannungsquelle angeschlossen sind, würde das bewirken, daß diese Bits einen abgesenkten Pegel der Programmspannungsquelle empfangen, was die Schreiboperation dieser Bits stören könnte. Durch Abschalten des regulären Treibers für die fehlerhafte Säule vermeidet die Schaltung diese unerwünschte Situation.
• Fall auf der anderen Seite eine redundante Säule nicht benutzt werden soll, wählt die Schaltung mit den Eingabe- Ausgabe-Puffern 33A bis 33N die Dateneingabetreiber 28A bis 28N aus.
• Zusammenfassend bleibt festzustellen, daß die vorliegende Erfindung die Zugriffszeit durch Verwendung paralleler Wege zu den redundanten Speicherelementen beträchtlich verbessert. Die Erfindung spart auch Chipfläche ein, und zwar nur durch das Austauschen einer fehlerhaften Säule gegen eine redundante Säule anstelle des Auswechselns eines vollständigen Bytesacht Säulen) oder Wortes (16 Säulen).
• Fig. 4 ist ein Blockdiagramm eines beispielhaft wiedergegebenen Computers 45, der in die vorliegende Erfindung integriert sein kann. Der Computer 45 schließt einen Mikroprozessor 46 und einen entsprechenden Taktgeber 48 ein. Der Mikroprozessor 46 enthält eine Zentraleinheit (CPU) und einen angeschlossenen Steuerkreis. Der Mikroprozessor 46 ist mit einem Motherboard 49 verbunden. Ein I/O-Schnittstellenmodul 47 ist an das Motherboard 49 angeschlossen und bildet die Schnittstelle zwischen dem Mikroprozessor 46 und den peripheren Geräten, zum Beispiel einem Monitor und einem Drucker. Das Motherboard 49 enthält auch eine Mehrzahl Speichermodule zur Speicherung von Daten, wie zum Beispiel Single-Inline-Speichermodule (SIMMs) 50A bis 50N. Das Motherboard 49, das typischerweise mit einer gedruckten Schaltplatte ausgeführt ist, und die SIMMs 50A bis 50N sind natürlich mit integrierten Schaltungs-Chips ausgestattet, die in das Motherboard 49 "eingesteckt" sind. Ein energieunabhängiger Speicher (Permanentspeicher) wird üblicherweise auf dem Motherboard 49, den SIMMs 50A bis 50N oder über den Interface- Modul 47 verwendet.
• Die vorangegangene Beschreibung, die auf dem Wege der obigen Beispiele und Erörterungen dargelegt wurde, ist auf bevorzugte Ausführungsbeispiele der vorliegenden Erfindung gerichtet, welche die Grundprinzipien der Erfindung einschließen. Die Ausführungsbeispiele können unter Verwendung verschiedener Schaltkreisausführungen und -anordnungen geändert, modifiziert und/oder ausgeführt werden. Für den Fachmann ist es leicht erkennbar, daß diese und verschiedene andere Modifikationen und Änderungen im Hinblick auf die vorliegende Erfindung vorgenommen werden können, ohne den beispielhaften - Ausführungsformen und Anwendungen, die hier dargestellt und beschrieben sind, streng zu folgen, und zwar ohne von dem Grundgedanken der vorliegenden Erfindung, der in den nachfolgenden Ansprüchen wiedergegeben ist, abzuweichen.

Claims (16)

1. Speicherkreis mit Parallelverarbeitungsredundanz, umfassend:

einen Speicher aus Mehrfach-Speichergruppenblöcken, wobei jeder Speichergruppenblock Reihen und Spalten aus adressierbaren, nichtredundanten Speicherelementen (10) und eine oder mehrere Säule(n) aus adressierbaren redundanten Speicherelementen (18) aufweist;

angekoppelte Adreßleitungen zur Aufnahme von Adreß- Signalen, die die nichtredundanten Speicherelemente identifizieren;

einen ersten Datenbus (36), der an die Säulen aus nichtredundanten Speicherelementen in den jeweiligen Speichergruppen gekoppelt ist;

einen redundanten Datenbus (37), der an die eine oder mehrere Säulen aus redundanten Speicherelementen in der jeweiligen Speichergruppe gekoppelt ist;

Puffermittel (33) mit einem an den ersten Datenbus gekoppelten ersten Eingang und einem an den redundanten Datenbus gekoppelten zweiten Eingang, einem angekoppelten Steueranschluß zur Aufnahme eines Steuersignals (38), und einem Ausgang, wobei das Puffermittel zum selektiven Ankoppeln des ersten Datenbusses oder des redundanten Datenbusses an den Ausgang entsprechend der Festlegung durch das Steuersignal betreibbar ist;

einen ersten Leseverstärkerschaltkreis (26), der zwischen den ersten Datenbus und das Puffermittel geschaltet ist;

einen zweiten Leseverstärkerschaltkreis (30), der zwischen den zweiten Datenbus und das Puffermittel geschaltet ist; und

eine Dekodierschaltung (41, 42), die an die Adreßleitungen gekoppelt ist, und zwar zum Dekodieren und um festzustellen, ob ein adressiertes, nichtredundantes Speicherelement fehlerhaft ist, und die zur Erzeugung des Steuersignals betreibbar ist;

wodurch die Dekodierschaltung während eines Lesevorgangs betriebsfähig ist, die Adreß-Signale während der gleichen Zeitperiode zu dekodieren, so daß sowohl auf eine fehlerhafte Säule aus nichtredundanten Speicherlementen als auch auf eine Säule aus redundanten Speicherelementen parallel zugegriffen wird, und in der fehlerhaften Säule und der redundanten Säule gespeicherte Daten durch den ersten und den zweiten Leseverstärker verstärkt werden und an das Puffermittel gekoppelt werden.

2. Speicherkreis nach Anspruch 1, bei dem das Speichermittel eine Mehrzahl Zugriffspuffer (33A-33N) umfaßt, wobei jeder Zugriffspuffer im Betrieb zum Empfangen von einem Bit der Daten vom ersten Datenbus und einem Bit der Daten vom redundanten Datenbus betriebsfähig ist.

3. Speicherkreis nach einem der vorhergehenden Ansprüche, der weiterhin umfaßt:

eine Mehrzahl erster Dateneingabetreiber (28A-28 N) die zwischen das Puffermittel und den ersten Datenbus geschaltet sind, wobei jeder von den mehreren ersten Dateneingabetreibern mindestens ein Bit der Daten an den ersten Datenbus überträgt; und

einen redundanten Dateneingabetreiber (40), der zwischen das Puffermittel und den redundanten Datenbus geschaltet ist, wobei das Puffermittel zum selektiven Ankoppeln des ersten Dateneingabetreibers an den ersten Datenbus oder des redundanten Dateneingabetreibers an den redundanten Datenbus betreibbar ist, und zwar entsprechend der Festlegung durch das Steuersignal (38).

4. Speicherkreis nach Anspruch 3, der weiterhin eine Schaltung zum Abschalten von einem der mehreren ersten Dateneingabetreiber umfaßt, falls der eine Treiber angekoppelt ist, um ein Bit der Daten an eine fehlerhafte Säule innerhalb der Säulen zu übertragen.

5. Speicherkreis nach einem der Ansprüche 1 bis 4, bei dem die nichtredundanten und redundanten Speicherelemente mit Transistoren mit freischwebendem Gate (Schwimmtor-Transistoren) ausgestattet sind.

6. Speicherkreis nach einem der Ansprüche 1 bis 4, bei dem der Speicher ein Flash-EPROM ist.

7. Speicherkreis nach einem der Ansprüche 1 bis 4, bei dem der Speicher ein EEPROM ist.

8. Speicherkreis nach einem der Ansprüche 1 bis 4, bei dem der Speicher ein SRAM (statischer RAM) ist.

9. Speicherkreis nach einem der Ansprüche 1 bis 4, bei dem der Speicher ein DRAM (dynamischer RAM) ist.

10. Speicherkreis nach einem der vorhergehenden Ansprüche, der weiterhin einen mit dem Speicher verbundenen Processor (46), einen mit dem Processor verbundenen Taktschaltkreis (48) und ein an den Processor gekoppeltes Modul (47) zur Bildung der Schnittstelle des Processors mit den peripheren Geräten umfaßt.

11. Verfahren zum Betreiben einer Speichervorrichtung zur Verringerung der Zugriffzeit in dieser, umfassend die Schritte:

Einleiten eines Lesevorgangs zum Lesen der in der Speichervorrichtung gespeicherten Daten, wobei die Speichervorrichtung Mehrfach-Speichergruppenblöcke aufweist, jeder Speichergruppenblock über Reihen und Säulen aus adressierbaren, nichtredundanten Speicherelementen (10) verfügt und eine oder mehrere Säule(n) adressierbarer, redundanter Speicherelemente (18) hat;

Empfangen eines Adreß-Signals, um eine Säule des nichtredundanten Speicherelements (10) zu identifizieren;

gleichzeitiges Zugreifen sowohl auf die adressierte Säule der nichtredundanten Speicherelemente als auch eine redundante Säule der Speicherelemente (18);

Verstärken der Daten, die sowohl in der adressierten Säule der nichtredundanten Speicherelemente als auch der redundanten Säule der Speicherelemente gespeichert sind;

Analysieren der empfangenen Adreß-Signale während der Schritte des Zugreifens und Verstärkens, um zu bestimmen, ob die adressierte Säule der nichtredundanten Speicherelemente fehlerhaft ist; und

Auswählen der verstärkten Daten entweder von der adressierten Säule der nichtredundanten Speicherelemente oder der redundanten Säule der Speicher elemente, und zwar basierend auf der Analyse des Adreß-Signals.

12. Verfahren nach Anspruch 11, das weiterhin folgende Schritte umfaßt:

Einleiten eines Schreibvorgangs;

Empfangen eines zweiten Adreß-Signals, um eine zweite Säule der Speicherelemente zu identifizieren;

Empfangen der in der zweiten Säule der Speicherelemente zu speichernden Daten;

Verriegeln der empfangenen Daten;

Analysieren des empfangenen Adreß-Signals während die Daten verriegelt sind, um zu bestimmen, ob die zweite Säule des Speicherelements fehlerhaft ist, und entweder Ankoppeln der verriegelten Daten an eine redundante Säulentreiberschaltung und Abschalten einer an die zweite Säule gekoppelten Säulentreiberschaltung, falls die zweite Säule des Speicherelements fehlerhaft ist, oder Ankoppeln der verriegelten Daten an die an die zweite Säule gekoppelte Säulentreiberschaltung, falls die zweite Säule der Speicherelemente nicht fehlerhaft ist.

13. Verfahren nach einem der Ansprüche 11 und 12, bei dem dieses unter Anwendung eines Flash-EPROM durchgeführt wird.

14. Verfahren nach einem der Ansprüche 11 und 12, bei dem dieses unter Verwendung eines SRAM ausgeführt wird.

15. Verfahren nach einem der Ansprüche 11 und 12, bei dem dieses unter Verwendung eines DRAM durchgeführt wird.

16. Verfahren nach einem der Ansprüche 11 und 12, bei dem dieses unter Verwendung einer Speichervorrichtung durchgeführt wird, die Transistoren mit freischwebendem Gate aufweisen.