EP0333599B1 - Multiplieur-additionneur paramétrable dans les corps de Galois, et son utilisation dans un processeur de traitement de signal numérique - Google Patents

Multiplieur-additionneur paramétrable dans les corps de Galois, et son utilisation dans un processeur de traitement de signal numérique Download PDF

Info

Publication number
EP0333599B1
EP0333599B1 EP89400762A EP89400762A EP0333599B1 EP 0333599 B1 EP0333599 B1 EP 0333599B1 EP 89400762 A EP89400762 A EP 89400762A EP 89400762 A EP89400762 A EP 89400762A EP 0333599 B1 EP0333599 B1 EP 0333599B1
Authority
EP
European Patent Office
Prior art keywords
degree
polynomial
cell
term
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP89400762A
Other languages
German (de)
English (en)
Other versions
EP0333599A1 (fr
Inventor
Marc Cognault
José Joaquim Sanchez
Dominique Brechard
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Publication of EP0333599A1 publication Critical patent/EP0333599A1/fr
Application granted granted Critical
Publication of EP0333599B1 publication Critical patent/EP0333599B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724—Finite field arithmetic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials

Definitions

  • the invention relates to the field of digital telecommunications, and more particularly to the digital signal processing necessary in this type of application.
  • Digital telecommunications are subject to disturbances which require effective protection of information by coding by means of detector and error correcting codes.
  • the subject of the invention is a programmable multiplier-adder in Galois bodies that is simple and configurable, at a faster processing speed, this operator being able to process all Galois bodies up to CG (2 N ), N being determined at the start. by the designer.
  • the invention also relates to the use of such a multiplier-adder, programmable in Galois bodies, in a digital signal processing processor.
  • a Galois body is defined by its size, that is to say by the number of bits of the operands to be processed, and therefore of the results obtained, and by its generator polynomial.
  • A, B, and C be three polynomials of a Galois field, and G its generator polynomial: G is the binary polynomial of degree m generating the corresponding Galois body, which fixes the size of the Galois body in which the polynomial operations are carried out;
  • A, B, and C are also binary polynomials of degree m-1.
  • the product calculation is broken down into a sum of successive partial products:
  • AT i A i-1 z + (G AND A i-1 (m-1) with A i (m-1) coefficient of the highest degree term of the polynomial A i-1 .
  • the notation G (N: O) indicates a connection to N + 1 wires numbered from 0 to N transmitting the various coefficients of the generator polynomial.
  • the notation G (i) indicates a connection to 1 wire transmitting the coefficient of degree i of the polynomial generator G. This notation is used below and in the figures for the various inputs and outputs of the circuits used.
  • the decoder 10 of the generator polynomial is shown in more detail in FIG. 2. It consists of N identical elementary cells CD0, CD1, ..., CD j , ... CD N-1 , and its function consists as indicated below. above to transmit the terms of degrees m-1 to 0 of the generator polynomial G towards the computation matrix and to detect the degree of this generator polynomial.
  • the cell of degree j, CD j of the decoder is shown in detail in FIG. 3.
  • This elementary cell comprises an input receiving the coefficient of degree j of the generating polynomial, G (j), and two inputs connected to the outputs of the adjacent cell of degree j + 1, G (j + 1) and DD (j + 1). From these three inputs, the cell of the decoder transmits the coefficient of degree j, G (j) on the one hand to the cell of the decoder of lower rank CD j-1 , and on the other hand to the output, to destination of the calculation matrix 20.
  • DD (j) by means of an OR gate, 11, the two inputs of which are connected to the links DD (j + 1) and G (j + 1) and the output of which is DD (j), and it forms the term DG (i) by means of an AND gate, one input of which receives G (j + 1) and the other, inverted input of which receives DD (j + 1).
  • DG (i) by means of an AND gate, one input of which receives G (j + 1) and the other, inverted input of which receives DD (j + 1).
  • the bit set to 1 in DG (N-1: 0) to indicate the degree is the bit of rank m of G taken from the cell of rank m of the decoder of the generator polynomial.
  • the polynomial DG (N-1: 0) has only its rank coefficient m-1 equal to 1 and G (N-1: 0) is similar to G (N: 0) without its rank coefficient N: X represents 0 or 1 depending on the Galois field in which the calculations are carried out.
  • CG CG
  • the calculation matrix 20 consists of an assembly of identical elementary cells into N rows of N cells, forming N columns, the matrixing automatically ensuring the interconnection of the cells.
  • FIG. 4 The diagram of such a calculation matrix is represented in FIG. 4, where the cells CC i, j are indexed by the rows of the rows and of the columns to which they belong.
  • a horizontal line processes a word, i.e. a polynomial. It receives from the previous row of rank i-1 the intermediate results A i-1 and P i-1 defined above, as well as the generator polynomial G (N-1: 0) and the degree of the generator polynomial DG (N -1: 0) and provides the following line A i , P i , G and DG.
  • the bits b i of the polynomial B are each distributed on a horizontal line B (i).
  • Each cell on a line i processes 1 bit.
  • the cell CC i, j located on the row of row i and on the column of row j receives from the adjacent cell of the previous row i-1, the bits of row j of the polynomial A i-1 , of the polynomial DG, of the polynomial G and polynomial P i-1 , let A i-1 (j), DG (j), G (j), and P i-1 (j). It also receives from the adjacent cell of column j-1 the term A i-1 (j-1) and transmits to the adjacent cell of column j + 1 A i-1 (j). Finally, a horizontal link transmits the term of rank i of B, B (i) to all the cells of the line and another line R i provides the information described below to all the cells of this same line.
  • bits G (j) and DG (j) are transmitted to the next adjacent cell in the same column.
  • the essential characteristic of such a type of multiplier-adder is that after decoding of the generator polynomial G, of degree at most equal to N, and use of a matrix of identical elementary cells, it is possible to perform calculations in all Galois fields up to CG (2 N ).
  • This embodiment uses a matrix of elementary cells, of dimensions NxN, the logic diagram of the cell comprising a 3-state gate, two NAND gates and two exclusive OR gates, and interconnections between cells as defined above.
  • the generator polynomial intervenes at each step in the calculation of the Ai; which leads to significant computing times.
  • the subject of the invention is a configurable multiplier-adder in Galois bodies in which the processing speed is preferred, this operator is described below with reference to FIGS. 6 and 7, from a different analysis:
  • Z i The calculation of Z i is carried out directly by means of a matrix of elementary cells in which the cells useful for the calculation are organized and linked according to a tree structure so that at each line i, we have the intermediate result Zi, areas of wiring between rows and between columns being provided in the matrix as described below.
  • the logic diagram of the elementary cell MC i, j used is represented in FIG. 6, the calculation matrix using a matrix of N columns and 2N-1 rows of cells such as that shown in Figure 6.
  • the elementary cell MC i, j of the column (j between 0 and N-1) and of the line i (i between 0 and 2N-2) has 5 vertical entries respectively for B (j), z i-1 (j ), DG (j) G (j) and A (ij).
  • the input z i-1 (j) is used for the adjacent cell MC i, j + 1 of the column j + 1 by means of a horizontal output, while the cell receives z i-1 (j-1) of the adjacent cell in column j-1, MC i, j-1 .
  • a three-state gate 21 receives z i-1 (j), as previously A ij (j) and is activated by DG (j).
  • the only activated gate is the one corresponding to the highest degree of the generator polynomial, m-1, which transfers z i-1 (m-1) on the horizontal link R i crossing all the cells of line i.
  • This output is connected to the input of the NAND gate 22 whose other input receives G (j) and whose output is connected to a first input of the inverted exclusive OR gate 23 having its other input receiving z i -1 (j-1) of the cell of previous rank of the same line, and which delivers on a vertical output z i (j).
  • the notations of the type a ij b j use the coefficients of the polynomials as defined initially, and, the notations of the type A (ij) B (j) correspond to the operations carried out with the coefficients present on the inputs of the matrices as defined above. above. These notations are roughly equivalent except that when working in a Galois body of degree less than the maximum possible degree, certain inputs of type A (i), B (j), C (j) receive zero coefficients.
  • the multiplier-adder is configurable, by the generator polynomial whose value codes the order m of the Galois body in which the polynomial operations are carried out, m being at most equal to N.
  • the operator then uses a calculation matrix whose size is a function of the parameter N; this matrix uses a single basic cell for the calculations and receives the data characterizing the Galois body in which the operations are carried out by a 1 x N matrix also made up of a single type of cell.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Algebra (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Description

  • L'invention se rapporte au domaine des télécommunications numériques, et plus particulièrement au traitement de signal numérique nécessaire dans ce type d'applications.
  • Les télécommunications numériques sont soumises à des perturbations qui nécessitent une protection efficace de l'information par codage au moyen de codes détecteurs et correcteurs d'erreurs.
  • Des codes particulièrement intéressants pour ce type de détection et correction d'erreurs sont les codes de type Reed Solomon (RS) ou BCH qui offrent un équilibre raisonnable entre la complexité de mise en oeuvre et l'efficacité. Ces codes font appel à des traitements de polynômes à valeurs dans les corps de Galois.
  • La publication de demande Européenne EP-A-265336 au nom de la demanderesse décrit un opérateur polynomial dans les corps de Galois et un processeur de traitement de signal numérique utilisant un tel opérateur. L'élément central d'un tel opérateur est un circuit multiplieur-additionneur effectuant les opérations de multiplication et d'addition de polynômes dans les corps de Galois. Le multiplieur-additionneur décrit dans cette demande n'était pas optimisé, tant par le nombre de niveaux logiques nécessaires au calcul que par la surface de l'opérateur, d'où une durée de calcul et un encombrement trop importants.
  • On connaît par ailleurs, par un article de B.A. LAWS Jr et al intitulé "A cellular-array multiplier for GF(2m)", pages 1575-1578 du Vol. C20, n°12, Décembre 1971 de IEEE Transactions on computers, un multiplieur-additionneur de type matriciel utilisant une décomposition de l'opération polynomiale P = A*B+C qui effectue un calcul itératif au moyen d'une structure matricielle carrée.
  • L'invention a pour objet un multiplieur-additionneur programmable dans les corps de Galois simple et paramétrable, à vitesse de traitement plus rapide, cet opérateur pouvant traiter tous les corps de Galois jusqu'à CG(2N), N étant déterminé au départ par le concepteur.
  • Suivant l'invention, un multiplieur-additionneur paramétrable dans les corps de Galois jusqu'à CG(2N) où N est un entier prédéterminé, à trois entrées multiples destinées à recevoir les coefficients de polynômes opérandes A, B, C, de degré m-1 inférieur à N pour l'opération polynomiale P dans le corps de Galois de degré m, CG(2m) : P = (A * B) + C, où * et + sont respectivement la multiplication et l'addition, effectuées Modulo G, dans le corps de Galois CG(2m) de polynôme générateur G, et une entrée de données paramétrable, pour ce polynôme générateur, comportant :
    • un décodeur constitué d'une ligne de N cellules élémentaires identiques CDj, ordonnées de j = 0 à N-1, recevant les coefficients du polynôme générateur G(N:0) et transmettant les coefficients de ce polynôme sans celui de degré le plus élevé G(N-1:0) et un polynôme à un coefficient significatif déduit par combinaison logique du polynôme générateur marquant le degré m du corps de Galois choisi, DG(N-1:0) ;
    • une matrice de calcul constituée de p lignes de cellules de calcul élémentaires identiques pour effectuer le calcul polynomial en p étapes, les cellules de la dernière ligne fournissant les termes de degrés 0 à m-1 du polynôme résultat P,
         est caractérisé en ce que, pour un calcul en p = 2N-1 étapes, la matrice de calcul comporte 2n-1 lignes de i = 0 à 2(N-1) et N colonnes de j = 0 à N-1 de cellules CMi,j connectées de manière arborescente, les entrées non connectées recevant des niveaux "0" logique, chaque cellule élémentaire de calcul MCi,j comportant :
    • cinq entrées verticales reliées aux sorties verticales de la cellule précédente de la même colonne, recevant les termes de degré j, G(j) DG(j) et B(j) du polynôme générateur, du polynôme degré, et du polynôme B, le terme de degré i-j du polynôme A, et le terme de degré j d'un résultat intermédiaire zi-1(j), deux entrées latérales recevant de la cellule de la colonne de rang inférieur de la même ligne le terme de degré j-1 du résultat intermédiaire zi-1(j-1) et le terme de degré (i + 1 - j), A(i + 1 - j), du polynôme A,
    • deux sorties latérales à destination de la cellule de rang supérieur de la même ligne fournissant le terme de degré j du résultat intermédiaire zi-1(j) et le terme de degré i-j, A(i-j) du polynôme A.
  • L'invention a également pour objet l'utilisation d'un tel multiplieur-additionneur, programmable dans les corps de Galois, dans un processeur de traitement de signal numérique.
  • L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description qui suit en référence aux figures annexées.
    • La figure 1 est le schéma synoptique d'un type de multiplieur-additionneur dans le corps de Galois ;
    • La figure 2 est un schéma du décodeur du polynôme générateur ;
    • La figure 3 est un schéma de la cellule élémentaire de ce décodeur ;
    • La figure 4 est le schéma d'un mode de réalisation de la matrice de calcul selon l'art antérieur ;
    • La figure 5 est le schéma de la cellule logique élémentaire correspondante ;
    • La figure 6 est le schéma de la cellule logique élémentaire utilisée dans la matrice de calcul selon l'invention ;
    • La figure 7 est le schéma de la matrice de calcul selon l'invention.
  • Un corps de Galois est défini par sa taille, c'est-à-dire par le nombre de bits des opérandes à traiter, et donc des résultats obtenus, et par son polynôme générateur. Soient A,B, et C trois polynômes d'un corps de Galois, et G son polynôme générateur :
    G est le polynôme binaire de degré m générateur du corps de Galois correspondant, qui fixe la taille du corps de Galois dans lequel sont réalisées les opérations polynomiales ;
    A,B,et C sont aussi des polynômes binaires de degré m-1. Soit z l'élément générateur du corps de Galois qui est racine du polynôme générateur G de degré m : l'élément nul et zi de i = 0 à 2m- 2 sont les 2m éléments du corps de Galois CG(2m) et sont les M = 2m symboles de m bits utilisés pour la transmission. Toute opération dans ce corps génère nécessairement un élément du corps, et ces opérations peuvent s'écrire de manière générale : P = (A*B) modulo G + C
    Figure imgb0001
     où * est la multiplication dans le corps de Galois (utilisant des opérations élémentaires ET logique) et où + est l'addition dans le corps de Galois (OU exclusif logique),
          Par simple décomposition, comme décrit par exemple dans l'article précité, les polynômes A, B, C et G peuvent s'écrire de la manière suivante :
    Figure imgb0002
     Le coefficient de degré m le plus élevé du polynôme G est toujours égal à 1 :gm = 1.
  • En conséquence le résultat P peut être présenté de la manière suivante :
    Figure imgb0003
  • Le résultat P développé donne alors : P=C + b₀A₀ + b₁A₁ +...b i A i +...+b m-1 A m-1
    Figure imgb0004
  • Le calcul du produit se décompose en une somme de produits partiels successifs :
    Figure imgb0005
  • Le calcul des Ai s'exécute suivant la séquence suivante :
    Figure imgb0006
    • Si le terme de plus haut degré est égal à 0 :Ai=Ai-1z
    • Si le terme de plus haut degré est non nul : Ai = Ai-1z + G.
  • Ces deux expressions peuvent être écrites simultanément, sous la forme : A i =A i-1 z+(G AND A i-1 (m-1)
    Figure imgb0007
    avec Ai(m-1) coefficient du terme de degré le plus élevé du polynôme Ai-1.
  • D'une manière générale un multiplieur-additionneur utilise les expressions décrites ci-dessus pour effectuer les opérations nécessaires au codage et au décodage dans un corps de Galois CG(2m) où m est programmable jusqu'à m = N au moyen d'une structure matricielle : La figure 1 est le schéma synoptique d'un tel multiplieur-additionneur. Il se compose de deux parties essentielles :
    • un décodeur 10 du polynôme générateur G, qui a pour entrée le polynôme générateur G (sur N+1 fils) de degré m compris entre 0 et N, N étant le degré maximal du corps de Galois dans lequel le multiplieur-additionneur est susceptible de travailler, et pour sortie le même polynôme générateur, mais sans son bit de plus fort poids qui n'est pas nécessaire au calcul, soit G(N-1:0) (sur N fils) et également comme autre sortie un polynôme degré, DG qui marque le terme de degré m du polynôme générateur du corps de Galois utilisé ;
    • Une matrice de calcul 20, qui a pour entrées les opérandes polynomiaux A, B, C, ainsi que les sorties du décodeur, G(N-1 :0), et DG(N-1:0), et pour sortie le résultat P, ses différentes entrées et sorties étant des liaisons à N fils.
  • La notation G(N: O) indique une liaison à N+1 fils numérotés de 0 à N transmettant les différents coefficients du polynôme générateur G. La notation G(i) indique une liaison à 1 fil transmettant le coefficient de degré i du polynôme générateur G. Cette notation est utilisée ci-après et sur les figures pour les différentes entrées et sorties des circuits utilisés.
  • Le décodeur 10 du polynôme générateur est représenté plus en détails sur la figure 2. Il est constitué de N cellules élémentaires identiques CD₀, CD₁, ..., CDj,... CDN-1, et sa fonction consiste comme indiqué ci-dessus à transmettre les termes de degrés m-1 à 0 du polynôme générateur G vers la matrice de calcul et à détecter le degré de ce polynôme générateur.
  • La cellule de degré j, CDj du décodeur, est représentée en détails sur la figure 3. Cette cellule élémentaire comporte une entrée recevant le coefficient de degré j du polynôme générateur, G(j), et deux entrées reliées aux sorties de la cellule adjacente de degré j+1, G(j+1) et DD(j+1). A partir de ces trois entrées, la cellule du décodeur transmet le coefficient de degré j,G(j) d'une part à la cellule du décodeur de rang inférieur CDj-1, et d'autre part à la sortie, à destination de la matrice de calcul 20. Elle forme le terme DD(j) au moyen d'une porte OU,11, dont les deux entrées sont reliées aux liaisons DD(j+1) et G(j+1) et dont la sortie est DD(j), et elle forme le terme DG(i) au moyen d'une porte ET dont une entrée reçoit G(j+1) et dont l'autre entrée, inversée reçoit DD(j+1). En sortie, le bit mis à 1 dans DG(N-1:0) pour indiquer le degré est le bit de rang m de G prélevé dans la cellule de rang m du décodeur du polynôme générateur. Le polynôme DG(N-1:0) n'a que son coefficient de rang m-1 égal à 1 et G(N-1:0) est semblable à G(N:0) sans son coefficient de rang N :
    Figure imgb0008
    X représente 0 ou 1 suivant le corps de Galois dans lequel sont effectués les calculs. A titre d'exemple pour CG(2⁴) soit m = 4, G = (10011) que l'on écrit aussi sous forme polynomiale G(X) = X⁴ + X + 1 et DG = (01000).
  • Dans un mode de réalisation connu par l'article précité, la matrice de calcul 20 est constituée d'un assemblage de cellules élémentaires identiques en N lignes de N cellules, formant N colonnes, le matriçage assurant automatiquement l'interconnexion des cellules.
  • Le schéma d'une telle matrice de calcul est représenté sur la figure 4, où les cellules CCi,j sont indexées par les rangs des lignes et des colonnes auxquelles elles appartiennent. Une ligne horizontale traite un mot, c'est-à-dire un polynôme. Elle reçoit de la ligne précédente de rang i-1 les résultats intermédiaires Ai-1 et Pi-1 définis ci-dessus, ainsi que le polynôme générateur G(N-1:0) et le degré du polynôme générateur DG(N-1:0) et fournit à la ligne suivante Ai, Pi, G et DG. Les bits bi du polynôme B sont distribués chacun sur une ligne horizontale B(i).
  • Chaque cellule sur une ligne i traite 1 bit. La cellule CCi,j située sur la ligne de rang i et sur la colonne de rang j reçoit de la cellule adjacente de la ligne précédente i-1, les bits de rang j du polynôme Ai-1, du polynôme DG, du polynôme G et du polynôme Pi-1, soient Ai-1(j), DG(j), G(j), et Pi-1(j). Elle reçoit également de la cellule adjacente de la colonne j-1 le terme Ai-1(j-1) et transmet à la cellule adjacente de la colonne j+1 Ai-1(j). Enfin une liaison horizontale transmet le terme de rang i de B, B(i) à toutes les cellules de la ligne et une autre ligne Ri fournit une information décrite ci-après à toutes les cellules de cette même ligne.
  • La cellule élémentaire d'un tel mode de réalisation de la matrice de calcul est représentée sur la figure 5. Les différents bits ainsi appliqués à une cellule sont combinés logiquement au moyen de 5 portes élémentaires de la manière suivante:
    • une porte trois états 21, reçoit Ai-1(j) et son entrée de validation reçoit DG(j). Cette porte impose à sa sortie le bit Ai-1(j) seulement pour la colonne j=m-1 où DG(j)=1, soit Ai-1(m-1) ; la sortie de la porte trois états est reliée à la liaison entre cellules de la ligne i, Ri.
    • une porte NON ET, 22 et une porte OU exclusif inversée 23 génèrent le résultat A i (j)=A i-1 (j-1) + G(j) A i-1 (m-1),
      Figure imgb0009
       ce qui pour une ligne complète correspond à l'équation (2) mentionnée ci-dessus : pour cela les entrées de la porte 22 sont reliées aux lignes G(j) et Ri, et sa sortie est reliée à une entrée de la porte 23 dont autre entrée reçoit Ai-1(j-1) ; la sortie de la porte 23 fournit Ai(j).
    • une porte NON ET 24 et une porte OU exclusif inversée 25 génèrent le résultat P i (j) = P i-1 (j) + B(i)A i (j),
      Figure imgb0010
       ce qui pour une ligne complète correspond à l'équation (1) mentionnée ci-dessus : pour cela la porte 24 reçoit B(i) et Ai(j) sur ses deux entrées et sa sortie est reliée à une entrée de la porte 25 dont l'autre entrée reçoit Pi-1(j).
  • Les bits G(j) et DG(j) sont transmis à la cellule adjacente suivante de la même colonne.
  • Comme indiqué ci-dessus, P₋₁= C, c'est-à-dire que les entrées Pi-1 des cellules de la première ligne (rang 0) reçoivent les termes C(j) du polynôme C comme représenté sur la figure 4. Enfin les sorties P(N-1:0) des cellules de la Nième ligne sont les sorties de résultat.
  • Pour que le résultat du calcul obtenu à la dernière ligne de la matrice soit significatif, il faut que tous les opérandes A, B, C aient des degrés strictement inférieurs à celui du polynôme générateur G.
  • La caractéristique essentielle d'un tel type de multiplieur-additionneur, telle qu'elle ressort de la description ci-dessus du premier mode de réalisation, est qu'après décodage du polynôme générateur G, de degré au plus égal à N, et utilisation d'une matrice de cellules élémentaires identiques, il est possible d'effectuer des calculs dans tous les corps de Galois jusqu'à CG(2N). Ce mode de réalisation utilise une matrice de cellules élémentaires, de dimensions NxN, le schéma logique de la cellule comportant une porte 3 états, deux portes NON ET et deux portes OU exclusifs, et des interconnexions entre cellules telles que définies ci-dessus.
  • Mais, dans ce mode de réalisation de type connu, le polynôme générateur intervient à chaque étape dans le calcul des Ai ; ce qui conduit à des temps de calcul importants.
  • L'invention a pour objet un multiplieur-additionneur paramétrable dans les corps de Galois dans lequel la vitesse de traitement est privilégiée, cet opérateur est décrit ci-après en référence aux figures 6 et 7, à partir d'une analyse différente :
  • Le produit P=(A*B)modulo G+C peut s'écrire de la manière suivante :
    Figure imgb0011
    avec
    Figure imgb0012
  • Le calcul des zi est effectué de la manière suivante :
    z⁰=1
    (zi)modulo G = z.zi-1 si le terme de poids fort est nul
    (zi)modulo G = z.zi-1+G si le terme de poids fort n'est pas nul.
  • Le calcul des Zi est réalisé directement au moyen d'une matrice de cellules élémentaires dans laquelle les cellules utiles au calcul sont organisées et reliées suivant une structure arborescente pour qu'à chaque ligne i, on dispose du résultat intermédiaire Zi, des zones de câblage entre lignes et entre colonnes étant prévues dans la matrice comme décrit ci-après.
  • Le schéma logique de la cellule élémentaire MCi,j utilisée est représenté sur la figure 6, la matrice de calcul utilisant une matrice de N colonnes et 2N-1 lignes de cellules telles que celle représentée sur la figure 6.
  • La cellule élémentaire MCi,j de la colonne (j entre 0 et N-1) et de la ligne i(i entre 0 et 2N-2) a 5 entrées verticales respectivement pour B(j), zi-1(j), DG(j) G(j) et A(i-j). L'entrée zi-1(j) est utilisée pour la cellule adjacente MCi,j+1 de la colonne j+1 au moyen d'une sortie horizontale, tandis que la cellule reçoit zi-1(j-1) de la cellule adjacente de la colonne j-1, MCi,j-1.
  • Comme dans la cellule élémentaire de calcul décrite antérieurement, une porte trois états 21 reçoit zi-1(j), comme précédemment Ai-j(j) et est activée par DG(j). La seule porte activée est celle correspondant au degré le plus élevé du polynôme générateur, m-1, qui transfère zi-1(m-1) sur la liaison horizontale Ri traversant toutes les cellules de la ligne i. Cette sortie est reliée à l'entrée de la porte NON ET 22 dont l'autre l'entrée reçoit G(j) et dont la sortie est reliée à une première entrée de la porte OU exclusif inversée 23 ayant son autre entrée recevant zi-1(j-1) de la cellule de rang précédent de la même ligne, et qui délivre sur une sortie verticale zi(j).
  • De plus, chaque cellule comporte une porte ET, 26 relié aux entrées verticales A(i-j) et B(j) pour le calcul d'un terme A(i-j) B(j) et une porte OU exclusif 27 dont les entrées et la sortie sont prises verticalement dans une première zone de câblage intercellules, horizontale, située au bas de la cellule pour le calcul des produits partiels Zi=
    Figure imgb0013
    A(i-j) B(j) à partir des résultats intermédiaires..A(i-j) B(j)...
    • De plus, chaque cellule comporte de la même façon une seconde porte ET 28 dont une entrée est reliée à la sortie de la porte OU exclusif inversée 23 qui fournit zi(j), et dont l'autre entrée est reliée à la liaison intercellules d'une même ligne dans la zone de câblage horizontale, Zi, la sortie de cette porte ET 28 étant amenée à une zone de câblage verticale dans laquelle peut être calculée pour une colonne, P(j) =
      Figure imgb0014
      Zizi(j). Pour cela chaque cellule comporte en outre une porte OU exclusif 29 qui prend ses entrées dans la zone de câblage verticale et dont la sortie est ramenée dans cette même zone de câblage.
    • Enfin deux liaisons "obliques", sont prévues dans la cellule, l'une à partir de l'entrée verticale A(i-j) transmet ce bit A(i-j) par une connexion horizontale de sortie à la cellule de rang j+1 de la même ligne i, et l'autre transmet à partir de l'entrée A(i+1-j) provenant de la cellule précédente de la même ligne par une entrée horizontale, ce bit sur une sortie verticale A(i+1-j) de la cellule MCi,j à destination de la cellule suivante de la même colonne MCi+1,j ; ces liaisons permettent de constituer la structure arborescente utile dans l'interconnexion des cellules élémentaires ainsi décrites, comme représenté sur la figure 7.
  • Cette figure 7 représente la matrice de calcul correspondante pour un mode de réalisation où N = 4. Cette matrice comporte donc N = 4 colonnes (soit j = 0 à 4) et 2N-1 = 7 (soit i= 0 à 6) lignes de cellules élémentaires avec des zones d'interconnexion horizontales et verticales entre cellules d'une même ligne ou d'une même colonne. Par souci de simplification, les liaisons entre cellules n'ont pas toutes été représentées : seules ont été représentées les liaisons obliques qui mettent en évidence la structure arborescente de la matrice pour le calcul des produits ai-jbj et les liaisons entre cellules réalisées à dans les zones de câblage horizontales et verticales réservées à cet effet pour le calcul
    • des produits partiels Zi =
      Figure imgb0015
      ai-jbj et des termes P(j) =
      Figure imgb0016
      Zizi(j)
    • du produit résultat P(N-1:0).
  • Les notations du type ai-jbj utilisent les coefficients des polynômes tels que définis initialement, et, les notations du type A(i-j)B(j) correspondent aux opérations réalisées avec les coefficients présents sur les entrées des matrices telles que définies ci-dessus. Ces notations sont à peu près équivalentes si ce n'est que lorsque l'on travaille dans un corps de Galois de degré inférieur au degré maximum possible, certaines entrées du type A(i), B(j), C(j) reçoivent des coefficients nuls.
  • Il résulte de ce qui précède que certaines cellules élémentaires ne sont pas utiles aux calculs des ai-j bj. C'est le cas des cellules élémentaires MCi,j pour i inférieur à j et i supérieur ou égal à j+4. Pour rendre la matrice strictement répétitive, ce qui facilite les procédés de fabrication correspondants, ces cellules n'ont pas été supprimées, les portes élémentaires inutiles sont rendues inopérantes par câblage de leurs entrées à un niveau inactif.
  • Ainsi comme il ressort de la description ci-dessus, le multiplieur-additionneur est paramétrable, par le polynôme générateur dont la valeur code l'ordre m du corps de Galois dans lequel sont effectuées les opérations polynomiales, m étant au plus égal à N.
  • L'opérateur utilise alors une matrice de calcul dont la taille est fonction du paramètre N ; cette matrice utilise une seule cellule de base pour les calculs et reçoit les données caractérisant le corps de Galois dans lequel sont effectuées les opérations par une matrice 1 x N constituée elle aussi d'un seul type de cellule.

Claims (4)

  1. Multiplieur-additionneur paramétrable dans les corps de Galois jusqu'à CG(2N) où N est un entier prédéterminé, à trois entrées multiples destinées à recevoir les coefficients de polynômes opérandes A, B, C, de degré m-1 inférieur à N pour l'opération polynomiale P dans le corps de Galois de degré m, CG(2m) : P = (A * B) + C, où * et + sont respectivement la multiplication et l'addition, effectuées Modulo G, dans le corps de Galois CG(2m) de polynôme générateur G, et une entrée de données paramétrable, pour ce polynôme générateur, comportant :
    - un décodeur (10) constitué d'une ligne de N cellules élémentaires identiques CDj, ordonnées de j = 0 à N-1, recevant les coefficients du polynôme générateur G(N:0) et transmettant les coefficients de ce polynôme sans celui de degré le plus élevé G(N-1:0) et un polynôme degré à un coefficient significatif déduit par combinaison logique du polynôme générateur marquant le degré m du corps de Galois choisi, DG(N-1:0) ;
    - une matrice de calcul (20) constituée de p lignes de cellules de calcul élémentaires identiques pour effectuer le calcul polynomial en p étapes, les cellules de la dernière ligne fournissant les termes de degrés 0 à m-1 du polynôme résultat P,
       caractérisé en ce que, pour un calcul en p = 2N-1 étapes, la matrice de calcul comporte 2n-1 lignes de i = 0 à 2(N-1) et N colonnes de j = 0 à N-1 de cellules CMi,j connectées de manière arborescente, les entrées non connectées recevant des niveaux "0" logique, chaque cellule élémentaire de calcul MCi,j comportant :
    - cinq entrées verticales reliées aux sorties verticales de la cellule précédente de la même colonne, recevant les termes de degré j, G(j) DG(j) et B(j) du polynôme générateur, du polynôme degré, et du polynôme B, le terme de degré i-j du polynôme A, et le terme de degré j d'un résultat intermédiaire zi-1(j), deux entrées latérales recevant de la cellule de la colonne de rang inférieur de la même ligne le terme de degré j-1 du résultat intermédiaire zi-1(j-1) et le terme de degré (i + 1 - j), A(i + 1 - j), du polynôme A,
    - deux sorties latérales à destination de la cellule de rang supérieur de la même ligne fournissant le terme de degré j du résultat intermédiaire zi-1(j) et le terme de degré i-j, A(i-j) du polynôme A.
  2. Multiplieur-additionneur selon la revendication 1, caractérisé en ce que chaque cellule élémentaire CDj du décodeur (10) a une entrée verticale pour le terme de degré j du polynôme générateur G, G(j), deux entrées latérales, provenant de la cellule de rang supérieur CDj+1, recevant respectivement le terme de degré j + 1 de G, G(j + 1) et un élément binaire dit de détection de degré DD(j + 1), et reliées d'une part aux entrées respectivement directe et inversée d'une porte ET logique 12 fournissant le terme de degré j du polynôme marquant le degré du polynôme générateur, DG(j) sur une sortie verticale, et d'autre part aux entrées d'une porte OU logique (11) fournissant l'élément binaire de détection de degré à la cellule suivante, DD(j) sur une première sortie latérale, le terme de degré j de G, G(j) étant transmis par cette cellule à une sortie verticale et à une seconde sortie latérale, à destination de la cellule de rang inférieur, la cellule de rang le plus élevé CDN-1 recevant G(N), et 0 sur son entrée latérale DD(J + 1).
  3. Multiplieur-additionneur selon la revendication 2, caractérisé en ce que le circuit logique de calcul de chaque cellule élémentaire de calcul CMi,j comporte :
    - une porte trois états 21 reliée à l'entrée zi-1(j) et commandée par DG(j) dont la sortie est reliée à une ligne de connexion entre cellules Ri d'une même ligne pour transmettre Zi-1(m-1) à toutes les cellules de la ligne i,
    - des moyens de combinaison logique comportant une porte ET (26) pour calculer A(i-j) B(j), une porte NON ET (22) et une porte OU exclusif inversée (23) pour calculer zi(j) = zi-1(j-1) + G(j) zi-1)(m-1), une porte ET (28) dont une entrée reçoit zi(j) et l'autre Zj =
    Figure imgb0017
    A(i-j)B(j) prélevé dans une zone de câblage ligne s'étendant entre deux lignes consécutives, chaque cellule comportant en outre, pour le calcul de Zi, une porte OU exclusif (27) ayant ses entrées et sa sortie dans la zone de câblage ligne, et une zone de câblage colonne s'étendant entre deux colonnes consécutives, dans laquelle est connectée la sortie de la porte ET fournissant Zi zi(j), chaque cellule comportant en outre une porte OU exclusif (29) ayant ses entrées et sa sortie dans la zone de câblage entre colonnes, pour le calcul de P(j) =
    Figure imgb0018
    Zi zi(j) + C(j),
    et en ce que le terme A(0) est appliqué à l'entrée A(i-j) de la cellule MC0,0, les termes A(i), pour i = 1 à m-1, étant respectivement appliqués aux entrées A(i + 1-j) des cellules MCi,0 pour i = 0 à m-2.
  4. Utilisation d'un multiplieur-additionneur paramétrable, selon l'une des revendications 1 à 3 dans un processeur de traitement de signal numérique, pour le codage et le décodage d'information par codes détecteurs correcteurs d'erreurs, à valeurs dans les corps de Galois.
EP89400762A 1988-03-17 1989-03-17 Multiplieur-additionneur paramétrable dans les corps de Galois, et son utilisation dans un processeur de traitement de signal numérique Expired - Lifetime EP0333599B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8803431A FR2628862B1 (fr) 1988-03-17 1988-03-17 Multiplieur-additionneur parametrable dans les corps de galois, et son utilisation dans un processeur de traitement de signal numerique
FR8803431 1988-03-17

Publications (2)

Publication Number Publication Date
EP0333599A1 EP0333599A1 (fr) 1989-09-20
EP0333599B1 true EP0333599B1 (fr) 1993-04-21

Family

ID=9364337

Family Applications (1)

Application Number Title Priority Date Filing Date
EP89400762A Expired - Lifetime EP0333599B1 (fr) 1988-03-17 1989-03-17 Multiplieur-additionneur paramétrable dans les corps de Galois, et son utilisation dans un processeur de traitement de signal numérique

Country Status (7)

Country Link
US (1) US5046037A (fr)
EP (1) EP0333599B1 (fr)
JP (1) JPH02504339A (fr)
DE (1) DE68906063T2 (fr)
ES (1) ES2040480T3 (fr)
FR (1) FR2628862B1 (fr)
WO (1) WO1989008882A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447234B (zh) * 2007-11-27 2012-03-28 旺宏电子股份有限公司 存储器模块及其写入及读取方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5339447A (en) * 1989-11-17 1994-08-16 Texas Instruments Incorporated Ones counting circuit, utilizing a matrix of interconnected half-adders, for counting the number of ones in a binary string of image data
US5414719A (en) * 1992-04-24 1995-05-09 Sharp Kabushiki Kaisha Operating circuit for galois field
EP0571019B1 (fr) * 1992-05-19 2000-01-26 Koninklijke Philips Electronics N.V. Système de communication à protection renforcée contre erreurs
US5396502A (en) * 1992-07-09 1995-03-07 Advanced Hardware Architectures, Inc. Single-stack implementation of a Reed-Solomon encoder/decoder
US5446745A (en) * 1992-10-05 1995-08-29 Mitsubishi Semiconductor America, Inc. Apparatus for correcting errors in optical disks
US5272661A (en) * 1992-12-15 1993-12-21 Comstream Corporation Finite field parallel multiplier
JP3170920B2 (ja) * 1992-12-25 2001-05-28 ソニー株式会社 エラー訂正方法及び訂正回路
US5768168A (en) * 1996-05-30 1998-06-16 Lg Semicon Co., Ltd. Universal galois field multiplier
US5931894A (en) * 1997-11-07 1999-08-03 National Science Council Power-sum circuit for finite field GF(2m)
JPH11196006A (ja) * 1997-12-26 1999-07-21 Nec Corp 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路
US6366941B1 (en) * 1998-02-03 2002-04-02 Texas Instruments Incorporated Multi-dimensional Galois field multiplier
US6199087B1 (en) 1998-06-25 2001-03-06 Hewlett-Packard Company Apparatus and method for efficient arithmetic in finite fields through alternative representation
US6178436B1 (en) 1998-07-01 2001-01-23 Hewlett-Packard Company Apparatus and method for multiplication in large finite fields
TW421756B (en) * 1998-10-01 2001-02-11 Wei Shiue Wen Arithmetic operation circuit of finite field GF(2<m>)
US6760742B1 (en) 2000-02-18 2004-07-06 Texas Instruments Incorporated Multi-dimensional galois field multiplier
DE10106085B4 (de) * 2001-02-08 2006-12-07 Systemonic Ag Verfahren und Anordnung zur Finiten Feld Multiplikation
US20030041300A1 (en) * 2001-08-23 2003-02-27 Koninklijke Philips Electronics N.V. Universal device for processing Reed-Solomon forward error-correction encoded messages
US7082452B2 (en) * 2001-11-30 2006-07-25 Analog Devices, Inc. Galois field multiply/multiply-add/multiply accumulate
US7177891B2 (en) 2002-10-09 2007-02-13 Analog Devices, Inc. Compact Galois field multiplier engine
TW561400B (en) * 2002-04-26 2003-11-11 Silicon Integrated Sys Corp Systolic product-sum circuit in the dual-basis finite field GF(2m) or GF(2n))
US7403964B2 (en) * 2002-10-22 2008-07-22 Broadcom Corporation Galois field multiplier array for use within a finite field arithmetic unit
FR2853424B1 (fr) * 2003-04-04 2005-10-21 Atmel Corp Architecture de multiplicateurs polynomial et naturel combines
US7693928B2 (en) * 2003-04-08 2010-04-06 Analog Devices, Inc. Galois field linear transformer trellis system
US7543012B2 (en) * 2003-06-16 2009-06-02 Samsung Electronics Co., Ltd. Method and apparatus to perform squaring operation in finite field
WO2006120691A1 (fr) * 2005-05-06 2006-11-16 Analog Devices Inc. Unite arithmetique de champ de galois pour la detection et la correction d'erreurs dans des processeurs
US10110376B1 (en) 2016-03-28 2018-10-23 Secturion Systems, Inc. Systolic parallel Galois hash computing device
CN111752529B (zh) * 2020-06-30 2021-12-07 无锡中微亿芯有限公司 支持高效乘累加运算的可编程逻辑单元结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3805037A (en) * 1972-02-22 1974-04-16 J Ellison N{40 th power galois linear gate
JPS60186942A (ja) * 1984-02-24 1985-09-24 Victor Co Of Japan Ltd デイジタル乗算回路
US4918638A (en) * 1986-10-15 1990-04-17 Matsushita Electric Industrial Co., Ltd. Multiplier in a galois field

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447234B (zh) * 2007-11-27 2012-03-28 旺宏电子股份有限公司 存储器模块及其写入及读取方法

Also Published As

Publication number Publication date
FR2628862A1 (fr) 1989-09-22
EP0333599A1 (fr) 1989-09-20
ES2040480T3 (es) 1993-10-16
JPH02504339A (ja) 1990-12-06
FR2628862B1 (fr) 1993-03-12
US5046037A (en) 1991-09-03
WO1989008882A1 (fr) 1989-09-21
DE68906063D1 (de) 1993-05-27
DE68906063T2 (de) 1993-07-29

Similar Documents

Publication Publication Date Title
EP0333599A1 (fr) Multiplieur-additionneur paramétrable dans les corps de Galois, et son utilisation dans un processeur de traitement de signal numérique
EP0265336B1 (fr) Opérateur polynomial dans les corps de Galois, et processeur de traitement de signal numérique comportant un tel opérateur
KR20010040263A (ko) 고속의 정규 곱셈기 구조
FR2679722A1 (fr) Processeur destine a generer une transformee de walsh.
WO2001088694A1 (fr) Procede et dispositif d&#39;execution de calculs au moyen du calcul des residus
TWI263402B (en) Reconfigurable fir filter
EP0113391B1 (fr) Multiplicateur numérique et méthode d&#39;addition des produits partiels dans un multiplicateur numérique
FR2853424A1 (fr) Architecture de multiplicateurs polynomial et naturel combines
FR2662829A1 (fr) Multiplicateur parallele utilisant un reseau de saut et un arbre de wallace modifie.
EP0319421B1 (fr) Comparateur binaire et opérateur de tri de nombres binaires
EP0204612B1 (fr) Procédé de transmission, avec possibilité de correction de paquets d&#39;erreurs, de messages d&#39;information et dispositifs de codage et de décodage pour la mise en oeuvre de ce procédé
EP1300952A1 (fr) Code de détection et/ou de correction d&#39;erreurs à haute efficacité
EP0795819A1 (fr) Méthode et appareil pour le traitement de signaux numériques en &#34;one-hot RNS&#34;
FR2724741A1 (fr) Circuit electronique de calcul modulaire dans un corps fini
JPH10307706A (ja) 半及び全加算器を用いたウォレスツリー乗算器
FR2850768A1 (fr) Dispositif electronique configurable a granularite mixte
EP0476592A2 (fr) Générateur d&#39;adresses pour la mémoire de données d&#39;un processeur
US6341297B1 (en) Parallel processing syndrome calculating circuit and Reed-Solomon decoding circuit
EP0785503B1 (fr) Procédé de production d&#39;un paramètre de correction d&#39;erreur associé à la mise en oeuvre d&#39;opérations modulaires selon la méthode de Montgomery
FR2885708A1 (fr) Dispositif et procede pour determiner une position d&#39;une erreur de bit dans une sequence de bits
Pettenghi et al. RNS reverse converters for moduli sets with dynamic ranges of 9n-bit
US4879675A (en) Parity generator circuit and method
US7003538B2 (en) Process and apparatus for finite field multiplication (FFM)
EP0329545B1 (fr) Dispositif pour le calcul des bits de parité d&#39;une somme de deux nombres
EP0165147B1 (fr) Codeur-décodeur de codes de blocs, paramètrable

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE ES FR GB IT NL

17P Request for examination filed

Effective date: 19900122

17Q First examination report despatched

Effective date: 19920721

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE ES FR GB IT NL

ITF It: translation for a ep patent filed
GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 19930421

REF Corresponds to:

Ref document number: 68906063

Country of ref document: DE

Date of ref document: 19930527

REG Reference to a national code

Ref country code: ES

Ref legal event code: FG2A

Ref document number: 2040480

Country of ref document: ES

Kind code of ref document: T3

ITPR It: changes in ownership of a european patent

Owner name: OFFERTA DI LICENZA AL PUBBLICO

REG Reference to a national code

Ref country code: GB

Ref legal event code: 746

Effective date: 19940111

RAP2 Party data changed (patent owner data changed or rights of a patent transferred)

Owner name: THOMSON-CSF

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: ES

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19940318

26N No opposition filed
NLT2 Nl: modifications (of names), taken from the european patent patent bulletin

Owner name: THOMSON-CSF TE PARIJS, FRANKRIJK.

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Effective date: 19941001

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee
REG Reference to a national code

Ref country code: ES

Ref legal event code: FD2A

Effective date: 19990301

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20010214

Year of fee payment: 13

REG Reference to a national code

Ref country code: GB

Ref legal event code: IF02

REG Reference to a national code

Ref country code: FR

Ref legal event code: CD

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20021001

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20030310

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20030312

Year of fee payment: 15

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20040317

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20040317

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20041130

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

Effective date: 20050317