EP0493193A1 - Dispositif d'enregistrement et de restitution de données - Google Patents

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EP0493193A1
EP0493193A1 EP91403426A EP91403426A EP0493193A1 EP 0493193 A1 EP0493193 A1 EP 0493193A1 EP 91403426 A EP91403426 A EP 91403426A EP 91403426 A EP91403426 A EP 91403426A EP 0493193 A1 EP0493193 A1 EP 0493193A1
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EP
European Patent Office
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memory
static memory
sequences
microcontroller
module
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Withdrawn
Application number
EP91403426A
Other languages
German (de)
English (en)
Inventor
Jean-Paul Goossens
André Allard
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MATRA DEFENSE
Original Assignee
MATRA DEFENSE
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Publication date
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    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07C—TIME OR ATTENDANCE REGISTERS; REGISTERING OR INDICATING THE WORKING OF MACHINES; GENERATING RANDOM NUMBERS; VOTING OR LOTTERY APPARATUS; ARRANGEMENTS, SYSTEMS OR APPARATUS FOR CHECKING NOT PROVIDED FOR ELSEWHERE
    • G07C5/00—Registering or indicating the working of vehicles
    • G07C5/08—Registering or indicating performance data other than driving, working, idle, or waiting time, with or without registering driving, working, idle or waiting time
    • G07C5/0841—Registering performance data
    • G07C5/085—Registering performance data using electronic data carriers

Definitions

  • the present invention relates to devices for recording data and for restoring this data in deferred time. It finds a particularly important application, although not exclusive, whenever it is necessary to record data on a mobile and it is not possible to use telemetry during the entire time interval where the data should be acquired.
  • the present invention aims to provide a device for recording and restoring data allowing the exploitation of the recording by the MIC decommutation means currently available at present in test centers, not preventing transmission. by telemetry of the data at the same time as their recording and having a high reliability, while using only simple means.
  • the invention proposes in particular a device for recording and restoring data
  • a embarkable acquisition module which comprises, connected to an internal bus, an erasable non-volatile static memory, an acquisition circuit connected to inputs of analog data by analog-digital conversion means and optionally to binary inputs and provided for sampling the inputs at a determined frequency and serializing the samples in the form of successive sequences each having at least one synchronization word, n bytes representative of the samples of data analog and possibly at least one byte of binary data samples, a programmable microcontroller to fix the rate of development of the sequences by the acquisition circuit, control their writing in the static memory and cause the course of the recording until the memory is filled, in response to a determined value of a selected datum, said microcontroller being controllable by an external read command to restore the successive sequences in the form of a message in MIC code in NRZ.
  • the microcontroller is advantageously provided for locking the EEROM memory by software as soon as the memory is completely written or in the event of a power supply interruption for a period greater than the threshold beyond which there is a disturbance in the recording.
  • Security is advantageously further increased by arranging the memory so that it is possible to write to it only by preceding the writing order with a determined code word.
  • the memory advantageously includes a storage location for a control word having a first value when the memory is empty and another value in all other cases and the microprocessor is provided to check the state of the control word before writing and to inhibit writing into memory if said location provided for its erasure to occur last when erasing the memory, contains a word indicating that the memory is not empty.
  • the module can be designed to be directly connectable to conventional means of recording operation in MIC form.
  • the device also to include a reading unit, making it possible to transfer the contents of the static memory to a large capacity memory, provided with a connector connectable to a connector of the module and comprising means making it possible to bring said module of a normal state allowing recording to a read state by emptying the static memory and to a state of direct transfer from the acquisition circuit to an output and making it possible to erase the static memory.
  • the module advantageously includes a parallel / serial interface, supplying the bits of each byte on the module connector in serial form rather than in parallel form: in this case, the reading unit is designed to receive the contents of the static memory in serial form.
  • Such a module can be used in particular for measurements during flight tests which may cause damage, for example in the event of an incident.
  • the recording can then be triggered by an external event modifying one of the binary data (opening of a parachute, separation from a carrier vehicle, sudden acceleration or deceleration). Recording can also be triggered by exceeding a threshold determined by one or more of the analog input signals.
  • the acquisition and recording module 10 shown diagrammatically in FIG. 1 is contained in a boardable housing provided with a connector 12 for data input and with a connector 14 for connection to a test and read unit 16.
  • the message then consists of successive sequences each having an initial synchronization word Sy consisting of two bytes Sy1 and Sy2 of determined value, for example FB and 30 (in hexadecimal). The eight bytes each representing an analog signal sample ANA1, ...
  • ANA8 are transmitted in two groups, separated by a NUM byte consisting of eight bits representative of binary signals to be acquired and an incrementation index ID.
  • the latter gives the serial number, and therefore the date, of a sequence in writing when an event is memorized in real time and the memory address where the sequence is stored.
  • the module 10 includes supply circuits 18 allowing, from an external source, to generate the different voltages necessary for operation.
  • analog inputs are connected, via a multiplexer 20, to an analog / digital converter or ADC 22 providing, to an acquisition block 24, each sample in turn in the form of a byte (or multiple bytes).
  • ADC 22 provides, to an acquisition block 24, each sample in turn in the form of a byte (or multiple bytes).
  • Each of the binary data inputs drives the acquisition unit via an octoelectronic coupler 26 of galvanic isolation.
  • the data acquisition rate is fixed by an internal clock 30, at 144 KHz for example, and by a time base 32 providing, by division of the clock frequency, a word clock DDD and a clock of sequence S
  • the clock S fixes the operating rate of the analog-digital converter 22.
  • the division ratios can be fixed by wiring the connector 14 or by acquiring external commands, before operation.
  • the module may include an external command acquisition circuit 34 having an input connected to the connector 14 to authorize either a selection wiring before operation or an instruction acquisition, indicated by the arrow 36.
  • the acquisition circuit 34 is also provided to receive from the unit 16, when it is connected, a signal passing the module 10 from the recording mode to the reading mode or to the memory erasing mode.
  • the operation of the module is controlled by a microcontroller 38 associated with a program read-only memory and with an erasable non-volatile recording memory 42, generally constituted by an electrically erasable read-only memory or EEROM.
  • the memory 42 can in particular have a write cycle of 150 ⁇ s and have a capacity of 64 K bytes by analog or digital input channel, making it possible to record for 40 seconds at the rate of 1500 sequences per second.
  • the rhythm can be modified and for example control 12 sequences per second, bringing the recording time to 86 minutes.
  • the acquisition unit 24 and the microcontroller 38 are connected by a bus 44 to which is also connected a parallel / serial interface 46 supplying an output 48 on the connector 14, which avoids the need for bus contacts on the connector 14
  • the interface 46 serializes the bits of each of the bytes of the sequences read successively in EEROM memory, when the module is in read mode, and then supplies the successive sequences in PCM coding, for example with the format shown in FIG. 2.
  • This format allows various variants and, in particular, allows an over-switching by a factor 2 or a factor 4 for one or more analog signals, which makes it possible to increase the sampling rate for these input signals, at the cost of a reduction in the number of analog signals acquired.
  • the memory 42 advantageously includes a location 52 for storing a control word.
  • the memory is organized so that a predetermined word is written there by the microcontroller 38 from the start of the recording and that this word is erased last if the memory 42 controlled from the unit is erased. 16.
  • the microcontroller is programmed so that upon receipt of a write command, it first tests the content of location 52. If a word is written there, it prohibits any writing. Thus, for example in the event of a power cut followed by a restoration, no additional recording erasing the initial recording can be made in the memory 42 due to the re-initialization of the microcontroller 38.
  • the memory 42 is advantageously provided so that writing is possible there only if it is preceded by the sending of a code word.
  • the microcontroller 38 is also programmed so as to lock the memory 42 by channel software as soon as the total capacity of memory 42 is reached. This avoids disturbances, due for example to a shock at the end of the test.
  • Figure 3 shows a timing diagram of the signals being recorded.
  • the first and second lines show respectively the signal DDD at the rate of bytes, and the signal S at the rate of transmission of the sequences.
  • a word counter 54 (FIG. 1) makes it possible to store the sequence number of the successive bytes and to provide corresponding information on a pin 56 of the connector 14.
  • FIG. 3 The lower part of FIG. 3 is a large-scale timing diagram showing the staggering of the signals over the course of a byte.
  • An RDA command for selecting status words is sent at the start of the byte and a TP command for selecting interface 46 at the end of the byte.
  • the detection of the RDA status word causes the analog-digital converter to operate, which supplies the result to be memorized in a time which must be short enough to authorize the recording.
  • the maximum duration can be 15 ⁇ s for a bit duration of 7 ⁇ s.
  • the test unit 16 is provided with a connector 58 intended to mate with the connector 14 and with display means 60 (row of light-emitting diodes for example), making it possible to display each of the bytes of the sequences. It also includes control and programming means, constituted for example by selectors and push buttons.
  • the unit 16 will generally include a power supply which can replace the power supply 18. It notably makes it possible to verify that the memory 42 is completely erased.
  • the unit can be provided to erase the memory 42, for a new recording.
  • the module can be provided so that, at the same time as it memorizes the input channels, supplying them on its output for direct transmission, simultaneously allowing telemetry and recording. .

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Abstract

Le dispositif, utilisable pour des essais en vol, a un module embarcable qui comprend, reliés à un bus interne (44), une mémoire statique non volatile effaçable (42), un bloc d'acquisition (24) relié à des entrées de données analogiques par des moyens de conversion analogique-numérique (22) et à des entrées binaires, prévu pour échantillonner les entrées à fréquence déterminée et sérialiser les échantillons sous forme de séquences successives ayant chacune au moins un mot de synchronisation (sy), n octets représentatifs des échantillons de données analogiques et au moins un octet d'échantillons de données binaires, un micro-contrôleur (38) programmable pour fixer la cadence d'élaboration des séquences par le circuit d'acquisition et leur écriture dans la mémoire statique (42) et pour provoquer le déroulement de l'enregistrement jusqu'à remplissage de la mémoire statique (42), en réponse à une valeur déterminée d'une donnée sélectionnée. Le micro-contrôleur étant commandable par un ordre externe de lecture pour restituer les séquences successives sous forme d'un message en code MIC en NRZ. <IMAGE>

Description

  • La présente invention concerne les dispositifs d'enregistrement de données et de restitution de ces données en temps différé. Elle trouve une application particulièrement importante, bien que non exclusive, chaque fois qu'il est nécessaire d'enregistrer des données sur un mobile et qu'il n'est pas possible d'utiliser des télémesures pendant la totalité de l'intervalle de temps où les données doivent être acquises.
  • Cette situation se rencontre très souvent dans le cas d'essais en vol, notamment à proximité du sol, dans des conditions qui rendent incertaines les transmissions radio en codage MIC que l'on utilise couramment à l'heure actuelle.
  • La présente invention vise à fournir un dispositif d'enregistrement et de restitution de données permettant l'exploitation de l'enregistrement par les moyens de décommutation MIC couramment disponibles à l'heure actuelle dans les centres d'essais, n'interdisant pas la transmission par télémesure des données en même temps que leur enregistrement et ayant une fiabilité élevée, tout en ne mettant en oeuvre que des moyens simples.
  • Dans ce but l'invention propose notamment un dispositif d'enregistrement et de restitution de données comprenant un module embarcable d'acquisition qui comprend, reliés à un bus interne, une mémoire statique non volatile effaçable, un circuit d'acquisition relié à des entrées de données analogiques par des moyens de conversion analogique-numérique et éventuellement à des entrées binaires et prévus pour échantillonner les entrées à fréquence déterminée et sérialiser les échantillons sous forme de séquences successives ayant chacune au moins un mot de synchronisation, n octets représentatifs des échantillons de données analogiques et éventuellement au moins un octet d'échantillons de données binaires, un micro-contrôleur programmable pour fixer la cadence d'élaboration des séquences par le circuit d'acquisition, commander leur écriture dans la mémoire statique et provoquer le déroulement de l'enregistrement jusqu'à remplissage de la mémoire, en réponse à une valeur déterminée d'une donnée sélectionnée, ledit micro-contrôleur étant commandable par un ordre externe de lecture pour restituer les séquences successives sous forme d'un message en code MIC en NRZ.
  • Il existe à l'heure actuelle des mémoires mortes à effacement électrique, ou EEROM, permettant de conserver les données enregistrées sans alimentation électrique pendant une durée supérieure à une semaine, donc largement suffisante, ayant un encombrement faible et résistant bien aux chocs. Pour éviter tout risque de perturbation du contenu des mémoires après fin de l'enregistrement, par exemple à la suite d'un impact, le micro-contrôleur est avantageusement prévu pour verrouiller la mémoire EEROM par voie logicielle dès que la mémoire est entièrement écrite ou en cas d'interruption d'alimentation électrique pendant une durée supérieure au seuil au-delà duquel il y a perturbation de l'enregistrement. La sécurité est avantageusement encore accrue en aménageant la mémoire de façon qu'il ne soit possible d'y écrire qu'en faisant précéder l'ordre d'écriture d'un mot de code déterminé.
  • Pour éviter toute perte du contenu des mémoires par effacement et ré-écriture intempestifs, la mémoire comporte avantageusement un emplacement de stockage d'un mot témoin ayant une première valeur lorsque la mémoire est vide et une autre valeur dans tous les autres cas et le microprocesseur est prévu pour vérifier l'état du mot témoin avant écriture et inhiber l'écriture en mémoire si ledit emplacement prévu pour que son effacement intervienne en dernier lors de l'effacement de la mémoire, contient un mot indiquant que la mémoire n'est pas vide.
  • Le module peut être prévu pour être directement raccordable à des moyens classiques d'exploitation d'enregistrement sous forme MIC. Cependant il est plus avantageux que le dispositif comprenne également une unité de lecture, permettant de transférer le contenu de la mémoire statique sur une mémoire à grande capacité, munie d'un connecteur raccordable à un connecteur du module et comprenant des moyens permettant d'amener ledit module d'un état normal permettant l'enregistrement à un état de lecture par vidage de la mémoire statique et à un état de transfert direct du circuit d'acquisition vers une sortie et permettant d'effacer la mémoire statique.
  • Pour éviter la nécessité de munir le module d'un connecteur de sortie du bus interne, le module comporte avantageusement une interface parallèle/série, fournissant les bits de chaque octet sur le connecteur du module sous forme série plutôt que sous forme parallèle : l'unité de lecture est dans ce cas prévue pour recevoir le contenu de la mémoire statique sous forme série.
  • Un tel module est utilisable notamment pour des mesures lors d'essais en vol pouvant provoquer des dommages, par exemple en cas d'incident. L'enregistrement peut alors être déclenché par un évènement extérieur modifiant une des données binaires (ouverture d'un parachute, séparation d'avec un véhicule porteur, accélération ou décélération brutales). L'enregistrement peut également être déclanché par le dépassement d'un seuil déterminé par un ou plusieurs des signaux analogiques d'entrée.
  • L'invention sera mieux comprise à la lecture de la description qui suit d'un mode particulier de réalisation, donné à titre d'exemple non limitatif. La description se réfère aux dessins qui l'accompagnent, dans lesquels :
    • la figure 1 est un schéma synoptique de principe du module d'un dispositif selon l'invention,
    • la figure 2 montre une constitution possible d'une séquence mémorisée et restituée d'un module suivant la figure 1,
    • la figure 3 est un chronogramme montrant l'échelonnement des signaux dans un module du genre montré en figure 1, lors de l'enregistrement.
  • Le module d'acquisition et d'enregistrement 10 montré schématiquement en figure 1 est contenu dans un boîtier embarcable muni d'un connecteur 12 d'entrée de données et d'un connecteur 14 de raccordement à une unité 16 de test et de lecture. Ce module 10 est prévu pour acquérir, numériser et mémoriser n voies analogiques et pour acquérir m signaux binaires et les mémoriser. Il est également prévu pour restituer le contenu mémorisé sous forme d'un message MIC constitué de séquences successives 50, pouvant avoir la structure schématisée en figure 2, lorsque n = 8 et m = 8. Le message est alors constitué de séquences successives ayant chacune un mot de synchronisation initial Sy constitué de deux octets Sy1 et Sy2 de valeur déterminée, par exemple FB et 30 (en hexadécimal). Les huit octets représentant chacun un échantillon de signal analogique ANA1,... ANA8 sont émis en deux groupes, séparés par un octet NUM constitué de huit bits représentatifs de signaux binaires à acquérir et un indice d'incrémentation ID. Ce dernier donne le numéro d'ordre, et donc la date, d'une séquence en écriture lorsqu'un événement est mémorisé en temps réel et l'adresse mémoire où est stockée la séquence.
  • Le module 10 comporte des circuits d'alimentation 18 permettant, à partir d'une source extérieure, de générer les différentes tensions nécessaires au fonctionnement. Les n entrées analogiques sont reliées, par l'intermédiaire d'un multiplexeur 20, à un convertisseur analogique/numérique ou CAN 22 fournissant, à un bloc d'acquisition 24, chaque échantillon à son tour sous forme d'un octet (ou de plusieurs octets). Chacune des entrées de données binaires attaque le bloc d'acquisition par l'intermédiaire d'un coupleur octoélectronique 26 d'isolement galvanique.
  • Le rythme d'acquisition des données est fixé par une horloge interne 30, à 144 KHz par exemple, et par une base de temps 32 fournissant, par division de la fréquence d'horloge, une horloge de mot DDD et une horloge de séquence S. L'horloge S fixe la cadence de fonctionnement du convertisseur analogique-numérique 22. Les rapports de division peuvent être fixés par câblage du connecteur 14 ou par acquisition de commandes externes, avant fonctionnement. Dans ce but le module peut comporter un circuit d'acquisition de commandes externes 34 ayant une entrée reliée au connecteur 14 pour autoriser soit un câblage de sélection avant fonctionnement soit une acquisition d'instruction, indiqués par la flèche 36. Le circuit d'acquisition 34 est également prévu pour recevoir de l'unité 16, lorsqu'elle est connectée, un signal faisant passer le module 10 du mode d'enregistrement au mode de lecture ou au mode d'effacement des mémoires.
  • Le fonctionnement du module est commandé par un micro-contrôleur 38 associé à une mémoire morte de programme et à une mémoire d'enregistrement non volatile 42, effaçable, généralement constituée par une mémoire morte électriquement effaçable ou EEROM.
  • La mémoire 42 peut notamment avoir un cycle d'écriture de 150 µs et avoir une capacité de 64 K octets par voie analogique ou numérique d'entrée, permettant d'enregistrer pendant 40 secondes au rythme de 1500 séquences par seconde. Par programmation du circuit d'acquisition 34, le rythme peut être modifié et par exemple commander 12 séquences par seconde, portant la durée d'enregistrement à 86 minutes.
  • Le bloc d'acquisition 24 et le micro-contrôleur 38 sont reliés par un bus 44 auquel est également connecté une interface parallèle/série 46 alimentant une sortie 48 sur le connecteur 14, ce qui évite la nécessité de contacts de bus sur le connecteur 14. L'interface 46 sérialise les bits de chacun des octets des séquences lues successivement en mémoire EEROM, lorsque le module est en mode lecture, et fournit alors les séquences successives en codage PCM, par exemple avec le format montré en figure 2.
  • Ce format permet diverses variantes et, en particulier, autorise une surcommutation par un facteur 2 ou un facteur 4 pour un ou plusieurs signaux analogiques, ce qui permet d'augmenter la cadence d'échantillonnage pour ces signaux d'entrée, au prix d'une réduction du nombre de signaux analogiques acquis.
  • La mémoire 42 comporte avantageusement un emplacement 52 de stockage d'un mot témoin. La mémoire est organisée pour qu'un mot prédéterminé y soit inscrit par le micro-contrôleur 38 dès le début de l'enregistrement et que ce mot soit effacé en dernier en cas d'effacement de la mémoire 42 commandée à partir de l'unité 16. Le micro-contrôleur est programmé de façon qu'à réception d'une commande d'écriture, il teste d'abord le contenu de l'emplacement 52. Si un mot y est écrit, il interdit toute écriture. Ainsi, par exemple en cas de coupure de l'alimentation suivie d'un rétablissement, aucune inscription supplémentaire effaçant l'inscription initiale ne peut être effectuée dans la mémoire 42 du fait de la ré-initialisation du micro-contrôleur 38.
  • La mémoire 42 est avantageusement prévue pour que l'écriture n'y soit possible que si elle est précédée de l'envoi d'un mot de code.,Le micro-contrôleur 38 est également programmé de façon à verrouiller la mémoire 42 par voie logicielle dès que la capacité totale de la mémoire 42 est atteinte. On évite ainsi des perturbations, dues par exemple à un choc en fin d'essai.
  • Le connecteur 12 est avantageusement prévu pour permettre, au moyen de liaisons :
    • de programmer la dynamique des n voies analogiques ;
    • de choisir le mode de déclenchement de l'écriture (par dépassement d'une valeur déterminée dans une des n voies analogiques ou par apparition d'un signal sur une voie binaire, reliée en 62 au micro-contrôleur).
  • La figure 3 montre un chronogramme des signaux en cours d'enregistrement. La première et la seconde lignes montrent respectivement le signal DDD à la cadence des octets, et le signal S à la cadence d'émission des séquences. Un compteur de mots 54 (figure 1) permet de mémoriser le numéro d'ordre des octets successifs et de fournir une information correspondante sur une broche 56 du connecteur 14.
  • La partie basse de la figure 3 est un chronogramme à grande échelle montrant l'échelonnement des signaux au cours d'un octet. Un ordre RDA de sélection de mots d'état est émis au début de l'octet et un ordre TP de sélection d'interface 46 à la fin de l'octet. La détection du mot d'état RDA provoque le fonctionnement du convertisseur analogique-numérique, qui fournit le résultat à mémoriser en un temps qui doit être suffisamment court pour autoriser l'enregistrement. Dans le cas illustré sur la figure 3, la durée maximale peut être de 15 µs pour une durée de bit de 7 µs.
  • L'unité de test 16 est munie d'un connecteur 58 destiné à s'accoupler au connecteur 14 et de moyens de visualisation 60 (rangée de diodes électroluminescentes par exemple), permettant d'afficher chacun des octets des séquences. Elle comporte également des moyens de commande et de programmation, constitués par exemple par des sélecteurs et des boutons poussoirs.
  • L'unité 16 comportera généralement une alimentation pouvant se substituer à l'alimentation 18. Elle permet notamment de vérifier que la mémoire 42 est totalement effacée.
  • Cette opération est effectuée avant une séquence d'essai.
  • A l'issue d'une séquence d'essai, lorsque l'écriture en mémoire a été réalisée, l'unité 16 peut être prévue pour :
    • sélectionner une fréquence d'horloge de lecture ;
    • sélectionner un mode de fonctionnement qui peut être direct (par fourniture, soit en mode série, des séquences codées en PCM sur la sortie 48, soit en mode de lecture lent ).
  • L'unité peut être prévue pour effectuer l'effacement de la mémoire 42, en vue d'un nouvel enregistrement.
  • De nombreuses variantes de réalisation sont possibles et en particulier le module peut être prévu pour, en même temps qu'il mémorise les voies d'entrée, les fournir sur sa sortie en vue d'une transmission directe, permettant simultanément une télémesure et un enregistrement.

Claims (8)

  1. Dispositif d'enregistrement et de restitution de données, ayant un module embarcable qui comprend, reliés à un bus interne (44), une mémoire statique non volatile effaçable (42), un bloc d'acquisition (24) relié à des entrées de données analogiques par des moyens de conversion analogique-numérique (22) et à des entrées binaires, prévu pour échantillonner les entrées à fréquence déterminée et sérialiser les échantillons sous forme de séquences successives ayant chacune au moins un mot de synchronisation (sy), n octets représentatifs des échantillons de données analogiques et au moins un octet d'échantillons de données binaires, un micro-contrôleur (38) programmable pour fixer la cadence d'élaboration des séquences par le circuit d'acquisition et leur écriture dans la mémoire statique (42) et pour provoquer le déroulement de l'enregistrement jusqu'à remplissage de la mémoire statique (42), en réponse à une valeur déterminée d'une donnée sélectionnée, ledit micro-contrôleur étant commandable par un ordre externe de lecture pour restituer les séquences successives sous forme d'un message en code MIC en NRZ.
  2. Dispositif selon la revendication 1, caractérisé en ce que la mémoire statique (42) comporte un bloc de stockage d'un mot témoin ayant une première valeur lorsque la mémoire est vide et une autre valeur dans tous les autres cas et en ce que le micro-processeur (38) est prévu pour vérifier l'état du mot témoin avant écriture et inhiber l'écriture en mémoire statique si ledit bloc, prévu pour que son effacement intervienne en dernier lors de l'effacement de la mémoire, a la valeur indiquant que la mémoire n'est pas vide.
  3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le micro-contrôleur (38) est prévu pour verrouiller la mémoire statique (42) par voie logicielle dès remplissage de la mémoire ou interruption d'une alimentation électrique (18) pendant une durée supérieure à un seuil prédéterminé.
  4. Dispositif selon la revendication 1, 2 ou 3, caractérisé en ce que le micro-contrôleur (38) est programmable pour sélectionner la cadence des séquences entre une fréquence maximale, correspondant à une succession ininterrompue de séquences, et des cadences qui se déduisent de la première par division par des puissances de 2.
  5. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le circuit d'acquisition (24) est commandable pour échantillonner un au moins des paramètres à une fréquence double ou quadruple d'un autre paramètre et affecter au moins deux octets à des échantillons successifs d'une même donnée analogique d'entrée, prélevés à des instants séparés d'un intervalle déterminé.
  6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le bus interne (44) est relié à une sortie (48) de lecture de ladite mémoire statique (42) par une interface de conversion parallèle/série (46).
  7. Dispositif selon l'une quelconque des revendications prdécédentes, caractérisé en ce que le micro-contrôleur (38) est programmable par une instruction externe pour transférer directement, sur une sortie de restitution, les séquences successives élaborées par le bloc d'acquisition (24).
  8. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend également une unité de test et de lecture (16) munie d'un connecteur raccordable à un connecteur (14) du module et comprenant des moyens permettant d'amener ledit module d'un état de repos permettant l'enregistrement à un état de lecture par vidage de la mémoire statique, un état de transfert direct du circuit d'acquisition vers une sortie et de provoquer l'effacement de la mémoire statique.
EP91403426A 1990-12-21 1991-12-17 Dispositif d'enregistrement et de restitution de données Withdrawn EP0493193A1 (fr)

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FR9016123 1990-12-21
FR909016123A FR2670918B1 (fr) 1990-12-21 1990-12-21 Dispositif d'enregistrement et de restitution de donnees.

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EP0493193A1 true EP0493193A1 (fr) 1992-07-01

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ID=9403552

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EP91403426A Withdrawn EP0493193A1 (fr) 1990-12-21 1991-12-17 Dispositif d'enregistrement et de restitution de données

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EP (1) EP0493193A1 (fr)
FR (1) FR2670918B1 (fr)

Citations (1)

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Publication number Priority date Publication date Assignee Title
US4817049A (en) * 1985-04-24 1989-03-28 Datapaq, Ltd. Data logging device with separated data memory unit having internal power source and transducer interface unit for connection to external transducers

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INSTITUTION OF ELECTRICAL ENGINEERS INTERNATIONAL CONFERENCE ON MAGNETIC RECORDING 6 July 1964, LONDON GB pages 57 - 59; J.P. LEBEL ET AL.: 'Earth science data acquisition in digital form using audio tape recorders' *

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