EP1238426A2 - Gehäuseanordnung eines halbleiterbausteins - Google Patents

Gehäuseanordnung eines halbleiterbausteins

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Publication number
EP1238426A2
EP1238426A2 EP00990529A EP00990529A EP1238426A2 EP 1238426 A2 EP1238426 A2 EP 1238426A2 EP 00990529 A EP00990529 A EP 00990529A EP 00990529 A EP00990529 A EP 00990529A EP 1238426 A2 EP1238426 A2 EP 1238426A2
Authority
EP
European Patent Office
Prior art keywords
semiconductor chip
arrangement according
circuit board
shaped element
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00990529A
Other languages
English (en)
French (fr)
Inventor
Simon Muff
Friedrich Wanninger
Jens Pohl
Christian Hauser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1238426A2 publication Critical patent/EP1238426A2/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H10W40/226—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area
    • H10W40/228—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area the projecting parts being wire-shaped or pin-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07311—Treating the bonding area before connecting, e.g. by applying flux or cleaning

Definitions

  • the present invention relates to a housing arrangement of a semiconductor module, which comprises a printed circuit board, a semiconductor chip and an intermediate carrier layer for rewiring the wiring connections of the semiconductor chip to the printed circuit board, in which the carrier layer is contacted with the printed circuit board via soldering points and the soldering points from the semiconductor chip via a filler are mechanically decoupled.
  • Integrated semiconductor circuits are used in different applications.
  • a semiconductor chip is generally packaged in a housing and placed on a circuit board.
  • a semiconductor component is arranged in a housing arrangement in accordance with a so-called FBGA housing arrangement (FBGA: Fine Pitch Ball Grid Array), which is based in particular on the so-called beam lead bonding technology.
  • FBGA Fine Pitch Ball Grid Array
  • This type of housing arrangement is characterized in particular by a special housing design with regard to the arrangement of the solder balls.
  • a housing arrangement such as the FBGA housing arrangement, also referred to as an FBGA package, usually comprises a semiconductor chip with connections for electrical connection to connections on the printed circuit board, and a carrier layer, which functions as a type of rewiring level.
  • the carrier layer is arranged between the semiconductor chip and the printed circuit board.
  • the carrier layer as the rewiring level has electrically conductive connections to the connections of the semiconductor chip, these conductor tracks of the carrier layer in turn are connected to the circuit board via solder joints. Since the
  • a filler also called an encapsulant or cushion material, is provided between the semiconductor chip and the carrier layer.
  • heat sinks are heat sinks that are usually cooled externally and therefore assume a constant temperature. With the help of heat spreaders, for example, a larger area is created that better dissipates the heat to the outside via convection.
  • the execution takes place, for example, by means of metal plates which are fastened to the housing or are introduced directly into the housing.
  • the main heat path in the described type of housing arrangements for dissipating the power loss is the distance from the semiconductor chip via the filler material and the solder balls to the printed circuit board.
  • the relatively poor thermal conductivity of the filling material or cushioning material limits the thermal resistance of the housing. If the housing has limited thermal conductivity, the dissipatable power loss is limited, which can also limit the performance of an integrated semiconductor circuit.
  • the use of thermally conductive full material or cushion material makes it possible to improve the thermal conductivity of the main heat path. However, this method
  • the object of the present invention is to provide an arrangement of a semiconductor device in the described housing arrangement, which has an improved conductivity of the dissipated power to be dissipated in a built-in semiconductor chip and in which the mechanical properties of the housing arrangement are retained.
  • the arrangement has a semiconductor chip with wiring connections and a printed circuit board on which the semiconductor module is placed, and a carrier layer which is arranged between the semiconductor chip and the printed circuit board.
  • the carrier layer serves for rewiring the wiring connections of the semiconductor chip to the printed circuit board and is connected to the printed circuit board via solder joints.
  • a filler which serves for the mechanical decoupling of the semiconductor chip and the solder points, is arranged between the semiconductor chip and the carrier layer.
  • a metal layer is applied to the carrier layer, which is coated with at least one of the solder places is connected.
  • at least one shaped element made of heat-dissipating material is applied to the metal layer and connected to it in a heat-conducting manner.
  • the conductivity of the heat dissipation of the housing arrangement to be dissipated is improved by the provision of the heat-conducting molded element.
  • the previously used full material with the desired properties can be provided as the filler.
  • the shaped element serves, for example, to reduce the distance between the carrier layer, also referred to as an interposer, and the semiconductor chip in places, and thus to bridge the relatively poor thermal conductivity of the full material.
  • a further possible warm path which contributes to the dissipation of the power loss generated, can be created by a corresponding local arrangement of the molded element.
  • the transported heat is transferred to the metal layer of the carrier layer and from there via the solder points into the metal surfaces of the printed circuit board. Accordingly, the heat-dissipating molded element has the function of a heat sink compared to the semiconductor chip. So that the mechanical properties of the housing arrangement are not influenced by the molded element, the molded element is not in direct contact with the semiconductor chip.
  • the structure of the housing arrangement described is used in particular in FBGA housing arrangements.
  • the shaped element is suitably arranged in such a way that it protrudes into the filler.
  • the shaped element is preferably designed as a cylinder.
  • a metal layer in the form of large interconnected metal surfaces is applied to the carrier layer.
  • the thermal conductivity and its distribution is favored by applying several relatively small cylinders to the metal layer. Since metal has a good Wär ⁇ meleitschreib, the mold members are preferably formed of metal.
  • the described structure of the metal layer and shaped elements can e.g. be produced by a mask etching process or by electroplating the shaped elements.
  • the shaped elements or cylinders are embedded in the filling material before the semiconductor chip is assembled. In the assembled state, the shaped elements or cylinders protrude up to the chip surface, so that an improved heat path from the semiconductor chip through the shaped elements into the metal layer is created. From the metal layer, the heat is dissipated through electrically non-connected solder points or solder balls, also known as no-connects, via so-called thermal vias in the printed circuit board in metal tracks on the printed circuit board.
  • thermal vias are, for example, metal-filled holes in the printed circuit board (circuit board), which are known using known methods, e.g. can be made by electroplating. If the shaped elements are arranged on the carrier layer in a corresponding number and corresponding surface area, a substantial improvement in the thermal resistance is achieved while the elastic or decoupling properties of the filling material are maintained.
  • a further embodiment of the invention provides a molded element applied to the metal layer, which is on a side of the carrier layer facing the semiconductor chip and is arranged laterally of the semiconductor chip. A further heat path is thus opened to the side of the semiconductor chip, which overall increases the thermal conductivity of the FBGA housing arrangement.
  • the mechanical stability of the housing arrangements described can be increased by a so-called support ring, i.e. a frame that surrounds the semiconductor chip.
  • a so-called support ring i.e. a frame that surrounds the semiconductor chip.
  • Such an application is useful, for example, for housing arrangements in which the solder joint array or the interposer protrudes beyond the chip area ("fan out").
  • the arrangement of this frame according to the invention thus provides the function of a heat sink in addition to the mechanically stabilizing function.
  • the frame is also electrically conductive and connected to ground potential, there are additional electrical improvements.
  • the frame which has the shape of a ring antenna with respect to the housing, provides a general shielding of all electrical paths of the metal layer.
  • the inductance of the ground connections connected to the frame is reduced, which above all reduces the noise as a result of rapid current changes (“delta-I noise”).
  • delta-I noise the noise as a result of rapid current changes
  • the capacity of the ground connections is increased, which leads to better high-frequency decoupling (“decoupimg”) of the voltage supply system.
  • decoupimg high-frequency decoupling
  • the inductance of further electrical connections for example of data lines or address lines, is also reduced by the additional ground reference that the frame represents.
  • the frame is applied directly to the metal layer and covered with a thermally conductive attached the glue. If the metal layer is on a side of the carrier layer opposite the frame, the frame is applied to the metal layer by a recess in the carrier layer via a conductive adhesive layer and is connected to it in a heat-conducting manner. This connection can also be made via a so-called bond.
  • an additional, electrically non-conductive, heat-conductive connection is arranged between the semiconductor chip and the shaped element in a development of the invention.
  • This heat-conductive connection can be made, for example, using a heat-conducting paste.
  • Semiconductor chip can be achieved by connecting wiring connections of the semiconductor chip to the metal layer of the interposer without an electrical function.
  • FIG. 3 shows a top view of an embodiment of the invention
  • FIG. 4 shows a three-dimensional representation of an embodiment of the invention
  • FIG. 5 shows a housing arrangement in a sectional illustration according to an embodiment of the invention
  • 6 and 7 each show a detailed illustration of FIG. 5
  • FIG. 8 shows a top view of an embodiment of the invention according to FIG. 5.
  • FIG. 1 shows a cross section of an FBGA housing arrangement with a structure according to an embodiment of the invention prior to assembly of the semiconductor chip.
  • the carrier layer 3 interposer
  • the metal layer 5 has a shaped element 7 made of heat-dissipating material, which is designed as a cylinder.
  • other cylinders of the same type are shown, which are formed, for example, from metal and which are thermally conductively connected to the metal layer.
  • the filler 4 (cushion material) is applied above the metal layer 5.
  • FIG. 2 shows a cross section of the structure according to FIG. 1 after the chip and solder ball assembly and after being soldered onto the printed circuit board 8.
  • the carrier layer 3 is arranged between the semiconductor chip 2 and the printed circuit board 8 and is used for rewiring wiring connections (so-called bond pads) of the semiconductor chip 2 onto the printed circuit board 8 by means of the printed conductor 13.
  • the carrier layer 3 is connected to the printed circuit board 8 via solder points 6.
  • the filler 4 is arranged between the semiconductor chip 2 and the carrier layer 3 and serves for the mechanical decoupling of the semiconductor chip 2 and the solder points 6.
  • the printed circuit board 8 is composed of the so-called Prmted Circuit Board (PCB) 81 and a large-area copper layer 82 (power plane of the PCB).
  • PCB Prmted Circuit Board
  • the filler 4 usually consists of a material based on poly id.
  • the carrier layer 3 consists, for example, of a carrier material FR-.
  • the power loss generated in the semiconductor chip 2 is dissipated via the metal layer 5 and the solder points 6 via the thermal via 9 shown in the printed circuit board 8, represented by the heat conduction path 20. Since the distance between the metal layer 5 and the semiconductor chip is via the shaped element 7 2 is reduced, the thermal conductivity along the heat conduction path 20 and thus the semiconductor device 1 is increased overall.
  • FIGS. 3 and 4 show a top view and a three-dimensional representation of the embodiment of the invention according to FIGS. 1 and 2.
  • the wiring connections 11 of the semiconductor chip 2 are connected to the solder points or solder balls 6 via the connections 61 for the solder points.
  • the connections 62 designate connections for "thermal", i.e. electrically inactive solder joints 6.
  • the metal layer 5 is arranged in the form of interconnected large metal surfaces.
  • the shaped elements 7 are applied to the metal layer 5 in a correspondingly dense surface coverage.
  • FIG. 5 shows a further housing arrangement in a sectional view.
  • the shaped element 7 is arranged on a side of the carrier layer 5 facing the semiconductor chip 2 and on the side of the semiconductor chip 2.
  • the shaped element 7 is designed in the form of a frame which surrounds the semiconductor chip 2.
  • the frame also contributes to the mechanical stabilization of the housing.
  • the sectional view according to FIG. 5 is shown in detail in FIGS. 6 and 7.
  • the shaped element 7 is applied to the metal layer 5, for example, using a thermally conductive adhesive.
  • a plurality of spacers 14 are arranged between the semiconductor chip 2 and the carrier layer 3.
  • the spacers 14 consist, for example, of an organic material containing silicone rubber.
  • the shaped element 7 or the frame is expediently formed from metal.
  • An additional thermally conductive connection 15 is arranged between the semiconductor chip 2 and the shaped element 7, for example in the form of a thermal paste, as shown in FIG.
  • the adhesive layer not shown in FIG. 6 or FIG. 7, can also be replaced by a bond.
  • the metal layer 5 is formed, for example, from copper.
  • FIG. 8 shows a top view of the embodiment of the invention according to FIG. 5 with conductor tracks 13 and the wiring connections 11.
  • the metal layer 5 is arranged in the form of coherent metal surfaces. To connect the formula element or the frame to ground potential, the metal layer 5 is correspondingly connected to ground connections (so-called ground pins) via solder balls (not shown in the figure).

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

Eine Gehäuseanordnung eines Halbleiterbausteins umfasst einen Halbleiterchip (2), eine Leiterplatte (8), auf die der Halbleiterbaustein (1) aufgesetzt ist, und eine Trägerschicht (3), die zwischen dem Halbleiterchip (2) und der Leiterplatte (8) angeordnet ist, zur Umverdrahtung der Verdrahtungsanschlüsse (11) des Halbleiterchips (2) auf die Leiterplatte (8). Die Trägerschicht (3) ist über Lötstellen (6) mit der Leiterplatte (8) verbunden, und ein Füllstoff (4) zwischen dem Halbleiterchip (2) und der Trägerschicht (3) dient zur mechanischen Entkopplung des Halbleiterchips (2) und der Lötstellen (6). Auf die Trägerschicht (3) ist eine Metallschicht (5) aufgebracht, die mit Lötstellen (6) verbunden ist. Auf die Metallschicht (5) ist wenigstens ein Formelement (7) aus wärmeabführendem Material aufgebracht, das mit der Metallschicht (5) wärmeleitend verbunden ist. Dadurch erhält die Gehäuseanordnung eine verbesserte Leitfähigkeit der abzuführenden Verlustleistung des eingebauten Halbleiterchips (2), wobei die erwünschten mechanischen Eigenschaften der Gehäuseanordnung erhalten bleiden.

Description

Beschreibung
Gehäuseanordnung eines Halbleiterbausteins
Die vorliegende Erfindung betrifft eine Gehäuseanordnung eines Halbleiterbausteins, die eine Leiterplatte, einen Halbleiterchip und eine dazwischen liegende Trägerschicht zur Umverdrahtung der Verdrahtungsanschlusse des Halbleiterchips auf die Leiterplatte umfaßt, bei der die Trägerschicht über Lötstellen mit der Leiterplatte kontaktiert ist und die Lötstellen vom Halbleiterchip über einen Füllstoff mechanisch entkoppelt sind.
Integrierte Halbleiterschaltungen werden in unterschiedlichen Anwendungen eingesetzt. Ein Halbleiterchip ist dabei im allgemeinen in ein Gehäuse verpackt und auf einer Leiterplatte aufgesetzt. Beispielsweise ist ein Halbleiterbaustein in einer Gehäuseanordnung gemäß einer sogenannten FBGA-Gehäuseanordnung (FBGA: Fine Pitch Ball Grid Array) angeordnet, die insbesondere auf der sogenannten Beam-Lead-Bonding-Technik basiert. Diese Art von Gehäuseanordnung ist im besonderen durch ein spezielles Gehäusedesign bezüglich der Anordnung der Lötkugeln charakterisiert.
Eine Gehäuseanordnung wie die FBGA-Gehäuseanordnung, auch als FBGA-Package bezeichnet, umfaßt üblicherweise einen Halbleiterchip mit Anschlüssen zur elektrischen Verbindung mit Anschlüssen der Leiterplatte sowie eine Trägerschicht, die als eine Art Umverdrahtungsebene fungiert. Die Trägerschicht ist dabei zwischen dem Halbleiterchip und der Leiterplatte angeordnet. Die Trägerschicht als Umverdrahtungsebene weist elektrisch leitende Verbindungen zu den Anschlüssen des Halbleiterchips auf, diese Leiterbahnen der Trägerschicht wiederum sind über Lötstellen mit der Leiterplatte verbunden. Da der
Halbleiterchip und die Lötstellen bzw. Lötkugeln bei Tempera¬ turwechsel im allgemeinen unterschiedliche Ausdehnungskoeffizienten haben, ist es erforderlich, daß der Halbleiterchip und die Lötkugeln mechanisch voneinander entkoppelt sind. Dazu wird beispielsweise ein Füllstoff, auch als Encapsulant- oder Cushion-Material bezeichnet, zwischen dem Halbleiterchip und der Trägerschicht vorgesehen.
Im Betrieb einer integrierten Halbleiterschaltung fällt im allgemeinen eine gewisse Verlustleistung an, die zur Vermeidung von potentiellen Schäden, beispielsweise von Überhitzung oder beschleunigter Alterung, abgeführt werden muß. Um eine Überhitzung eines Halbleiterbausteins auszuschließen, wird dieser mit sogenannten Heatsinks bzw. Heatspreadern ausgestattet. Heatsinks sind dabei Wärmesenken, die meist von extern gekühlt werden und somit eine konstante Temperatur annehmen. Mit Hilfe von Heatspreadern wird beispielsweise eine größere Fläche geschaffen, die über Konvektion die Wärme nach außen hin besser abführt. Die Ausführung geschieht beispielsweise mittels Metallplatten, die auf dem Gehäuse befestigt sind oder direkt in das Gehäuse eingebracht sind.
Der Hauptwärmepfad bei der beschriebenen Art von Gehäusean- Ordnungen zur Abfuhr der Verlustleistung ist die Strecke vom Halbleiterchip über das Füllmaterial und die Lötkugeln zur Leiterplatte. Die relativ schlechte Wärmeleitfähigkeit des Füllmaterials bzw. Cushion-Materials limitiert hierbei den Wärmewiderstand des Gehäuses. Bei eingeschränkter Wärmeleit- fähigkeit des Gehäuses ist die abführbare Verlustleistung begrenzt, wodurch die Performance einer integrierten Halbleiterschaltung ebenfalls beschränkt sein kann. Durch Verwendung von warmeleitfahigem Fullmateπal bzw. Cus- hion-Material ist eine Verbesserung der Wärmeleitfähigkeit des Hauptwarmepfads möglich. Allerdings sind dieser Methode
Grenzen gesetzt, da mit dem warmeleitfahigen Füllstoff im allgemeinen die elastischen Eigenschaften und gewünschten
Verarbeitungseigenschaften des Fullmaterials verloren gehen.
Die Folge ist eine verminderte mechanische Entkopplung des
Halbleiterchips und der Lotkugeln.
Die Aufgabe der vorliegenden Erfindung ist es, eine Anordnung eines Halbleiterbaustems in beschriebener Gehauseanordnung anzugeben, die eine verbesserte Leitfähigkeit der abzuführenden Verlustleistung eines eingebauten Halbleiterchips hat und bei der die mechanischen Eigenschaften der Gehauseanordnung erhalten bleiben.
Die Aufgabe wird gelost durch eine Gehauseanordnung eines Halbleiterbaustems gemäß Patentanspruch 1. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhangiger Anspr che.
Die Anordnung weist einen Halbleiterchip mit Verdrahtungsan- schlussen auf sowie eine Leiterplatte, auf die der Halblei- terbauste aufgesetzt ist, und eine Tragerschicht, die zwi- sehen dem Halbleiterchip und der Leiterplatte angeordnet ist. Die Tragerschicht dient zur Umverdrahtung der Verdrahtungsanschlusse des Halbleiterchips auf die Leiterplatte und ist über Lötstellen mit der Leiterplatte verbunden. Zwischen dem Halbleiterchip und der Tragerschicht ist ein Füllstoff ange- ordnet, der zur mechanischen Entkopplung des Halbleiterchips und der Lotstellen dient. Neben den Leiterbahnen zu den Anschlüssen des Halbleiterchips ist auf der Tragerschicht eine Metallschicht aufgebracht, die mit wenigstens einer der Lot- stellen verbunden ist. Weiterhin ist auf die Metallschicht wenigstens ein Formelement aus warmeabfuhrendem Material aufgebracht und mit diesem wärmeleitend verbunden. Durch das Vorsehen des wärmeleitenden Formelements wird die Leitfahig- keit der abzuführenden Verlustleistung der Gehauseanordnung verbessert. Als Füllstoff kann dabei das bisher verwendete Fullmaterial mit den gewünschten Eigenschaften vorgesehen werden.
Das Formelement dient beispielsweise dazu, den Abstand zwischen der Tragerschicht, auch als Interposer bezeichnet, und dem Halbleiterchip stellenweise zu verkleinern und damit die relativ schlechte Wärmeleitfähigkeit des Fullmaterials zu überbrücken. Ebenso kann durch eine entsprechende ortliche Anordnung des Formelements ein weiterer möglicher Warmepfad geschaffen werden, der zur Abfuhr der erzeugten Verlustleistung beiträgt. Die transportierte Warme wird auf die Me- tallschicht der Tragerschicht übertragen und von dieser über die Lotstellen in die Metallflachen der Leiterplatte gelei- tet. Dementsprechend übt das warmeabfuhrende Formelement gegenüber dem Halbleiterchip die Funktion einer Warmesenke aus. Damit die mechanischen Eigenschaften der Gehauseanordnung durch das Formelement nicht beeinflußt werden, steht das Formelement nicht m direktem Kontakt mit dem Halbleiterchip. Die beschriebene Struktur der Gehäuseanordnung findet insbesondere Anwendung bei FBGA-Gehauseanordnungen.
Zur Verkürzung des Abstands zwischen der Tragerschicht und dem Halbleiterchip ist das Formelement in geeigneter Weise so angeordnet, daß dieses in den Füllstoff hineinragt. Das Formelement ist dabei vorzugsweise als Zylinder ausgebildet. Im Interesse einer hohen Wärmeleitfähigkeit ist es günstig, daß eine Metallschicht in Form von großen, untereinander verbundenen Metallflächen auf die Trägerschicht aufgebracht ist. Ebenso wird die Wärmeleitfähigkeit und deren Verteilung da- durch begünstigt, indem mehrere relativ kleine Zylinder auf die Metallschicht aufgebracht sind. Da Metall eine gute Wär¬ meleitfähigkeit besitzt, sind die Formelemente vorzugsweise aus Metall geformt.
Die beschriebene Struktur der Metallschicht und Formelemente kann z.B. durch ein Maskenätzverfahren oder durch ein Aufgalvanisieren der Formelemente hergestellt werden. Die Formelemente bzw. Zylinder sind vor der Montage des Halbleiterchips in das Füllmaterial eingebettet. Im montierten Zustand ragen die Formelemente bzw. Zylinder bis an die Chipoberfläche heran, so daß ein verbesserter Wärmepfad vom Halbleiterchip durch die Formelemente in die Metallschicht entsteht. Von der Metallschicht aus wird die Wärme durch elektrisch nicht angeschlossene Lötstellen bzw. Lötkugeln, auch als No-Connects bezeichnet, über sogenannte Thermal Vias in der Leiterplatte in Metallbahnen der Leiterplatte abgeleitet. Diese Thermal Vias sind beispielsweise mit Metall gefüllte Löcher in der Leiterplatte (Platine), die mit bekannten Verfahren z.B. durch Galvanisieren hergestellt werden können. Werden die Formelemente in entsprechender Anzahl und entsprechender Flächenbelegung auf der Trägerschicht angeordnet, so wird eine wesentliche Verbesserung des Wärmewiderstandes erreicht, bei gleichzeitiger Beibehaltung der elastischen bzw. entkoppelnden Eigenschaften des Füllmaterials.
Eine weitere Ausgestaltung der Erfindung sieht ein auf die Metallschicht aufgebrachtes Formelement vor, das auf einer dem Halbleiterchip zugewandten Seite der Trägerschicht und seitlich des Halbleiterchips angeordnet ist. Es wird somit ein weiterer Wärmepfad seitlich des Halbleiterchips eröffnet, der insgesamt die Wärmeleitfähigkeit der FBGA-Gehäuseanordnung erhöht.
Die mechanische Stabilität der beschriebenen Gehäuseanordnungen kann erhöht werden durch einen sogenannten Support-Ring, d.h. einen Rahmen, der den Halbleiterchip umgibt. Eine derartige Anwendung ist zweckmäßig beispielsweise für Gehäusean- Ordnungen, bei denen das Lötstellen-Array bzw. der Interposer über die Chipfläche hinausragt (" fan out"). Durch die erfindungsgemäße Anordnung dieses Rahmens erhält dieser somit neben der mechanisch stabilisierenden Funktion die Funktion einer Wärmesenke.
Ist der Rahmen darüber hinaus elektrisch leitfähig und an Massepotential angeschlossen, ergeben sich zusätzliche elektrische Verbesserungen. Durch den Rahmen, der bezüglich des Gehäuses die Form einer Ringantenne hat, tritt eine allgemei- ne Abschirmung aller elektrischen Pfade der Metallschicht ein. Darüber hinaus verringert sich die Induktivität der an den Rahmen angeschlossenen Masseanschlüsse, was vor allem das Rauschen infolge von schnellen Stromänderungen ("Delta-I- Noise") reduziert. Gleichzeitig wird die Kapazität der Masse- anschlüsse erhöht, was zu einer besseren Hochfrequenzentkopplung ("Decoupimg") des Spannungsversorgungssystems führt. Die Induktivität weiterer elektrischer Verbindungen, beispielsweise von Datenleitungen oder Adressleitungen, wird durch den zusätzlichen Massebezug, den der Rahmen darstellt, ebenfalls gesenkt.
In einer Weiterbildung der Erfindung ist der Rahmen direkt auf die Metallschicht aufgebracht und mit einem wärmeleiten- den Klebstoff befestigt. Befindet sich die Metallschicht auf einer dem Rahmen gegenüberliegenden Seite der Tragerschicht, so ist der Rahmen durch eine Aussparung der Tragerschicht über eine leitende Kleberschicht auf die Metallschicht aufge- bracht und mit dieser wärmeleitend verbunden. Diese Verbindung kann auch über eine sogenannte Bondung erfolgen.
Um die Warmeabfuhr über den Rahmen zu verbessern, ist in einer Weiterbildung der Erfindung zwischen dem Halbleiterchip und dem Formelement eine zusätzliche, elektrisch nicht leitende, warmeleitfahige Verbindung angeordnet. Diese warme- leitfahige Verbindung kann beispielsweise durch eine Warme- leitpaste hergestellt werden.
Im übrigen kann eine weitere verbesserte Warmeabfuhr vom
Halbleiterchip dadurch erreicht werden, indem Verdrahtungsanschlusse des Halbleiterchips ohne elektrische Funktion an die Metallschicht des Interposers angeschlossen werden.
Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren naher erläutert. Es zeigen
Figur 1 und 2 jeweils einen Querschnitt einer Ausfuhrungsform der Erfindung,
Figur 3 eine Draufsicht einer Ausfuhrungsform der Erfindung,
Figur 4 eine dreidimensionale Darstellung einer Aus- fuhrungsform der Erfindung,
Figur 5 eine Gehauseanordnung in Schnittdarstellung gemäß einer Ausfuhrungsform der Erfindung, Figur 6 und 7 jeweils eine Detaildarstellung der Figur 5,
Figur 8 eine Draufsicht einer Ausfuhrungsform der Er- findung gemäß Figur 5.
Figur 1 zeigt einen Querschnitt einer FBGA-Gehauseanordnung mit einer Struktur gemäß einer Ausfuhrungsform der Erfindung vor Montage des Halbleiterchips. Man erkennt die Trager- schicht 3 (Interposer), auf die eine Metallschicht 5 aufgebracht ist. Die Metallschicht 5 weist ein Formelement 7 aus warmeabfuhrendem Material auf, das Figur 1 als Zylinder ausgebildet ist. Neben dem Zylinder sind weitere gleichartige Zylinder dargestellt, die beispielsweise aus Metall geformt sind, und die mit der Metallschicht wärmeleitend verbunden sind. Oberhalb der Metallschicht 5 ist der Füllstoff 4 (Cus- hion-Mateπal) aufgebracht.
Figur 2 zeigt einen Querschnitt der Struktur nach Figur 1 nach der Chip- und Lotkugelmontage sowie nach Auflotung auf die Leiterplatte 8. Die Tragerschicht 3 ist zwischen dem Halbleiterchip 2 und der Leiterplatte 8 angeordnet und dient zur Umverdrahtung von Verdrahtungsanschlussen (sogenannten Bond Pads) des Halbleiterchips 2 auf die Leiterplatte 8 mit- tels der Leiterbahn 13. Die Tragerschicht 3 ist über Lotstellen 6 mit der Leiterplatte 8 verbunden. Der Füllstoff 4 ist zwischen dem Halbleiterchip 2 und der Tragerschicht 3 angeordnet und dient zur mechanischen Entkopplung des Halbleiterchips 2 und der Lotstellen 6. Die Leiterplatte 8 setzt sich zusammen aus dem sogenannten Prmted Circuit Board (PCB) 81 sowie einer großflächigen Kupferschicht 82 (Power Plane des PCB) . Nach dem Auflam ieren des Halbleiterchips 2 ergibt sich ein vergleichsweise geringer Abstand 10 zwischen dem Halbleiterchip 2 und den Formelementen 7. Dieser Abstand ist im wesentlichen prozeßtechnisch bestimmt und betragt beispielsweise 10-20 μm. Der Füllstoff 4 besteht üblicherweise aus einem Material auf Poly id-Basis . Die Tragerschicht 3 be- steht beispielsweise aus einem Tragermaterial FR- . Die in dem Halbleiterchip 2 generierte Verlustleistung wird über die Metallschicht 5 und die Lotstellen 6 über das dargestellte Thermal Via 9 in die Leiterplatte 8 abgeführt, dargestellt durch den Warmeleitpfad 20. Da über das Formelement 7 der Ab- stand zwischen der Metallschicht 5 und dem Halbleiterchip 2 verkleinert ist, wird die Wärmeleitfähigkeit entlang des War- meleitpfads 20 und damit des Halbleiterbaustems 1 insgesamt erhöht .
Figur 3 und 4 zeigen eine Draufsicht bzw. eine dreidimensionale Darstellung der Ausfuhrungsform der Erfindung gemäß den Figuren 1 und 2. Die Verdrahtungsanschlusse 11 des Halbleiterchips 2 sind über die Anschlüsse 61 für die Lotstellen mit den Lotstellen bzw. Lotkugeln 6 verbunden. Die Anschlüsse 62 bezeichnen Anschlüsse für "thermische", d.h. elektrisch nicht aktive Lötstellen 6. Die Metallschicht 5 ist in Form von untereinander zusammenhangenden großen Metallflachen angeordnet. Auf die Metallschicht 5 sind in einer entsprechend dichten Flachenbelegung die Formelemente 7 aufgebracht.
Figur 5 zeigt eine weitere Gehauseanordnung m Schnittdar- stellung. Gemäß einer weiteren Ausfuhrungsform der Erfindung ist das Formelement 7 auf einer dem Halbleiterchip 2 zugewandten Seite der Tragerschicht 5 und seitlich des Halblei- terchips 2 angeordnet. Das Formelement 7 ist in Form eines Rahmens ausgebildet, der den Halbleiterchip 2 umgibt. Der Rahmen tragt außerdem zur mechanischen Stabilisierung des Gehäuses bei . Die Schnittdarstellung nach Figur 5 ist in den Figuren 6 und 7 jeweils im Detail dargestellt. Das Formelement 7 ist beispielsweise über einen wärmeleitfähigen Klebstoff auf der Metallschicht 5 aufgebracht. In diesem Ausführungsbeispiel sind zwischen dem Halbleiterchip 2 und der Trägerschicht 3 mehrere Abstandsstücke 14 angeordnet. Die Abstandsstücke 14 bestehen beispielsweise aus einem organischen, silikongummi- haltigen Material. Das Formelement 7 bzw. der Rahmen ist zweckmäßigerweise aus Metall geformt. Zur Verbesserung der
Wärmeleitfähigkeit zwischen dem Halbleiterchip 2 und dem Formelement 7 ist eine zusätzliche wärmeleitfähige Verbindung 15 zwischen dem Halbleiterchip 2 und dem Formelement 7 angeordnet, beispielsweise in Form einer Wärmeleitpaste, wie in Fi- gur 7 dargestellt. Die Kleberschicht, in Figur 6 bzw. Figur 7 nicht dargestellt, kann auch durch eine Bondung ersetzt werden. Die Metallschicht 5 ist hier, wie auch in den zuvor beschriebenen Ausführungsbeispielen, beispielsweise aus Kupfer geformt .
Figur 8 zeigt eine Draufsicht der Ausfuhrungsform der Erfindung gemäß Figur 5 mit Leiterbahnen 13 und den Verdrahtungsanschlusse 11. Die Metallschicht 5 ist Form von zusammenhängenden Metallflächen angeordnet. Zum Anschluß des Formele- ents bzw. des Rahmens an Massepotential ist die Metallschicht 5 entsprechend über (im Bild nicht dargestellte) Lötkugeln an Masseanschlüsse (sogenannte Ground Pins) angeschlossen.

Claims

Patentansprüche
1. Gehauseanordnung eines Halbleiterbaustems (1) umfassend
- einen Halbleiterchip (2) mit Verdrahtungsanschlussen (11), - eine Leiterplatte (8), auf die der Halbleiterbaustein (1) aufgesetzt ist,
- eine Tragerschicht (3), die zwischen dem Halbleiterchip (2 und der Leiterplatte (8) angeordnet ist, zur Umverdrahtung der Verdrahtungsanschlusse (11) des Halbleiterchips (2) auf die Leiterplatte (8),
- bei der die Tragerschicht (3) über Lötstellen (6) mit der Leiterplatte (8) verbunden ist,
- bei der ein Füllstoff (4) zwischen dem Halbleiterchip (2) und der Tragerschicht (3) angeordnet ist zur mechanischen Entkopplung des Halbleiterchips (2) und der Lotstellen (6),
- bei der auf die Tragerschicht (3) eine Metallschicht (5) aufgebracht ist, die mit wenigstens einer der Lotstellen (6) verbunden ist,
- bei der auf die Metallschicht (5) wenigstens ein Formele- ment (7) aus warmeabfuhrendem Material aufgebracht ist, das mit der Metallschicht (5) wärmeleitend verbunden ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Formelement (7) zwischen Tragerschicht (3) und Halbleiterchip (2) angeordnet ist und in den Füllstoff (4) hineinragt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Formelement (7) in Form eines Zylinders ausgebildet ist.
4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Formelement (7) aus Metall geformt ist.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Formelement (7) auf die Metallschicht (5) aufgalvanisiert oder durch ein Maskenätzverfahren aufgebracht ist.
6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Formelement (7) auf einer dem Halbleiterchip (2) zugewandten Seite der Trägerschicht (3) und seitlich des Halblei- terchips (2) angeordnet ist.
7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß das Formelement (7) in Form eines Rahmens ausgebildet ist, der den Halbleiterchip (2) umgibt.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Rahmen elektrisch leitfähig ist und an Massepotential an- geschlossen ist.
9. Anordnung nach einem der Ansprüche 7 bis 8, dadurch gekennzeichnet, daß der Rahmen die Gehäuseanordnung mechanisch stabilisiert.
10. Anordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß das Formelement (7) aus Metall geformt ist.
11. Anordnung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß das Formelement (7) durch einen wärmeleitenden Klebstoff oder durch Bondung mit der Metallschicht (5) verbunden ist.
12. Anordnung nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß zwischen dem Halbleiterchip (2) und dem Formelement (7) eine zusätzliche, elektrisch nicht leitende, wärmeleitfähige Verbindung (15) angeordnet ist.
13. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gehäuseanordnung in einer FBGA-Gehäuseanordnung enthalten ist.
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