ES2224100T3 - Procedimiento de desmoldulacion y desmoldulador para señales de datos de radio. - Google Patents

Abstract

EN UN DEMODULADOR PARA SEÑALES DE DATOS DE RADIO, CUYA TRANSMISION SE REALIZA A TRAVES DE INFORMACION DE FASE DE UN SOPORTE AUXILIAR BAJO PRESION, DONDE SE CONDUCE UNA SEÑAL MULTIPLEX QUE CONTIENE LA SEÑAL DE FRECUENCIA PORTADORA AUXILIAR A TRAVES DE UN FILTRO PASABANDA Y UN LIMITADOR DE AMPLITUDES, SE EXPLORA LA SEÑAL DE FRECUENCIA PORTADORA LIMITADA DE AMPLITUD CON UNA FRECUENCIA DE EXPLORACION, QUE ES UNA MULTIPLICACION DE LA FRECUENCIA DEL PORTADOR AUXILIAR. LOS VALORES DE EXPLORACION SE SUMAN SOBRE UNA PARTE DADA PREVIAMENTE RESPECTIVA DE UN PERIODO DEL PORTADOR AUXILIAR. LOS VALORES DE EXPLORACION SUMADOS SE GUIAN SEGUN UN CIRCUITO DE ELABORACION DE SEÑAL DIGITAL.

Description

Procedimiento de desmodulación y desmodulador para señales de datos de radio.

La invención se refiere a un procedimiento de desmodulación para señales de datos de radio y a un desmodulador para realizar el procedimiento.

Con el sistema de datos de radio conocido, adicionalmente a las señales de audio, pueden transmitirse señales de datos que contengan, por ejemplo, el nombre del programa emitido u otro tipo de información. Para garantizar en la radio estéreo por ondas ultracortas la compatibilidad con las señales de audio y con las señales de radio de información sobre el tráfico, en el sistema de datos de radio, la portadora de 57 kHz empleada también en el servicio de información sobre el tráfico se modula con los datos que han de transmitirse, encontrándose las bandas laterales, sin embargo, fuera de las frecuencias de modulación empleadas para diferentes señales del servicio de información sobre el tráfico. Se elige una codificación bifásica que hace que no resulten partes espectrales a 57 kHz y que el reloj sea transmitido también de forma implícita. El espectro total de la señal de datos de radio modulada, que a continuación se denomina también señal RDS, se limita a \pm2,4 kHz.

Durante la regeneración de la subportadora, necesaria para la desmodulación, así como durante el reconocimiento de los saltos bruscos de fase, las perturbaciones de la señal de datos de radio, a ser posible, no deben provocar ningún error de desmodulación. Esto resulta especialmente difícil, si además de la señal de datos de radio se transmiten señales de radio de información sobre el tráfico.

Para ello, frecuentemente se aplican los medios del procesamiento digital de señales, o bien en forma de circuitos especiales, o bien en forma de procesadores programables de señales. En ambos casos, han de procesarse unas cantidades de datos relativamente grandes en tiempos relativamente cortos.

La presente invención tiene el objetivo de proporcionar un procedimiento de desmodulación y un desmodulador para señales de datos de radio, en el que la señal de frecuencia de la subportadora se prepare de manera ventajosa para un procesamiento digital de señales adicional y subsiguiente.

Este objetivo se consigue en el procedimiento de desmodulación según la invención, de tal forma que la señal de frecuencia de la portadora, limitada en amplitud, se muestrea con una frecuencia de muestreo que es un múltiplo de la frecuencia de la subportadora, que los valores de muestreo se suman durante una parte predefinida respectivamente de un periodo de la subportadora y que los valores de muestreo sumados se suministran a un circuito de procesamiento digital de señales.

Preferentemente, en un desmodulador según la invención está previsto que el circuito de procesamiento digital de señales presente en el lado de la entrada un filtro pasabanda digital con una frecuencia central que corresponda a la frecuencia de la subportadora y/o que la parte predefinida sea un cuarto.

Una forma de realización ventajosa del desmodulador según la invención consiste en que el circuito de procesamiento digital de señales comprenda, además, un circuito para la integración de la señal de salida del filtro pasabanda digital respectivamente a través de una media onda de la señal de reloj de bit, circuitos para calcular las diferencias de dos integrales sucesivas y de la suma de las diferencias y que a partir de la suma de las diferencias se generen la señal de salida desmodulada y una señal de corrección de fases de conmutación. Esta forma de realización se caracteriza por un procesamiento de señales adicional, especialmente ventajoso, en particular para la corrección del error de 180º en la recuperación del reloj de bit.

Una variante de esta forma de realización consiste en que, además, a partir de las diferencias de dos integrales sucesivas se genera una diferencia y en que a partir de la diferencia de las diferencias se genera una señal de calidad.

Según otra variante de esta forma de realización, también puede estar previsto que el filtro pasabanda digital genere dos señales de partida ortogonales, cuyos bits de mayor peso puedan suministrarse a un circuito para reconocer la existencia de señales de radio de servicio de información sobre el tráfico y a un circuito de regulación de fase para generar una subportadora regenerada.

Otra forma de realización ventajosa de la disposición de circuito según la invención consiste en que a partir de los bits de mayor peso de la suma de las diferencias y de la diferencia de las diferencias se generan señales para la regulación de la fase de una señal de reloj de datos de radio regenerada.

Otra variante consiste en que para sumar los valores de muestreo están dispuestos dos contadores ascendentes/ descendentes que se sincronizan con el múltiplo de la frecuencia de la subportadora, pudiendo suministrarse los valores de muestreo, respectivamente durante la duración de un cuarto de periodo de la subportadora, alternando a una entrada de control de un contador ascendente/ descendente, y en que los contadores ascendentes / descendentes cuentan de forma ascendente respectivamente durante medio periodo de la subportadora y de forma descendente durante otro medio periodo de la subportadora, transmitiéndose respectivamente al final de un periodo la lectura del contador a un circuito para el procesamiento de señales. El circuito para el procesamiento puede ser un microprocesador, en el que se pueda ejecutar un programa para la siguiente evaluación de las señales suministradas.

La ventaja de esta variante consiste en que para el procesamiento por el microprocesador se produce una pequeña cantidad de datos, porque ya se ha producido la mezcla necesaria de por sí con 57 kHz en los datos que han de transmitirse al microprocesador.

Según una forma de realización ventajosa de esta variante se puede realizar de una manera especialmente sencilla un filtrado pasabanda de los valores de muestreo sumados, de tal forma que, después de la transmisión de la lectura del contador, el contador ascendente/ descendente correspondiente se ajuste a una fracción predefinida, preferentemente a la mitad de la lectura de contador transmitida.

Algunos ejemplos de realización de la invención están representados en el dibujo con la ayuda de varias figuras y se describen detalladamente en la siguiente descripción. Muestran:

la figura 1 un diagrama de bloque de un desmodulador según la invención,

la figura 2 una disposición de circuito para la integración y la lectura y un filtro pasabanda digital,

la figura 3 un detector para información de radio sobre el tráfico y una disposición de circuito para la corrección de fase,

la figura 4 una disposición de circuito para la integración de medias ondas y para el siguiente procesamiento del resultado de la integración,

la figura 5 una disposición de circuito para la derivación de la señal de datos de radio y de una señal de calidad,

la figura 6 diagramas de tiempo de las señales de reloj necesarias en las disposiciones de circuito mencionadas anteriormente,

la figura 7 una disposición de circuito para la generación de reloj,

la figura 8 un diagrama de bloque de otro desmodulador según la invención y

la figura 9 un diagrama de bloque de una disposición de circuito para la integración y la lectura.

En las figuras, las mismas partes están provistas de las mismas referencias. El símbolo designado por ADD representa un sumador serial, compuesto por un sumador completo con tres entradas A, B y CI (= carry-in) y con dos salidas S y CO (= carry-out). En la salida S aparece un 1, cuando A+B+CI es impar. En la salida CO aparece un 1, cuando A+B+CI es > 1. Otro componente del sumador es un circuito biestable D, cuya entrada de datos D está conectada con CO y cuya salida Q está unida con CI. Como reloj, al circuito biestable D se suministra el mismo reloj que a un registro de desplazamiento conectado con la salida correspondiente del sumador. Antes de una adición, el circuito biestable se puede ajustar mediante "set" o "reset", lo que en las figuras está señalado con c0 = ...

Además, en las figuras, los circuitos biestables se caracterizan por su entrada de datos D y al menos una salida Q, mientras que para la representación de los registros de desplazamiento se usó SR, para los contadores se usó CNT y para los integradores se usó INT.

Al ejemplo de realización representado en la figura 1 de un desmodulador RDS según la invención, en 1 se suministra una señal múltiplex MPX recibida, que además de las señales de datos de radio puede contener también una señal de radio de información sobre el tráfico. Después de un filtrado en un filtro pasabanda 2 de 57 kHz se limita la amplitud de la señal múltiplex en 3. La señal binaria originada excita un circuito 4 para la integración y la lectura (integrate and dump), cuya señal de salida es conducida a través de un filtro pasabanda 5 digital. Éste tiene dos salidas para los dos componentes ortogonales YC e YS de la señal Y de 57 kHz.

Los dos componentes se suministran a un circuito 6 para reconocer si existen señales de radio de información sobre el tráfico, y a un circuito 7 para la corrección de fase de la señal de 57 kHz. Uno de los componentes se suministra a un circuito para la integración de medias ondas, de cuya señal se sustraen en 9 respectivamente dos valores diferidos en un cuarto de periodo de reloj de bit, es decir, en 1/4.75 kHz. A partir de estos valores HWID, en 10 se genera la suma ISS y la diferencia ISD.

La suma ISS sirve en el circuito 11 para generar la señal de datos de radio DA desmodulada y una señal de corrección que corrija un error de fase de 180º. La diferencia ISD se suministra a un circuito 12 para la derivación de una señal indicadora de la calidad. En los dos circuitos 11 y 12 se separa, entre otras cosas, el bit MSB de mayor peso de la señal ISS o ISD y se conduce a un circuito 13 para la regulación de fase. En dicho circuito se generan dos señales V1 y S1, significando V1 una variación de la fase de la señal de 1,1875 kHz y S1 el signo de la variación. El bit de mayor peso de la suma ISS se conduce, a través de un circuito 14, a la selección de fase que es controlada por la señal de corrección. En la salida 16 está disponible la señal de datos de radio DA, mientras que una señal de calidad QU se puede tomar en una salida 17.

Un generador de señales de reloj 18 genera para los distintos circuitos señales de reloj que se describen más detalladamente en relación con las figuras 2 a 7. Las señales V57, S57, V1 y S1, generadas por los circuitos 7 y 13, controlan los divisores de frecuencia comprendidos en el generador de señales de reloj 18.

La figura 2 muestra la disposición de circuito 4 para la integración y la lectura y el filtro pasabanda digital 5 en una vista detallada en comparación con la figura 1. La señal binaria se suministra a una entrada 21 de un circuito biestable D 22 que se sincroniza con una señal de reloj de la frecuencia 8,664 MHz. Una salida Q del circuito biestable D 22 está conectada con la entrada habilitada para contar (count-enable) CE de un contador 23 de 6 bits, que asimismo se sincroniza con la frecuencia de 8,664 MHz. Con el sincronismo de una señal de reloj CZ con la frecuencia de 228 kHz, el contenido del contador 23 se transfiere a un registro de desplazamiento 24 de 7 bits. Mientras el contador 23 de 6 bits se vuelve a poner en ix-19, se suprime o no tiene eficacia un impulso de reloj. ix es el valor de la señal binaria (0 ó 1), válido en el momento de la falta del impulso de reloj. El contenido del contador 23 de 6 bits, adoptado por el registro de desplazamiento 24 se complementa con otro bit - a saber, el bit de menor peso - que durante la carga se pone a 0. Esto permite usar una señal de reloj común para este y los siguientes registros de desplazamiento. La entrada en serie de datos SI del registro de desplazamiento 24 está conectada con la salida MSB, de forma que no es posible ningún desplazamiento a la derecha ("shift-right") aritmético con 10 bits.

El filtro pasabanda digital 5 está constituido por un filtro recursivo de segundo orden con la función Y(n) = 2 .X - 7/8 . Y(n-2) con una frecuencia de reloj de 228 kHz. Este filtro tiene una amplificación de 16 con 57 kHz. La señal de entrada del filtro se multiplica por 2, porque los últimos tres bits en el filtro se suprimen para la evaluación debido a los errores de redondeo. El filtro se compone de un sumador 25, de dos registros de desplazamiento 26, 27 que sirven de circuitos de retardo, de otro sumador 28, de una memoria 29 de 1 bit y de un inversor 30.

La memoria 29 de 1 bit se preajusta con el cuarto menor bit. En su entrada de datos se encuentra el quinto menor bit. Siguen seis impulsos de reloj, de modo que el bit de mayor peso se queda en la memoria 29 de 1 bit. El "error" de -1, que se produce al complementar, no se corrige aposta, porque de esta forma se suprime el problema del signo en valores Y=0. Y=0 tiene funcionalmente el peso +0,5, mientras que Y=-1 corresponde a -0,5. De esta forma, el 0 funcional coincide exactamente con el salto del bit de mayor peso, lo cual es ventajoso para la regulación de fase de 57 kHz.

En los dos registros de desplazamiento 26, 27 del filtro pasabanda 5, después de la regulación de fase están presentes unos valores medios de los dos componentes ortogonales de la señal de 57 kHz. Leyéndose con el sincronismo de 57 kHz, se pueden asignar unívocamente a las señales de datos de radio y, dado el caso, a las señales de radio de información sobre el tráfico. El bit de mayor peso (signo) de ambas magnitudes sirve para la regulación de fase y para el reconocimiento de radio de información sobre el tráfico. Del componente de la señal de 57 kHz que contiene la señal de datos de radio se utiliza un número de 5 bits para la desmodulación de datos de radio.

Al circuito 6 (figura 3) para el reconocimiento de señales de radio de información sobre el tráfico se suministran los dos componentes de la señal de 57 kHz en 34, 35. Se siguen transmitiendo a través de dos circuitos biestables D 36, 37; 38, 39, respectivamente, que se sincronizan con una señal de 4,75 kHz. Las señales de entrada y de salida de los circuitos biestables D 37, 39 se suministran respectivamente a un "circuito de exclusión O" 40, 41, respectivamente, que en caso de un cambio de signo emiten un impulso correspondiente. Los circuitos biestables 42, 43 son iniciados por dichos impulsos y reiniciados por una señal de reloj con una frecuencia de aprox. 0,6 kHz. Por ello y por el siguiente circuito NY 44 se reconoce si en dos periodos de 1,1875 kHz en al menos uno de las componentes no se ha producido ningún cambio de signo. En este caso, la presencia de señales de radio de información sobre el tráfico se considera probable. Por tanto, un integrador 45 de 5 bits, subsiguiente, se incrementa y, en caso contrario, se disminuye. El integrador está provisto de un bloqueo bilateral contra el desbordamiento. La magnitud de los incrementos y decrementos depende del sentido de contaje y del segundo mayor bit del integrador 45 según la siguiente tabla:

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Con un cambio estadístico de información sí/no, el integrador tiene tres posiciones estables, a saber, el centro y las dos posiciones finales de las que puede salir sólo en caso de la preponderancia clara de una información. Esta histéresis provoca una decisión rápida en caso de una buena señal y una gran inercia en caso de perturbaciones. El bit de mayor peso del contenido del integrador constituye la señal de salida y significa si se ha reconocido o no la presencia de señales de radio de información sobre el tráfico. Se puede tomar de una salida 46.

A la disposición de circuito, representada también en la figura 3, para la corrección de fase de 57 kHz, son suministrados por el filtro pasabanda digital 5 los bits de mayor peso de ambos componentes de la señal de 57 kHz y la señal de salida del circuito 6, a través de las entradas 47, 48, 49. Tras el enlace con la ayuda de un circuito O 50 y un circuito de exclusión O 51, las señales controlan a través de una entrada UP un contador de 5 bits compuesto por contadores de 1 bit, 52 a 56, que están conectados entre sí a través de salidas de desbordamiento y de subdesbordamiento. Respectivamente después de un desbordamiento o subdesbordamiento del contador completo, el contador de 5 bits se pone a la mitad de su intervalo de contaje. La magnitud de los incrementos o del intervalo de contaje puede ser variable para causar al principio una regulación rápida y durante un funcionamiento estacionario una mayor inercia. Para ello, con multiplexores 57, 58 se pueden desactivar los distintos contadores de 1 bit. A través de las entradas de los múltiplexores 57, 58, indicadas con flechas, se suministran señales de conmutación adecuadas.

Si la señal ARI suministrada en 49 adopta el valor 1, para el control se usa sólo un componente que entonces se convierte automáticamente en el componente RDS, ya que el bucle de regulación de fase gira la fase de tal forma que aquí como promedio se da 0. Esto corresponde a un paso cero de la señal portadora.

En caso de ARI=0, el O exclusivo de los dos componentes suministrados en 47 y 48 se utiliza para la regulación de fase en el sentido de un bucle de Costas. Mediante una inversión adecuada se garantiza que el mismo componente se convierta en el componente RDS, tal como en el caso ARI=1.

En las salidas 59, 60 del circuito 7 están disponibles entonces señales V57 y S57 para el control de la posición de fase de la portadora de 57 kHz. En el caso del valor 1, la señal V57 causa una variación de la fase y aparece brevemente en caso de un desbordamiento o subdesbordamiento del contador 56. La señal S57 constituye el signo, es decir, el sentido de la variación, y se compone del contenido correspondiente del contador 56. Las señales V57 y S57 hacen en el generador de 228 kHz (figura 7) que la frecuencia de reloj de 8,664 MHz se divida una vez por 37 o por 39 en lugar de por 38, como es habitual.

Para una buena regulación de fase de 1,1875 kHz y una buena desmodulación RDS se requiere, entre otras cosas, una valoración aproximadamente sinusoidal de los valores de muestreo RDS de 57 kHz - en particular, al mismo tiempo para dos fases distintas. Por tanto, en el desmodulador según la invención está previsto formar, en primer lugar, dos integrales de media onda desplazadas en 90º, para componer a partir de ello las funciones deseadas.

Puesto que una valoración diferente y escalonada de forma suficientemente fina de los valores de muestreo de 57 kHz precisaría una multiplicación, la valoración en el desmodulador según la invención se consigue mediante una diferente densidad temporal de los valores de muestreo utilizados para la integración. Esto es admisible, porque los valores cambian sólo poco en el filtro pasabanda de 57 kHz en pocos periodos de 57 kHz. Como mayor frecuencia de muestreo (mayor densidad de los valores de muestreo) se eligió 57 kHz. De esta forma, en comparación con una frecuencia de 114 kHz que también sería posible, se ahorra al menos un bit en los circuitos necesarios para esta operación.

Para ello, en el circuito 8, cuyos detalles están representados en la figura 4, respectivamente once valores de muestreo Y de una media onda de la señal de reloj de bit se suman formando una integral de media onda HWI, omitiéndose los cinco bits de menor peso de los distintos valores de muestreo Y. Para ello sirven un circuito Y 61, un sumador 62, otro circuito Y 64, que son controlados juntos por un circuito de control 63, y dos registros de desplazamiento de 8 bits 65, 66. Los valores de muestreo Y se suministran a una entrada 61' del circuito 8. Las integrales de medias ondas senoidales y cosenoidales SHWI y CHWI son formadas simultáneamente según el siguiente principio:

En un periodo de 4,75 kHz, un contador en el divisor de frecuencia 125 (figura 7) cuenta los periodos de 57 kHz, moviéndose la lectura del contador entre 0 y 11. Dos palabras de 8 bits (SHWI y CHWI) rotan en un registro de desplazamiento de 16 bits que está constituido por el registro de desplazamiento 65, 66 y cuya entrada permite la adición de los valores de muestreo de 5 bits, así como el borrado de los valores rotatorios (8 bits). Con la lectura de seis del contador en el divisor de frecuencia 125 (figura 7) no se produce un desplazamiento ni una adición, de modo que esta fase puede usarse para la variación de fase de 1,1875 kHz.

En el siguiente diagrama, rojo (r) significa una circulación de los datos en ocho bits. Con las lecturas de contador <3 y >8, es necesaria una rotación entre las adiciones. En la línea del diagrama, designada por s-c, se indica qué media onda (seno o coseno) se utiliza respectivamente para la adición. La línea "add" indica con una a, si tiene lugar una adición. En las líneas "sin" y "cos", un * indica para qué componente se produce la adición, mientras que en la línea "dump" se indica el momento en que para la integral de media onda correspondiente se toma el valor correspondiente. Entonces, se borra la memoria correspondiente en el registro de desplazamiento.

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De las integrales de media onda HWI obtenidas de esta forma se pueden omitir los tres bits de menor peso. Los errores de redondeo no han de corregirse aquí, porque en lo sucesivo se usan sólo las diferencias de las integrales de media onda HWI.

Para la realización de un divisor de frecuencia 125 (figura 7) resulta ventajosa una cadena de un divisor de frecuencia 1/3 y un divisor de frecuencia 1/4, porque de este modo se simplifica la generación del reloj. El divisor 1/3 divide, en caso de necesidad, (V1=1) una vez por dos o por cuatro en lugar de por tres.

En el circuito 9 (figura 1 y figura 4) se crea la diferencia de respectivamente dos integrales de media onda HWI sucesivas con un sincronismo de 4,75 kHz. Para ello, está previsto un registro de desplazamiento 71 de 5 bits, cuya salida está conectada, a través de un inversor 72, con un sumador 73. La señal HWI suministrada en 74 llega, por una parte, al registro de desplazamiento 71 y, por otra parte, al sumador 73. Una salida del sumador forma la salida 75 del circuito 9, en el que está presente una señal HWID(n) = HWI(n) - HWI(n-1). En los sumadores de este tipo que aumentan la cantidad de bits se debe garantizar que en el último impulso de reloj - en este caso, el sexto - estén presentes los bits de mayor peso de ambas señales de entrada en el sumador. En el circuito 9, esto se puede conseguir de tal forma que en la señal de reloj CHWID para el registro de desplazamiento 71 se suprima cada quinto impulso y, de esta manera, el bit de mayor peso se desplace sólo con el sexto impulso.

En el circuito 10 (figuras 1 y 4) se forman la suma y la diferencia de dos valores de señal HWID sucesivas, respectivamente. Esto se realiza con un sincronismo de 4,75 kHz con una precisión de 6 bits. A una entrada 76 se suministra la señal HWID que llega a un registro de desplazamiento 77, cuya salida está conectada directamente con un sumador 78, y con otro sumador 79 a través de un inversor 80. Como señal adicional, a los sumadores 78, 79 se suministra la señal HWID desde la entrada 76. Una salida 81 lleva la señal de suma ISS y una salida 82 lleva la señal de diferencia ISD, ambas con un ancho de bit de 6, ya que en este tipo de adiciones no se incrementa la cantidad de bits. Es que el nuevo bit de mayor peso originado es igual al segundo mayor bit y, por tanto, no se puede omitir.

En la señal de suma ISS, esto es aplicable exactamente, porque

ISS(n) = HWID(n)+HWID(n-1) = HWI(n)-HWI(n-2)

y los dos valores HWI presentan un ancho de sólo 5 bits. En el caso de la señal de diferencia ISD, sólo es posible exceder el espacio de 6 bits en caso de una fuerte modulación de amplitud (> 1,5 kHz) de Y, lo que, sin embargo, es poco probable debido a los anchos de banda previstos. Además, un error individual de este tipo solamente conduciría a un solo valor erróneo de la señal de calidad, lo cual es tolerable.

La señal ISS se conduce a través de la salida 81 del circuito 11 (figura 5) para reconocer el error de 180º. A través de la salida 82, la señal de diferencia ISD se suministra al circuito 12 (figura 5) para la derivación de una señal de calidad. Los dos circuitos están representados en la figura 5 y presentan, después de la entrada 85, 86, respectivamente un múltiplexor 87, 88 a continuación del cual se encuentra un registro de desplazamiento de 6 bits 89, 90. Con la ayuda de estos registros de desplazamiento se separa, entre otros, el bit MSB de mayor peso de las señales ISS e ISD y se suministra a un circuito 13 para la regulación de fase del sincronismo de 1,1875 kHz.

El circuito 13 (figura 5) se compone de un circuito de exclusión O 91, a continuación del cual se encuentra un contador ascendente/ descendente 92 de 5 bits que se sincroniza con una frecuencia de 2,375 kHz. En caso de un 1 en la salida del circuito de exclusión O 91, el contador cuenta de modo ascendente, y en caso contrario, de modo descendente. En el caso de un desbordamiento, la fase M12 = 6 se dobla una vez en el divisor de frecuencia 125 (figura 7), y después de un subdesbordamiento se suprime una vez. Al conectar y después de un desbordamiento o subdesbordamiento, el contenido del contador 92 se pone a la mitad. Para un transitorio más rápido de la fase, es posible poder controlar la magnitud o los incrementos como en el caso del circuito 7. Las salidas 93, 94 del circuito 13 llevan señales V1 y S1, causando la señal V1 una variación de la fase en un sentido determinado por S1. Las salidas 93, 94 están conectadas a las entradas 126, 127 del divisor de frecuencia 125 (figura 7).

Puesto que la regulación de fase del reloj de 1,875 kHz, causada con el circuito 13, permite un error de fase de 180º respecto al reloj de bit RDS real, se requiere una decisión con la ayuda de los datos (ISS) obtenidos con el reloj de 2,375 kHz. La suma de los importes absolutos de ISS es mayor en los datos válidos que en los datos erróneos intermedios.

Para ello, en el reloj de 2,375 kHz, se suman valores absolutos de la señal de suma ISS con signo alterno en un acumulador.

Al generar los valores absolutos en el reloj de 2,375 kHz, se produce un almacenamiento intermedio de los datos en el registro de desplazamiento 89 (figura 5), porque ya al principio de las adiciones se debe conocer el bit de mayor peso que constituye el signo. El registro de desplazamiento 89, en primer lugar, se carga con ISS. Entonces, el bit MSB de mayor peso se aplica, a través del multiplexor 87, en la entrada del registro de desplazamiento 89, y la adición puede comenzar. Los valores absolutos Abs(ISS) están presentes en la salida de un circuito de exclusión O 95. A otro circuito de exclusión O 96, además de los valores absolutos se suministra una señal T1K que es una señal rectangular de 1,1875 kHz y que causa la alternación. Antes de la adición, c0 se pone en MSB XOR T1K.

Como acumulador sirven un sumador 97 y un registro de desplazamiento 98 de 8 bits. El acumulador está provisto de un bloqueo bilateral contra el desbordamiento, de tal forma que para el contenido de acumulador E180 se usan nueve en lugar de ocho bits, siendo bloqueada en el cuadrante superior de su intervalo de contaje la adición, y en el cuadrante inferior la substracción. Para ello sirven dos circuitos de exclusión O 151, 152, un circuito NY 153, un circuito biestable 154 y un circuito Y 155.

El bit de mayor peso del contenido de acumulador E180 indica cuáles de los datos obtenidos con el sincronismo de 2,375 kHz (el bito de mayor peso de ISS) y de las señales de calidad son válidas, controlando de manera correspondiente un multiplexor 107 que conduce el bit de mayor peso de la señal ISS a la salida 16, directamente o con un retardo de medio periodo de reloj RDS, con la ayuda de un circuito biestable 108.

Para obtener la información de calidad, en el circuito 12, a partir de la señal de diferencia ISD suministrada en 86, con la ayuda del múltiplexor 88 y del registro de desplazamiento 90, así como de un circuito de exclusión O 99 se origina el valor absoluto Abs(ISD). Las demás partes del circuito 13 realizan la función MSB(Abs(ISS)-Abs(ISD)-2). Cada una de las magnitudes que llegan a sumarse tiene un error de -1, si ha pasado por un número impar de inversiones, es decir, -1 si ISS es negativo (MSB=1) y otros -1, si ISD es positivo. Por tanto, en lugar del 2 antes mencionado, es necesaria una substracción de (1-MSB(ISS)+MSB(ISD), lo que se realiza con la ayuda de un inversor 100, de un circuito Y 101, de un circuito de exclusión O 102, de un registro de desplazamiento 103 de 2 bits y de un sumador 104. Después de una inversión de la señal de salida del sumador 104 en 105, en otro sumador 106 se suma el valor absoluto de la señal de suma. Un circuito biestable 109 y un múltiplexor 110 sirven para corregir el error de fase de 180º. La señal de calidad QU se puede tomar de la salida 17.

La figura 6 muestra algunas señales de reloj selectas como diagramas de tiempo de tensión. En un periodo de 228 kHz, además de un impulso 0 (CZ), se requieren como máximo 14 impulsos de reloj, de modo que pueda realizarse una frecuencia de reloj de 4,332 MHz. Las señales de reloj CZ, CY y CY8 se repiten con una frecuencia de 228 kHz, la señal CHWI con una frecuencia de 114 kHz, como máximo, las señales de reloj CHWID y CISS con 4,75 kHz y las señales de reloj CABS y CE180 con 2,375 kHz.

La figura 7 representa un diagrama de bloque del generador de señales de reloj 18. Un oscilador 120 genera una frecuencia de 8,664 MHz, a partir de la cual por un divisor 121 se generan 228 kHz. El divisor de frecuencia 121 divide normalmente por 38, lo que, sin embargo, puede variarse en \pm1 mediante señales V57 y S57 en entradas 122 y 123.

La frecuencia de 228 kHz es dividida por cuatro en otro divisor de frecuencia 124, resultando la frecuencia de la subportadora de 57 kHz. A continuación, se encuentra un divisor de frecuencia 125, cuya relación de división puede incrementarse o reducirse en uno partiendo del valor normal 12, a través de las entradas 126, 127, con la ayuda de señales V1 y S1.

Otros tres divisores de frecuencia 128 a 130 generan a partir de la frecuencia de partida de 4,75 kHz del divisor de frecuencia 125, frecuencias de 2,375 kHz, de 1,1875 kHz y de aprox. 0,6 kHz. Las señales de partida de los divisores de frecuencia 121, 124, 125 y 128 se suministran a un circuito lógico 131, en cuyas salidas se pueden tomar las distintas señales de reloj. Además, las señales designadas por sus frecuencias en la figura 7, sirven también de señales de reloj.

En el ejemplo de realización representado en la figura 8, la señal de datos de radio de frecuencia de la portadora, limitada en amplitud y filtrada a partir de la señal múltiplex, se suministra a una entrada 140 y se muestrea con la ayuda de un circuito biestable 141 con un sincronismo de 8,664 MHz. Dos circuitos Y 142, 143 se excitan con una señal de 114 kHz suministrada, en forma de meandro, siendo controlado el circuito Y 142 con la ayuda de un inversor 144, de forma contraria al circuito Y 143.

Las salidas de los circuitos Y 142, 143 están conectadas con entradas "count-enable" de dos contadores ascendentes/ descendentes 145, 146, de modo que éstos cuenten alternando los unos (o los ceros) de la señal de entrada. A los contadores se suministra una frecuencia de reloj de 8,664 MHz. Además, los contadores 145, 156 son controlados en cuanto a su sentido de contaje, por una señal de 57 kHz en forma de meandro, suministrada. Las salidas de los contadores están conectadas con entradas de un microprocesador 147.

Los contadores 145, 146 contienen alternadamente respectivamente 38 impulsos de reloj de la señal de reloj de 8,664 MHz, de forma sincrónica con la trama de 57 kHz. En las fases inactivas, mientras no cuente el otro contador, los contadores son evaluados al sincronismo de 57 kHz y se reponen.

En total, resulta la siguiente secuencia temporal, significando n un número de orden para un periodo de reloj de 114 kHz:

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De este modo, no se necesitan mecanismos de adición para formar las diferencias.

La figura 9 muestra una disposición de circuito similar a la disposición de circuito según la figura 8, ejerciendo los componentes provistos de las mismas referencias la misma función. La disposición de circuito según la figura 9, sin embargo, generalmente, no está prevista para un microprocesador, pudiendo usarse, por ejemplo, en lugar de los circuitos 4 y 5 en un desmodulador según la figura 1. Entonces, a la entrada 140 se suministra la señal de salida del limitador 3 (figura 1), mientras que a las salidas 148, 149 (figura 9) se suministra respectivamente el bit de mayor peso de las señales leídas de los contadores 145, 146 con el sincronismo de 57 kHz, a los circuitos 6 y 7 (figura 1). Un valor del ancho de 6 bits, leído del contador 146, es conducido desde la salida 150 al circuito 8 (figura 1).

La función del filtro pasabanda digital 5 se realiza en el circuito según la figura 9 de tal forma que los contadores 145, 146 se ponen, respectivamente después de la lectura de su contenido, a la mitad de dicho contenido. Esto puede realizarse de manera sencilla mediante una función de desplazamiento ("shift") que está prevista frecuentemente en los componentes de contadores, aunque no está representada en detalle en la figura 9. La función de desplazamiento ("shift") es necesaria de todas formas, como mínimo en el canal RDS, para la lectura serial.

Claims (11)

1. Procedimiento de desmodulación para señales de datos de radio, cuya transmisión se realiza mediante modulación por desplazamiento de fase de una subportadora suprimida, siendo conducida una señal de frecuencia de la subportadora, que contiene una señal múltiplex, a través de un filtro pasabanda y de un limitador de amplitud, caracterizado porque la señal de frecuencia de la portadora, limitada en amplitud, se muestrea con una frecuencia de muestreo que es un múltiplo de la frecuencia de la subportadora, porque los valores de muestreo se suman durante una parte predefinida respectivamente de un periodo de la subportadora y porque los valores de muestreo sumados se suministran a un circuito de procesamiento digital de señales.

2. Desmodulador para señales de datos de radio con medios para realizar los pasos del procedimiento según la reivindicación 1.

3. Desmodulador según la reivindicación 2, caracterizado porque el circuito de procesamiento digital de señales (5 a 13) presenta en el lado de la entrada un filtro pasabanda digital (5) con una frecuencia central que corresponde a la frecuencia de la subportadora.

4. Desmodulador según una de las reivindicaciones precedentes 2 a 4, caracterizado porque la parte predefinida es un cuarto.

5. Desmodulador según la reivindicación 3, caracterizado porque el circuito de procesamiento digital de señales (5 a 13) comprende, además, un circuito (8) para la integración de la señal de salida del filtro pasabanda digital respectivamente a través de una media onda de la señal de reloj de bit, circuitos (9, 10) para calcular las diferencias de dos integrales sucesivas y de la suma de las diferencias, y porque a partir de la suma de las diferencias se generan la señal de salida desmodulada y una señal de corrección de fases de conmutación.

6. Desmodulador según la reivindicación 5, caracterizado porque a partir de las diferencias de dos integrales sucesivas se genera una diferencia, y a partir de la diferencia de las diferencias se genera una señal de calidad.

7. Desmodulador según la reivindicación 5, caracterizado porque el filtro pasabanda digital (5) genera dos señales de partida ortogonales, cuyos bits de mayor peso pueden suministrarse a un circuito (6) para reconocer la existencia de señales de radio de servicio de información sobre el tráfico y a un circuito de regulación de fase para generar una subportadora regenerada.

8. Desmodulador según la reivindicación 6, caracterizado porque a partir de los bits de mayor peso de la suma de las diferencias y de la diferencia de las diferencias se generan señales para la regulación de la fase de una señal de reloj de datos de radio regenerada.

9. Desmodulador según la reivindicación 2, caracterizado porque para sumar los valores de muestreo están previstos dos contadores ascendentes/ descendentes (145, 146) que se sincronizan con el múltiplo de la frecuencia de la subportadora, pudiendo suministrarse los valores de muestreo, respectivamente durante la duración de un cuarto de periodo de la subportadora, alternando a una entrada de control (count-enable) de un contador ascendente/ descendente (145, 146), y porque los contadores ascendentes / descendentes (145, 146) cuentan de forma ascendente respectivamente durante medio periodo de la subportadora y de forma descendente durante otro medio periodo de la subportadora, transmitiéndose respectivamente al final de un periodo la lectura del contador a un circuito para el procesamiento de señales.

10. Desmodulador según la reivindicación 9, caracterizado porque el circuito para el procesamiento es un microprocesador (148) en el que se puede ejecutar un programa para la siguiente evaluación de las señales suministradas.

11. Desmodulador según una de las reivindicaciones 9 ó 10, caracterizado porque, después de la transmisión de la lectura del contador, el contador ascendente/ descendente (145, 146) correspondiente se ajusta a una fracción predefinida, preferentemente a la mitad de la lectura de contador transmitida.