ES2249690T3 - Circuito para desplazar la fase de reloj sin pasos de forma programable. - Google Patents

Abstract

Un circuito para desplazamiento de fase programable sin pasos de reloj, que comprende: - un divisor (DIVISOR) que recibe una referencia de reloj (CK_REF) y que genera dos fases de reloj desplazadas en 90o (CK_0, CK_90); y - un interpolador (INTERPOLADOR) que recibe las mencionadas dos fases de reloj desplazadas en 90o (CK_0, CK_90), y dos coeficientes (SEN_Ö, COS_Ö), y que suministra una señal de reloj de fase programable (CK_REF_Ö), el cual tiene un desplazamiento de fase con respecto a la mencionada referencia de reloj (CK_REF) que depende solamente de los mencionados dos coeficientes (SEN_Ö, COS_Ö); y caracterizado porque el mencionado divisor (DIVISOR) comprende: - un circuito de retardo (DEL) que recibe la mencionada referencia del reloj (CK_REF) y que suministra una señal de reloj retardado (CK_DEL); - un sumador (S1) y un restador (S2) de la mencionada referencia del reloj (CK_REF) y la mencionada señal de reloj retardada (CK_DEL), suministrando en la salida las mencionadas dos fasesde reloj desplazadas en 90o (CK_0, CK_90).

Description

Circuito para desplazar la fase de reloj sin pasos de forma programable.

La presente invención está relacionada con un circuito para desplazar la fase de reloj sin pasos de forma programable.

En muchas aplicaciones electrónicas, por ejemplo en los dispositivos CDR (unidad de recuperación de reloj), se precisa el poder generar una señal de reloj con un desplazamiento de fase programable con respecto al reloj de referencia.

En distintas situaciones, cuando se transfieren datos entre los diferentes chips, placas o dispositivos, el reloj asociado no se distribuye usualmente. La razón principal es la reducción del número de patillas y para ahorrar energía eléctrica. En el extremo de recepción surge el problema de recuperación del reloj asociado, con el fin de muestrear y procesar el flujo de datos entrante. La operación de alineación de la fase no puede evitarse con frecuencia también cuando se distribuye la señal del reloj asociado junto con la señal de datos.

Es posible diseñar un circuito de recuperación de datos que trabaje sin un reloj de referencia bajo suposiciones precisas en el patrón de datos y en el rango de sintonía del VCO local. Puesto que estas hipótesis no se cumplen con frecuencia en las aplicaciones, las soluciones conocidas precisan principalmente de una frecuencia de reloj de referencia dentro de un rango tolerado bien definido.

Se encuentra ya disponibles una serie de técnicas conocidas para generar una señal de reloj con un desplazamiento de fase programable, es decir unos bucles sincronizados en fase de retardo (DLL), bucles sincronizados en fase (PLL), líneas de retardo de bucle abierto, alineadores de fase digitales (DPA).

Las soluciones basadas en el dispositivo PLL requieren una energía eléctrica considerable y la correspondiente superficie para el chip, no siendo capaces en general de alcanzar una densidad de transición de datos de amplio rango o secuencias largas CID (dígitos idénticos continuos), según se precisa frecuentemente por las aplicaciones. Con frecuencia se utiliza un PLL para generar N fases del reloj de referencia. Se distribuyen en su totalidad en cada macro de recepción en las cuales se selecciona una con el fin de muestrear los datos de entrada. Esta solución requiere una gran cantidad de superficie para el cableado. Además de ello, el ruido de conmutación, las variaciones de la diferencia de fase entre las multifases del reloj y la distorsión del ciclo de trabajo, llegan a ser un tema desafiante que cubre un gran recorrido; además de ello, la distancia mínima en grados entre dos fases adyacentes está limitada por la tecnología utilizada para el chip.

En otros esquemas propuestos se utiliza un PLL para generar una fase de reloj filtrada, la cual se distribuye después a todas las macros de recepción. Se generan localmente todas las fases por los medios de un DLL. El consumo de energía eléctrica y la superficie de ocupación siguen siendo un tema principal a resolver. También en estos casos, la distancia mínima en grados entre dos fases adyacentes está limitada por la tecnología.

Los casos en los que se genera un reloj multifase por los medios de una línea de retardo de bucle abierto son también conocidos. En estos esquemas es un tema importante el consumo de energía eléctrica (todas las fases se generan también si no se utilizan). Adicionalmente el algoritmo global es complicado porque las fases no cubren los 360º, y la separación de fases depende y está limitada por un sistema PTV (proceso, temperatura y alimentación eléctrica).

Las soluciones que retardan los datos (alineadores de fase digitales, DPA) son también conocidas. El inconveniente principal es que se supone que la longitud de la cadena de retardo cubre la amplitud de la tolerancia de las inestabilidades de fase y no solo del periodo del reloj, lo que da lugar a cadenas de retardo más largas. Adicionalmente, una arquitectura que retarde los datos precisa de la disponibilidad local de la frecuencia exacta de reloj del trans-
misor.

En el documento US-5594759 y DE-4238543-C1 se exponen circuitos de recuperación del reloj, los cuales incluyen un generador de referencia del reloj local y un módulo de 90 grados, para crear una referencia local desplazada de 90 grados. Cada circuito de recuperación de reloj incluye dos recorridos de recuperación en paralelo. Un recorrido se utiliza para mezclar la señal de datos entrante con la referencia de reloj local, y el otro recorrido de recuperación del reloj se utiliza para mezclar la señal de datos entrante con la referencia local de 90 grados. Posteriormente se ejecuta el ajuste de amplitud y fase.

En consecuencia y a la vista de las soluciones conocidas, que no son eficientes en forma suficiente, es un objeto principal de la presente invención el proporcionar un circuito para el desplazamiento de fase del reloj sin pasos de forma programable para resolver todos los problemas antes mencionados.

La idea básica de la presente invención es proporcionar un desplazador de fase de reloj sin pasos de forma programable, que consiste en un divisor que genera señales de reloj desplazadas de 0º a 90º a partir de un reloj de referencia, y un interpolador de estas dos fases, que proporciona en la salida la fase del reloj preajustada deseada.

Este y otros objetos adicionales se consiguen por los medios de un método y un circuito según se describen en las reivindicaciones adjuntas, las cuales se consideran como parte integral de la presente invención.

La invención llegará estar clara totalmente a partir de la siguiente descripción detallada, que se proporciona a modo de un sencillo ejemplo y como ejemplo limitante, para ser leída con referencia a las figuras de los dibujos adjuntos, en donde:

la figura 1 muestra un diagrama de bloques del circuito de acuerdo con la invención.

Tal como se muestra en la figura 1, la solución consiste en dos bloques en serie, un divisor (DIVISOR), y un interpolador (INTERPOLADOR): el divisor recibe un reloj CL_REF y genera dos fases de reloj, desplazadas en 90º; el interpolador utiliza estas dos fases del reloj y dos coeficientes SEN_\Phi, y genera un reloj, el cual tiene una fase que depende solamente de los coeficientes de entrada.

Se expone a continuación una descripción detallada de los dos bloques.

Divisor. El reloj de entrada CK_REF se suma (en el sumador S1) y se resta (en el restador S2) con un reloj retardado CL_DEL suministrado por un circuito de retardo DEL. Es posible mostrar analítica o gráficamente que los dos relojes en las salidas de S1 y S2 están desplazados con una fase de 90º por construcción, independientemente del valor del retardo \Delta tan pronto como se cumpla la siguiente condición en el retardo:

\Delta \neq \pi + K\pi,

\hskip1cm

k = \{0, \pm1, \pm2,...\}

Esto significa que el producto vectorial del reloj de entrada CK_REF y el reloj retardado CK_DEL no deberá ser igual a cero. En las aplicaciones esta condición se cumple fácilmente.

Típicamente el valor de \Delta es 90º \pm50%.

Cuando el reloj de entrada CK_REF y el reloj retardado CK_DEL son ortogonales, que significa que están desplazados exactamente 90º entre sí, las amplitudes de salida de S1 y S2 son iguales. En los demás casos, los operadores cuadráticos SQ1 y SQ2 se encargan de dar salida a dos relojes CL_90 y CK_0 con la misma amplitud de acuerdo con las técnicas conocidas. Esto se consigue mediante los dos operadores cuadráticos, incluyendo cada uno por ejemplo dos bloques. El primer bloque convierte una forma de onda sinusoidal en una forma de onda cuadrada que tiene amplitudes entre dos valores predefinidos; con referencia al primer bloque de SQ1, cuando el valor de S1 es mayor que cero, la salida del primer bloque asume un primer valor predefinido (mayor que cero, por ejemplo +5 voltios), mientras que cuando el valor de S1 es menor que cero, la salida sume un segundo valor predefinido (menor que cero, por ejemplo -5 voltios). Lo mismo se aplica al primer bloque de SQ2, convirtiendo S2 en una forma de onda cuadrada. Las amplitudes de las formas de onda cuadrada son las mismas que si los mismos valores predefinidos se seleccionaran para los primeros bloques de SQ1 y SQ2. Los segundos bloques de los operadores cuadráticos SQ1 y SQ2 son filtros pasabajos (por ejemplo un filtro RC) con el propósito de filtrar las formas de onda cuadrada del primer bloque, y eliminando los armónicos superiores, con el fin conseguir que las formas de onda sinusoidal CK_90 y CK_0 respectivamente tengan las mismas amplitudes, porque las formas de onda cuadrada tienen las mismas amplitudes y porque se utiliza el mismo filtro para los segundos bloques de los dos operadores cuadráticos. En la práctica de la implementación del circuito, los dos operadores cuadráticos están presentes para asegurar la uniformidad de la amplitud de salida.

Interpolador. Este bloque recibe los dos relojes CK_90 y CK_0 desfasados en 90º del divisor y proporciona un reloj con una fase que es programable mediante el ajuste de dos coeficientes de entrada apropiados.

El principio operativo se basa en la siguiente relación trigonométrica:

sen \ (\omega t + \Phi) = sen \ (\omega t) \ cos \ \Phi + cos \ (\omega t) \sen \ \Phi

Mediante la suma las dos fases de reloj desfasadas en 90º, sen (\omegat) y cos (\omegat) con los coeficientes apropiados, cos \Phi y sen \Phi, es posible obtener cualquier versión retardada de sen (\omegat + \Phi) del reloj de referencia de entrada sen (\omegat).

En el circuito, los dos relojes desfasados en 90º, CK_90 y CK_0, se envían a las respectivas entradas de dos multiplicadores M1 y M2; la segunda entrada de M1 se suministra con un primer coeficiente SEN_\Phi, y la segunda entrada de M2 con un segundo coeficiente COS_\Phi.

Las salidas de M1 y M2 se suministran a las entradas de un sumador S3, el cual proporciona en la salida la referencia de reloj deseada CL_REF_\Phi con la diferencia de fase preajustada \Phi con respecto al reloj de entrada CK_REF.

Los dos coeficientes SEN_\Phi y COS_\Phi se seleccionan de cualquier forma que se desee. Por ejemplo, pueden proceder de una tabla de memoria TAB direccionada debidamente, de acuerdo con el desfase deseado \Phi, que puede ser cualquiera.

Las ventajas de la presente invención son evidentes.

El ángulo mínimo entre dos fases adyacentes no depende de la tecnología ni de la temperatura ni de la alimentación eléctrica. La resolución puede ser seleccionada en la forma tan alta como se desee (desplazador de fase del reloj sin pasos).

La solución es el bucle abierto, por lo que no requiere un diseño cuidadoso del bucle con el fin de garantizar su estabilidad. Al utilizar en los CDR, no tiene que definirse la transición mínima de datos.

La implementación de un chip monolítico, por ejemplo la tecnología VLSI, tiene la ventaja del bajo consumo de energía y precisándose de una baja superficie de ocupación. No se tiene que implementar ningún filtro.

No se describirán los detalles adicionales de la implementación, ya que el técnico especializado en el arte es capaz de llevar a cabo la invención comenzando desde lo expuesto de la anterior descripción.

Para los técnicos especializados en el arte llegaran a ser evidentes muchos cambios, modificaciones, variaciones y otros usos y aplicaciones de la invención presente después de considerar la memoria técnica y los dibujos adjuntos que exponen las realizaciones específicas de la misma.

Claims (5)

1. Un circuito para desplazamiento de fase programable sin pasos de reloj, que comprende:

-

un divisor (DIVISOR) que recibe una referencia de reloj (CK_REF) y que genera dos fases de reloj desplazadas en 90º (CK_0, CK_90); y

-

un interpolador (INTERPOLADOR) que recibe las mencionadas dos fases de reloj desplazadas en 90º (CK_0, CK_90), y dos coeficientes (SEN_\Phi, COS_\Phi), y que suministra una señal de reloj de fase programable (CK_REF_\Phi), el cual tiene un desplazamiento de fase con respecto a la mencionada referencia de reloj (CK_REF) que depende solamente de los mencionados dos coeficientes (SEN_\Phi, COS_\Phi); y

caracterizado porque el mencionado divisor (DIVISOR) comprende:

-

un circuito de retardo (DEL) que recibe la mencionada referencia del reloj (CK_REF) y que suministra una señal de reloj retardado (CK_DEL);

-

un sumador (S1) y un restador (S2) de la mencionada referencia del reloj (CK_REF) y la mencionada señal de reloj retardada (CK_DEL), suministrando en la salida las mencionadas dos fases de reloj desplazadas en 90º (CK_0, CK_90).

2. Un circuito de acuerdo con la reivindicación 1, caracterizado porque el retardo (\Delta) introducido por el mencionado circuito de retardo (DEL) es típicamente de \Delta = 90º \pm50%, y siendo

\Delta \neq \pi + K\pi,

\hskip1cm

k = \{0, \pm1, \pm2,...\}

3. Un circuito de acuerdo con la reivindicación 1, caracterizado porque el mencionado interpolador (INTERPOLADOR) comprende:

-

un primer y segundo multiplicadores (M1, M2) que reciben respectivamente una de las mencionadas dos fases de reloj desplazadas en 90º (CK_0, CK_90) y un primer y segundo coeficientes (SEN_\Phi, COS_\Phi);

-

un sumador (S3) que recibe las salidas de los mencionados primer y segundo multiplicadores (M1, M2) y que suministra la mencionada señal de reloj de fase programable (CK_REF_\Phi).

4. Un circuito de acuerdo con la reivindicación 3, caracterizado porque el mencionado primer y segundo coeficientes (SEN_\Phi, COS_\Phi) tienen un valor respectivamente de sen \Phi y cos \Phi, tal que se cumple la siguiente relación:

sen \ (\omega t + \Phi) = sen \ (\omega t) \ cos \ \Phi + cos \ (\omega t) \ sen \ \Phi

en donde \Phi es la mencionada fase programable del reloj de fase programable (CK_REF_\Phi);

sen (\omegat + \Phi) es la frecuencia del mencionado reloj de fase programable (CK_REF_\Phi);

sen (\omegat) y cos (\omegat) son las frecuencias de las mencionadas dos fases de reloj desplazadas en 90º (CK_0, CK_90).

5. Un circuito de acuerdo con las reivindicaciones 3 ó 4, caracterizado porque los mencionados primer y segundo coeficiente (SEN_\Phi, COS_\Phi) se seleccionan a partir de una tabla de memoria (TAB), direccionada de acuerdo con la fase programable deseada (\Phi).