ES2286010T3 - Protocolo de comunicacion entre un dispositivo de comunicacion y un accesorio externo. - Google Patents
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Abstract
1. Un procedimiento para comunicar datos de voz así como de control entre un dispositivo (100) de comunicaciones portátil y un accesorio externo (102) sobre un bus (101) de datos, comprendiendo el procedimiento los pasos de: formatear (106, 116) una secuencia de bits en una secuencia repetitiva de primeros intervalos de tiempo y de segundos intervalos de tiempo;, proporcionar (106, 116) un primer bit de cada uno de los citados segundos intervalos de tiempo con un bit de reloj que se alterna entre un valor alto y un valor bajo como entre los segundos intervalos de tiempo consecutivos, transmitir (106, 116) los citados datos de voz en el citado primer intervalo de tiempo, y transmitir (106, 116) los citados datos de control en el citado segundo intervalo de tiempo.
Description
Protocolo de comunicación entre un dispositivo
de comunicación y un accesorio externo.
La presente invención se refiere a protocolos de
comunicaciones digitales. Más en particular, la presente invención
se refiere a un protocolo de comunicaciones novedoso y mejorado
entre un dispositivo de comunicaciones, tal como un teléfono
inalámbrico portátil y un accesorio externo tal como un kit de manos
libres.
En la técnica de los procesos digitales de
audio, un codificador/descodificador (CODEC) de banda de audio es
utilizado típicamente para convertir señales analógicas de audio en
señales digitales codificadas, y viceversa. Por ejemplo, el CODEC
puede recibir la salida analógica de un micrófono y convertir la
señal analógica de audio generada por el micrófono en una señal de
audio digital codificada de Modulación por Impulsos Codificados
(PCM) para realizar un proceso de señal digital adicional en un
procesador de señales digitales (DSP). Además, el CODEC puede
recibir una señal de audio digital codificada de PCM del DSP y
convertirla en una señal de audio analógica para ser utilizada por
un altavoz de audio. Por supuesto, el CODEC puede utilizar técnicas
de codificación digital adicionales como son conocidas en la
técnica, tales como ley A, ley \mu o similares, o meramente puede
utilizar cualesquiera otras técnicas de codificación lineales y no
lineales.
Un radioteléfono portátil típico que tiene un
CODEC interno puede estar en interfaz con uno o más accesorios
externos. Por ejemplo, el usuario de un radioteléfono portátil puede
desear utilizar su radioteléfono portátil en su coche mientras
conduce, y por lo tanto realizar la interfaz con el mismo por medio
de un altavoz de manos libres, un reforzador de potencia y/o un
marcador operado por voz o un sistema de reconocimiento de voz. El
altavoz de teléfonos de manos libres (o kit de manos libres) permite
que el usuario realice llamadas de teléfono a través de un altavoz
externo y un micrófono, sin tener que sujetar el radioteléfono,
quedando libres las manos del usuario para que conduzca el coche.
El reforzador de potencia acopla la señal de radiofrecuencia (RF) a
y desde la propia antena del radioteléfono portátil, amplificando la
señal de RF para la trasmisión y la recepción con potencias
superiores, que son deseables cuando se funciona con la batería de
un coche. Un marcador por voz responde a las órdenes verbales del
usuario. Por ejemplo, marcando desde un conjunto de números de
teléfonos preprogramados de acuerdo con las órdenes de voz, marcando
dígitos individuales uno a uno, o cambiando el modo operativo del
radioteléfono. Estos accesorios a menudo se utilizan al mismo tiempo
como parte de un kit adaptador para
coche.
coche.
El documento US 5.333.176 describe un adaptador
de interfaz para utilizarse con un teléfono celular, para
proporcionar funciones de altavoz de teléfono, energizar el teléfono
y recargar la batería.
Un circuito de interfaz típico entre un
radioteléfono portátil y un kit externo para coche se proporciona
en la patente norteamericana 6.081.724, titulada "Dispositivo
portátil de comunicaciones y sistema de accesorios", presentada
el 31 de enero de 1996, transferida al cesionario de la presente
invención. La patente que se acaba de mencionar muestra un
dispositivo portátil de comunicaciones y un sistema de accesorios
que permite que se comuniquen órdenes por voz así como órdenes de
control entre un dispositivo portátil de comunicaciones y
accesorios externos en una única interfaz digital flexible. Cuando
el dispositivo portátil de comunicaciones está en interfaz con los
accesorios externos, tales como un reforzador de potencia y un kit
de manos libres, un microprocesador configura el bus serie de
comunicaciones para que pase las órdenes de datos digitales de voz
así como las órdenes digitales de control a y desde el reforzador de
potencia externo y el kit de manos libres. El kit de manos libres
externo contiene su propio CODEC auxiliar para codificar señales
analógicas de voz y descodificar los datos digitales de voz. Cuando
el dispositivo portátil de comunicaciones no está en interfaz con
los accesorios externos, el microprocesador configura el bus serie
de comunicaciones para que pase los datos digitales de voz a y
desde un CODEC interno para utilizarse con el propio micrófono y
altavoz del dispositivo portátil
Sin embargo, se mantiene la necesidad de un
procedimiento y aparato que implemente un protocolo de
comunicaciones entre un dispositivo inalámbrico portátil de
comunicaciones, tal como un teléfono inalámbrico portátil, y un
accesorio externo, tal como un kit de manos libres.
La presente invención proporciona un
procedimiento novedoso y mejorado para comunicar voz así como datos
de control, un dispositivo portátil de comunicaciones (tal como un
teléfono celular), un accesorio externo (tal como un kit de manos
libres) y un sistema como se establece en las reivindicaciones 1, 8,
15 y 23, respectivamente. Se muestran realizaciones preferentes en
las reivindicaciones dependientes. El dispositivo de comunicaciones
puede ser un teléfono celular. El dispositivo de comunicaciones de
realizaciones preferentes comprende un microprocesador, un
vocodificador acoplado al microprocesador, registradores de lectura
y escritura acoplados al microprocesador, y un multiplexor acoplado
al vocodificador así como al registro de escritura. El dispositivo
de comunicaciones se comunica sobre un bus de datos con un accesorio
externo. El accesorio externo preferiblemente incluye un procesador
de señales digitales y un CODEC.
El aparato de la presente invención ejecuta el
procedimiento que también se denomina en la presente memoria
descriptiva como protocolo de comunicaciones. El procedimiento o
protocolo es para la comunicación de voz así como de datos de
control entre un dispositivo de comunicaciones y un accesorio
externo sobre un bus de datos. El procedimiento incluye formatear
una secuencia de bits en una secuencia repetitiva de primeros
intervalos de tiempo y de segundos intervalos de tiempo, transmitir
los datos de voz en el primer intervalo de tiempo y transmitir los
datos de control en el segundo intervalo de tiempo. De manera
notable, un primer bit de cada uno de los segundos intervalos de
tiempo comprende un bit de reloj que alterna entre un valor alto y
un valor bajo (por ejemplo, un "1" o un "0") como entre
segundos intervalos de tiempo consecutivos. Esto permite que el
extremo de recepción (es decir, ya sea el microprocesador en el
dispositivo de comunicaciones o el procesador de señales digitales
en el accesorio externo) distinga entre bytes consecutivos de
datos.
La secuencia de los segundos intervalos de
tiempo comprende N + 1 bytes. Un byte inicial de los N + 1 bytes
comprende además una secuencia de sincronización de bits. Un segundo
de los N + 1 bytes incluye bits de modo para definir el significado
del resto de los N + 1 bytes (por ejemplo, bits de datos).
Preferiblemente, N es un número entero impar de manera que todas
las órdenes e información de control se expresan como un número par
de bytes de control. De esta manera, cuando se combina con el diseño
alternativo de bit de reloj, esto asegura que el byte inicial
siempre se inicia con el mismo bit de reloj.
El bit de reloj de un último byte de los N + 1
bytes es de una polaridad opuesta a la del bit de reloj del byte
inicial de los N + 1 bytes. Esto permite que el fin de recepción
distinga entre órdenes consecutivas que pueden estar repartidas en
dos o más bytes de control, entremezclados con datos de voz. El
procedimiento incluye además establecer un segundo bit de cada uno
de los N + 1 bytes respectivos tercero y de orden superior con una
polaridad opuesta a la del bit de reloj de cada uno de los N + 1
bytes respectivos tercero y de orden superior. Este impide que el
fin de recepción confunda un byte de control que contiene datos con
un byte de control que contiene la sincronización de la secuencia
de bits.
Las características, objetivos y ventajas de la
presente invención serán más evidentes a partir de la descripción
detallada establecida más abajo cuando se toma en conjunto con los
dibujos, en los que los mismos caracteres de referencia identifican
de manera correspondiente y en los cuales:
la figura 1 es un diagrama de bloques
funcionales del aparato de la presente invención; y
la figura 2 es un diagrama de tiempos de una
realización ejemplar de la presente invención.
La figura 1 ilustra un diagrama de bloques
funcionales del aparato de la presente invención. Las porciones
seleccionadas de un dispositivo 100 de comunicaciones, tal como un
teléfono celular portátil, teléfono PCS, PDA o similar se muestran
en interfaz con un accesorio externo 102 sobre un bus 101 de datos.
En la realización actualmente preferente, el bus 101 de datos es un
bus serie síncrono dúplex completo con velocidades de datos
ejemplares de 128 kilo bits por segundo (Kbps). El bus 101 de datos
transporta datos Modulados por Impulsos Codificados (PCM) desde el
dispositivo 100 de comunicaciones al accesorio externo 102, y desde
el accesorio externo 102 al dispositivo 100 de comunicaciones.
En la realización actualmente preferente, los
elementos funcionales de bloque mostrados como parte del dispositivo
100 de comunicaciones (es decir, microprocesador 106, registro de
lectura 104, registro de escritura 112, codificador 108,
descodificador 110 y multiplexor (MUX) 114) están todos implantados
en un único Circuito Integrado Específico de Aplicación (ASIC). Al
combinar todos estos bloques funcionales en un único ASIC se
obtienen varias ventajas que son bien conocidas en la técnica,
incluyendo consumo reducido de energía, tamaño reducido y coste
disminuido. Sin embargo, la presente invención contempla que algunos
o todos estos bloques funcionales puedan estar implantados en
dispositivos físicamente separados, o puedan estar agrupados como
se desee. La implantación actual de estos bloques funcionales es un
problema de elección de diseño sobre la base de la aplicación
específica, sin separarse de la presente invención. De manera
similar, los elementos de bloque funcional mostrados como parte de
un accesorio externo 102 se pueden implantar como un único ASIC, o
en elementos físicamente separados sin separarse de la presente
invención.
El formato preferente actualmente del bus 101 de
datos incluye una secuencia repetitiva de dos intervalos de tiempo
de 8 bits, 8 KHz. En otras palabras, el tren de datos de 128 Kbps
se puede ver como dos bloques de muestras de 8 bits, a una
velocidad de 8 kilo muestras por segundo. El primero de los dos
bloques de 8 bits se utiliza para trasmitir muestras de datos.
Preferiblemente, las muestras de datos están con compresión -
expansión. En una aplicación de voz ejemplar, las muestras de datos
preferiblemente están con compresión - expansión como una ley \mu
o ley A de 8 bits. Se entiende que se pueden utilizar otros
esquemas de comprensión, como es conocido en la técnica, o que los
datos pueden ser meramente lineales (sin compresión - expansión).
El segundo de los dos bloques de 8 bits se utiliza para transmitir
órdenes de control. Estas órdenes de control pueden ser para varios
modos de operación, incluyendo reconocimiento de voz, cancelación de
eco acústico, control automático de ganancia, y otros.
Como se puede ver en la figura 1, hay dos
trayectos de datos a través de los cuales el microprocesador 106
puede emitir una orden de control al accesorio externo 102 sobre el
bus 101 de datos. El primer trayecto empieza cuando el
microprocesador 106 genera un byte de control de 8 bits que a
continuación pasa al descodificador 110. Conjuntamente, el
descodificador 110 y el codificador 108 forman un
codificador/descodificador de voz (vocodificador), tal como el que
se describe en la patente norteamericana 5.414.796, titulada
"Vocodificador de Velocidad Variable", presentada el 9 de mayo
de 1995, transferida al cesionario de la presente invención. El
descodificador 110 combina este byte de control de 8 bits desde el
microprocesador 106 con un byte de 8 bits de datos de voz con
compresión - expansión, y transmite los bytes combinados de 8 bits
(un total de 16 bits) por el MUX 114 sobre el bus 101 de datos al
accesorio externo 102. Cuando se utiliza este primer trayecto, el
microprocesador 106 configura el MUX114 para que pase la salida del
descodificador 110 sobre el bus 101 de datos. El primer trayecto es
útil, por ejemplo, para que el microprocesador 106 envíe datos de
control en el modo de cancelación de eco acústico cuando el
descodificador 110 se encuentra "conectado" (es decir,
energizado y procesando activamente muestras de
voz).
voz).
El segundo trayecto empieza cuando el
microprocesador 106 genera un byte de control de 8 bits que a
continuación se escribe en el registro 112 de escritura. El
registro de escritura preferiblemente tiene una anchura de 16 bits.
Si el microprocesador 106 no puede leer o escribir datos a tanta
velocidad como 8 KHz, simplemente puede escribir el byte control de
8 bits en el segundo byte del registro 112 de escritura. El registro
112 de escritura puede ser colocado en el mismo vocodificador que
el descodificador 110. A continuación, el byte de control de 8 bits
es transmitido a través del MUX114 sobre el bus 101 de datos sobre
la base de las interrupciones PCM en el bus 101 de datos. Se hace
notar que en este segundo trayecto, el descodificador 110 no
necesita ser "conectado". Este segundo trayecto de datos es
útil, por ejemplo, para que el microprocesador 106 envíe datos de
control en el modo de reconocimiento de voz cuando el descodificador
110 está "desconectado".
En ambos casos, los datos comprimidos -
expandidos (por ejemplo, datos de voz en el primer bloque de 8 bit)
se proporcionan al CODEC 120 por el AUX DSP 116. El CODEC 120
descodifica los datos de voz y los convierte en una señal analógica
de voz de banda de audio para su reproducción en los altavoces 118.
El byte de control (por ejemplo, las órdenes de control en el
segundo bloque de 8 bits) se proporciona a las entidades apropiadas
en el accesorio externo 102. Por ejemplo, las órdenes de cancelación
de eco acústico se proporcionan al AUX DSP 116.
En la dirección inversa (es decir, desde el
accesorio externo 102 al dispositivo 100 de comunicaciones), el
procesador de señal digital auxiliar (AUX DSP) 116 envía dos
muestras de 8 bits, 8 KHz sobre el bus 101 de datos de 128 Kbps al
codificador 108 y al registro de lectura 104. De nuevo, el primero
de los dos bloques de 8 bits contiene datos con compresión -
expansión (por ejemplo, datos de voz detectados por el micrófono
122 y codificados por el CODEC 120), y el segundo bloque de 8 bits
contiene datos de control.
Preferiblemente, el registro 104 de lectura es
de una anchura de 16 bits. Ambos intervalos del tiempo primero y
segundo (ambos PCM y bytes de control del AUX DSP 116) actualizarán
el registro 104 de lectura a 8 KHz (es decir, actualizarán cada vez
que se recibe una nueva muestra). Si el microprocesador 106 no puede
leer las muestras PCM (el primer intervalo) lo suficientemente
rápido, la muestra será sobrescrita antes de que el microprocesador
106 pueda leerla. Un procesador 106 típico no puede leer el registro
de lectura 104 a tanta velocidad. Por lo tanto, en la realización
preferente, el byte de control (el segundo intervalo) se repite,
por ejemplo,10 ms u 80 veces, para permitir un tiempo suficiente
para que el microprocesador 106 lo lea. Entonces puede leer el
mensaje en la posición del byte de control del registro 104 de
lectura, incluso si debe ignorar el byte de PCM.
En la realización actualmente preferente, el
registro 104 de lectura es un registro de lectura de microprocesador
que se puede implantar como parte del microprocesador 106. Sin
embargo, en la figura 1, se muestra como un bloque funcional
separado por claridad de exposición. El microprocesador 106 puede
entonces leer el contenido del registro 104 de lectura a su
conveniencia (es decir, no necesariamente sincrónicamente de acuerdo
con la velocidad de datos del bus 101 de datos). Este trayecto de
datos inverso se utiliza para que el AUX DSP 116 envíe información
al microprocesador 106, por ejemplo, en modos de cancelación de eco
acústico o de reconocimiento de voz.
La presente invención también proporciona un
protocolo de comunicaciones comprensivo que permite comunicaciones
dúplex completas entre el dispositivo 100 de comunicaciones y el
accesorio externo 102. Cualquier aplicación que funcione en el
dispositivo 100 de comunicaciones o en el accesorio externo 102 (por
ejemplo, rutinas de programas lógicos en el microprocesador 106 o
en AUX DSP 116) que requiera la utilización de mensajes dúplex
completos sobre el bus 101 de datos puede utilizar el protocolo de
comunicaciones de la presente invención. Por ejemplo, las
aplicaciones de reconocimiento de voz o las aplicaciones de
cancelación de eco acústico pueden utilizar este protocolo.
El protocolo de comunicaciones novedoso de la
presente invención se describirá a continuación con referencia a la
realización ejemplar de interfaz con un teléfono inalámbrico
portátil a un adaptador de kit externo de coche que tiene
reconocimiento de voz (VR), cancelación de eco acústico (AEC),
control de volumen y control de audio. Se debe entender que la
presente invención es igualmente aplicable en otras realizaciones
que tienen otras aplicaciones. Sin embargo, por simplicidad y
claridad de exposición, la invención será mostrada con referencia a
esta realización ejemplar.
\newpage
La realización ejemplar de la presente invención
proporciona diferentes clases de órdenes que se comunican desde el
microprocesador 106 al accesorio externo 102. Estas clases de
órdenes incluyen:
1. Órdenes Genéricas;
2. Órdenes desde el Microprocesador 106 a la
Unidad de Reconocimiento de Voz (VRU) en el AUX DSP 116;
3. Órdenes desde el Microprocesador 106 a la AEC
en el AUX DSP 116;
4. Órdenes de Control de Volumen desde el
Microprocesador 106 al AUX DSP 116; y
5. Órdenes de Control de Audio desde el
Microprocesador 106 al AUX DSP 116.
Las órdenes genéricas del microprocesador 106
son aceptadas y actuadas por el AUX DSP 116 durante cualquier
estado operativo del accesorio externo 102. Estas órdenes genéricas
incluyen:
1. Consulta del Número de Versión del Programa
Lógico (software) (SVN);
2. Consulta del Estado del Kit para coche;
3. Información de Acuse de Recibo;
4. Goto (ir a) Modo Inactivo;
5. Goto Protocolo Alternativo;
6. Disposición de Retraso en Espera; y
7. Consulta de Número de Versión de Software
Extendida.
El microprocesador 106 utiliza la orden de
Consulta del Número de Versión del Software para consultar el número
de la energización. La orden de Consulta del Número de Versión del
Software permite que el microprocesador 106 determine si el número
de versión de software del accesorio externo 102 es una revisión
correcta para soportar ciertas aplicaciones, tales como el
reconocimiento de voz.
La orden de Consulta del Estado del Kit para
Coche permite que el microprocesador 106 consulte el estado actual
del accesorio externo 102 cuando sea apropiado. Esto permite que el
microprocesador 102 compruebe la consistencia de los modos
operativos entre el microprocesador 106 y el AUX DSP 116. Por
ejemplo, esta orden permite que el microprocesador 106 actualice su
propia memoria respecto al estado de privacidad de microteléfono,
establecimiento del trayecto de audio, estado del estéreo
silencioso/no silencioso, estado de la potencia y estado del
volumen, a su conveniencia. Si el modo actual reportado por AUX DSP
116 es diferente del esperado por el microprocesador 106, entonces
el microprocesador 106 puede ordenar que el accesorio externo 102
cambie su estado operativo, o el micro-
procesador 106 puede cambiar su propio estado interno para recobrar la consistencia con el accesorio externo 102.
procesador 106 puede cambiar su propio estado interno para recobrar la consistencia con el accesorio externo 102.
Después de que un grupo de información se haya
recibido por el microprocesador 106 desde AUX DSP 116, el
microprocesador 106 enviará una orden de Acuse de Recibo de
Información al AUX DSP 116. El AUX DSP 116 no envía el siguiente
grupo de información hasta que esta orden de Acuse de Recibo de
Información haya sido recibida del microprocesador 106. Por lo
tanto, la orden de Acuse de Recibo de Información proporciona una
transmisión de datos fiable sobre el bus 101 de datos.
La orden de modo Goto Inactivo (Ir a Inactivo)
instruye al AUX DSP 116 para que entre en el modo Inactivo (es
decir, abandone la aplicación activa). Esta orden permite que el
microprocesador 106 conmute el AUX DSP 116 desde cualquier modo
operativo al estado Inactivo. Hay dos condiciones que pueden
conducir a que el AUX DSP 116 entre en el estado Inactivo. En
primer lugar, si el microprocesador 106 envía una orden de modo de
Goto Inactivo y el segundo si el AUX DSP 116 recibe la señal de
reloj utilizada por la presente invención (que se explicará más
completamente más abajo) en un período predeterminado. En la
realización ejemplar, este periodo predeterminado es de 8,75
ms.
La orden de modo de Goto al Protocolo
Alternativo instruye al AUX DSP 116 a que utilice un protocolo de
comunicaciones alternativo en lugar del protocolo de comunicaciones
de la presente invención como se muestra en la presente memoria
descriptiva. Este protocolo de comunicaciones alternativo puede ser
un protocolo de generación previa, o un protocolo que soporte
características y aplicaciones adicionales o separadas.
La orden de Establecimiento de Retardo en Espera
es utilizada por el teléfono para retrasar la acción de espera del
accesorio externo 102 cuando está conectado a una fuente de energía
externa (tal como el encendido de un coche) y la fuente de energía
externa se desconecta.
La Consulta de Número de Versión del Software
Extendida es utilizada por el microprocesador 106 para consultar el
sello de versión extendida del AUX DSP 116. En esta realización
ejemplar, el sello de versión extendida consiste en ocho caracteres
ASCII. Por ejemplo, estos ocho caracteres ASCII se pueden utilizar
para denominar el nombre de fichero utilizado en la construcción
del software del AUX DSP 116.
En la realización ejemplar que tiene capacidad
de reconocimiento de voz (VR) en el AUX DSP 116, el microprocesador
106 también envía órdenes a la unidad de reconocimiento de voz (VRU)
en el AUX DSP 116. Una explicación más detallada de la VRU se
proporciona en la patente norteamericana 6.449.496 titulada
"interfaz de usuario de reconocimiento de voz para
MICROteléfono", transferida al cesionario de la presente
invención. En esta patente que se acaba de mencionar, las
plantillas de VR y los números de teléfono correspondientes se
almacenan en el AUX DSP 116. De esta manera, un conjunto ejemplar
de órdenes que el microprocesador 106 podría enviar al AUX DSP 116
son las siguientes:
1. Inicialización de VR
2. Reconocimiento de VR
3. SI (Tecla SI)
4. NO (Tecla NO)
5. Cancelar/Limpiar (Tecla Cancelar o
Limpiar)
6. Siguiente/Más (Tecla Siguiente o Más)
7. Previo (Tecla Previo)
8. Establecer Adiestramiento Básico
9. Establecer Adiestramiento de Dígitos
10. Forzar Programa (Tecla Programa)
11. Forzar Readiestramiento (Tecla
Readiestramiento)
12. Forzar Adiestramiento (Tecla
Adiestramiento)
13. Reestablecimiento de Memoria de VR
14. Limpiar Libro de Teléfonos
15. Consulta de Estado de VR
16. Llamada Entrante
17. Llamada Entrante en Itinerancia
18. Dígitos, 0-9, # (Tecla
Almohadilla), * (Tecla Asterisco), Pausa
19. Final de Cadena de Dígitos
Cualquier entrada desde la interfaz (no
mostrada) de usuario, tal como un teclado, es trasladada por el
microprocesador 106 y es transmitida a la VRU en el AUX DSP 116
para mantener la sincronización entre el dispositivo 100 de
comunicaciones y el accesorio externo 102. Esto asegura que la VRU
actuará apropiadamente, por ejemplo ejecutando los avisos correctos
de voz para solicitar entrada de audio del usuario.
La orden inicialización de VR se utiliza para
conducir el AUX DSP 116 desde el modo Inactivo (en el que no se
realizan tareas de VR) al modo en Espera de VR. La orden de
Reconocimiento de VR normalmente seguirá a la orden de
Inicialización de VR y se utiliza para conducir el AUX DSP 116 desde
el modo en Espera de VR al modo de Reconocimiento de VR en el que
ejecuta activamente las tareas de reconocimiento de voz. En la
realización preferente, las órdenes si, no, cancelar/limpiar,
siguiente/más, previo, dígitos 0-9, almohadilla,
asterisco y pausa se envían como respuesta a que el usuario apriete
las teclas asociadas en el tablero (no mostrado). Esto proporciona
un medio para que el usuario responda a avisos y selecciones de menú
de la VRU.
Las órdenes de Establecer Adiestramiento Básico,
Establecer Adiestramiento de Dígitos, Programa de Forzar, Forzar
Readiestramiento y Forzar Adiestramiento se utilizan para
"adiestrar" la VRU para que reconozca la voz individual del
orador, incluyendo órdenes de reconocimiento, dígitos y etiquetas de
nombre. La orden de Restablecer Memoria de VR se utiliza para
restablecer las etiquetas en nombres, los números de teléfono
asociados y las plantillas de VR. En otras palabras, esta orden
hará que el AUX DSP 116 borre todas las memorias programadas. La
orden de Limpiar Libro de Teléfonos se utiliza para restablecer
todas las entradas en el directorio del libro de teléfono personal
propio del usuario, incluyendo etiquetas de nombre así como los
números de teléfono asociados. La orden de Limpiar Libro de
Teléfonos, a diferencia de la orden de Restablecer Memoria de VR,
no borra las plantillas de VR asociadas con palabras de control.
La orden de Consulta de Estado de VR es
utilizada por el microprocesador 106 para determinar el estado
actual de la VRU (por ejemplo, en modos Inactivo, En Espera o de
Reconocimiento de Voz). Las órdenes de Llamada Entrante y Llamada
Entrante en Itinerancia son utilizadas por el microprocesador 106
para informar al AUX DSP 116 de hay una llamada entrante mientras
está en el modo de VR Como respuesta, la VRU ejecutará una
instrucción de voz apropiada para solicitar al usuario una entrada.
La orden de Final de Cadena de Dígitos es utilizada por el
microprocesador 106 para llevar el final de una cadena de dígitos
(tal como un número de teléfono) al AUX DSP 116.
En la realización ejemplar, el microprocesador
106 también envía órdenes al cancelador de eco acústico (AEC) en el
AUX DSP 116. Si el dispositivo 100 de comunicaciones es un teléfono
inalámbrico de modo doble analógico/CDMA, estas órdenes de control
de AEC incluyen:
1. FM AEC Conectado;
2. CDMA AEC Conectado (supresor de ruidos
conectado); y
3. CDMA AEC Conectado (supresor de ruidos
desconectado.
El microprocesador 106 puede ordenar al AUX DSP
116 a que se conmute al modo de VR desde el modo de AEC utilizando
la orden de Inicialización de VR que se ha explicado más arriba.
En la realización ejemplar, el microprocesador
106 también envía órdenes para el control de volumen PCM al AUX DSP
116. Estas órdenes se utilizan para ajustar digitalmente el volumen
de salida de habla en el AUX DSP 116. El microprocesador 106 envía
un Índice de Nivel de Volumen PCM al AUX DSP 116.
En la realización ejemplar, el microprocesador
106 también envía órdenes de Control de Audio al AUX DSP 116. Estas
órdenes son utilizadas, por ejemplo, para silenciar y no silenciar
un estéreo de coche que está situado en el mismo vehículo, de
manera que la voz del usuario pueda ser oída por la VRU Otro ejemplo
es un una orden de Operación del Microteléfono en Privacidad que
silenciará el microteléfono 122 de manera que el usuario pueda
hablar sin que la parte llamada oiga la voz del usuario.
La realización ejemplar de la presente invención
también proporciona diferentes clases de información que se
comunicarán desde el AUX DSP 116 al microprocesador 106. Estas
clases de información incluyen:
1. Número de Versión del Software (SVN);
2. Modo de VR;
3. Modo Genérico; y
4. Número de Versión del Software Extendida.
El SVN se utiliza como respuesta a la orden de
Consulta de Versión del Software del microprocesador 106 que se ha
descrito más arriba. En la realización ejemplar, el rango del SVN es
desde 0 a 1023 en sistema decimal. El AUX DSP 116 puede reportar al
SVN, junto con otra información tal como el Estado de Privacidad del
Microteléfono y el Estado de VR al microprocesador 106
espontáneamente después de que la señal de reloj PCM (descrita con
más detalle más adelante) sea detectada en primer lugar por el AUX
DSP 116.
En base a las órdenes en modo de VR descritas
más arriba desde el microprocesador 106 al AUX DSP 116, se puede
apreciar fácilmente que la VRU en el AUX DSP 116 debe proporcionar
cierta información al microprocesador 106. Por ejemplo, el AUX DSP
116 puede transmitirse los VSN y VWN (número de palabra de
vocabulario) para enviar una secuencia de dígitos que finaliza con
la orden de Fin de Cadena de Dígitos que envía dígitos para el
marcado por voz. También puede reportar el estado de VR y solicitar
una visualización (no mostrada) en el dispositivo 100 de
comunicaciones para proporcionar una reinformación visual apropiada
al usuario (por ejemplo, menús y mensajes) para guiar al usuario
mientras funciona en el modo de VR Alternativamente, el AUX DSP 116
puede usar las órdenes de dígitos de VR y Fin de Cadena de Dígitos
para reducir el tráfico y acelerar el proceso de marcado por voz en
comparación con los mensajes VSN y VWN. Sin embargo, esto está
limitado solamente a dígitos, no a bytes de control.
La información de Modo Genérico incluye lo
siguiente:
1. Privacidad de Microteléfono
Descolgado/Colgado;
2. Trayecto de Audio Actual;
3. Control de Volumen PCM;
4. Estado de Energía;
5. Silenciar/No Silenciar estéreo; y
6. Modos de Kit para coche.
Cada uno de estos grupos de información envía
información respecto a los distintos parámetros operativos y estados
del accesorio externo 102. Esta información se puede proporcionar
desde el AUX DSP 116 al microprocesador 106 con una petición
específica del procesador 106. Además, el AUX DSP 116 puede
reportar espontáneamente alguna o toda la información anterior
cuando se produce un cambio en el estado. Por ejemplo, cuando cambia
la posición de la privacidad del microteléfono, cuando cambia el
estado de energía, cuando cambia el estado de detección de datos o
cuando la VRU cambia su estado operativo.
Como se ha mencionado previamente, la
información de SVN Extendida se almacena en el AUX DSP 116 como un
sello de versión, que consiste en ocho caracteres ASCII. Por
ejemplo, el sello de versión se puede utilizar para codificar el
nombre de fichero del fichero fuente de software del DSP. La
información de SVN Extendida se reporta solamente cuando el
microprocesador 106 transmite la orden de Consulta SVN Extendida que
se ha descrito más arriba.
Volviendo ahora a las figuras 2A y 2B, se
ilustra un diagrama de tiempos del formato de señalización utilizado
en el bus 101 de datos. La figura 2A ilustra un diagrama de tiempos
para el primer intervalo de tiempo de los dos intervalos de tiempo
de 8 bits y la figura 2B ilustra un diagrama de tiempos del segundo
intervalo de tiempo de los dos intervalos de tiempo de 8 bits. Se
hace notar que, por claridad y continuidad de la explicación,
existe algo de superposición entre la figura 2A y la figura 2B. Como
se establecido previamente, el primer intervalo de tiempo mostrado
en la figura 2A se utiliza para transportar los datos codificados
por la ley \mu, tales como datos de voz. El segundo intervalo de
tiempo mostrado en la figura 2B se utiliza para transportar datos
de control y datos de información, tales como las órdenes de control
y los grupos de información que se han descrito más arriba.
Como se puede ver en ambas figuras 2A y 2B., el
reloj de PCM preferiblemente es una señal de reloj de 128 KHz. Una
señal separada, PCM SYNC, preferiblemente es una señal de
sincronización de 8 KHz. En la figura 2A, la señal PCM SYNC es baja
en el primer intervalo el tiempo. En la figura 2B, la señal PCM SYNC
es alta en el segundo intervalo de tiempo. Las señales PCM DATA OUT
y PCM DATA IN de las figuras 2A y 2B se utiliza para transportar
los datos de información actual a través del bus 101 de datos. En
ambas figuras 2A y 2B, las señales PCM DATA OUT y PCM DATA IN se
ilustran estando en el estado alto o bajo para cada bit de datos,
de acuerdo con el valor de los bits de datos que las mismas están
transportando.
En la figura 2A, se ilustra PCM DATA OUT que
está compuesto por los bits de datos D7/, D6/, D5/, D4/, D3/, D2/,
D1/, y D0/. De manera similar, en la figura 2A, se ilustra PCM DATA
IN que está compuesto por los bits de datos D7, D6, D5, D4, D3, D2,
D1 y D0. Estos bits de datos representan un primer intervalo de
tiempo de 8 bits que transporta los datos de voz codificados por la
ley \mu entre el dispositivo 100 de comunicaciones y el
accesorio externo 102. Estos bits están cronometrados en serie en el
bus 101 de datos por la señal PCM CLOCK (Reloj). La señal PCM DATA
OUT circula en la dirección desde el dispositivo 100 de
comunicaciones al accesorio externo 102. La señal PCM DATA IN
circula en la dirección inversa desde el accesorio externo 102 al
dispositivo 100 de comunicaciones. Ambas señal PCM CLOCK y señal
PCM SYNC circulan en la dirección desde el dispositivo 100 de
comunicaciones al accesorio externo 102.
Al final del primer intervalo de tiempo de 8
bits empieza el segundo intervalo de tiempo de 8 bits. El segundo
intervalo de tiempo de 8 bits se muestra la figura 2B. En la figura
2B, se ilustra PCM DATA OUT, que está compuesta por un único bit de
reloj, Clock/, y siete bits de datos, Data6/, Data5/, Data4/,
Data3/, Data2/, Data1/, y Data0/. Estos bits de reloj y de datos
representan el segundo intervalo de tiempo de 8 bits que transporta
órdenes y datos de control, tales como los que se han descrito más
arriba, desde el microprocesador 106 al AUX DSP 116. Se utiliza el
bit Clock/ para cerrar y combinar datos a través de los intervalos
de tiempo. Los bits Data6/- Data0/ son 7 bits por muestra en cada
intervalo de tiempo que se utilizan para acumular la información de
control desde el microprocesador 106. De manera similar, se muestra
la señal PCM DATA IN que está compuesta por un único bit de reloj,
Clock, y 7 bits de datos, Data6, Data5, Data4, Data3, Data2, Data1,
y Data0. Estos bits de reloj y de datos representan el segundo
intervalo de tiempo de 8 bits que transporta la información y los
datos de respuesta a la consulta, tal como se ha descrito más
arriba, desde el AUX DSP 116 al microprocesador 106.
En la dirección del microprocesador 106 al AUX
DSP 116, el formato de la información transportada por el segundo
intervalo de tiempo de ocho bits se proporciona a continuación en la
Tabla 1 para la orden de N + 1 bytes.
Como se puede ver en la Tabla I, el byte inicial
(Byte 0) de cualquier orden del microprocesador 106 empieza
estableciendo el bit de Reloj en cero (bajo). Alternativamente, se
puede disponer en alto en una realización diferente. Sin embargo,
como se puede ver en la Tabla I, el bit de reloj de cada byte se
alterna para permitir que el AUX DSP 116 mantenga el seguimiento de
las órdenes a través de los intervalos de tiempo. Los siguientes
siete bits del byte inicial de cualquier orden son bits de
sincronización: S6, S5, S4, S3, S2, S1 y S0. En conjunto, estos
bits de sincronización forman un encabezamiento de sincronización.
En la realización ejemplar, el encabezamiento de sincronización
para un paquete de órdenes es el patrón de bits "1111110" (0 x
7e hexadecimal). Se hace notar que los bits de sincronización en la
Tabla I se deben distinguir de la señal de PCM SYNC de las figuras
2A y 2B, que es una señal separada.
El siguiente byte de cualquier orden (Byte 1)
empieza con el bit de Reloj opuesto al que se utilizó para iniciar
el byte previo. Aquí, debido a que el byte previo empezaba con el
bit de Reloj "0", el Byte 1 empieza con el bit de Reloj
"1". Los siguientes tres bis del byte son bits de modo M2, M1 y
M0. Estos bits de modo se utilizan para identificar la clase o tipo
de orden que está siendo transmitida por el microprocesador 106. En
la realización ejemplar, la configuración de bits de modo se da en
la Tabla II siguiente.
\vskip1.000000\baselineskip
Haciendo referencia de nuevo a la Tabla I, los
bits restantes del Byte 1, D3, D2, D1 y D0 son bits de datos
utilizados para transportar la orden actual, cuya definición depende
del valor de los bits de modo previos. En otras palabras, para cada
combinación de bits de modo [M2 - M0], los bits de datos [D3 - D0]
representan una orden diferente. Cada una de las órdenes que se han
descrito más arriba está representada por una combinación diferente
de bits de modo y de bits de datos. Las órdenes que tienen una
longitud superior a 2 bytes también están proporcionadas por el
formato descrito en la Tabla I, añadiendo un número adicional de
bytes de datos. Para cada uno de estos bytes de datos adicionales,
se hace notar que el valor del bit Data6 se establece en "0"
para impedir que la combinación de bits de modo y de bits de datos
duplique al patrón de bits de sincronización reservado
"1111110" (0 x7e hex).
También se debe hacer notar que una orden del
microprocesador 102 siempre consiste en un número par de bytes (es
decir, N + 1 es un número par en la Tabla I), y siempre empieza con
el byte de sincronización 0 x 7e (hex) El número total par de bytes
por orden asegura que cualquier orden terminará con un bit de Reloj
establecido en "1". Éste impide confusión respecto a si el
último byte de cualquier orden era el inicio de un nuevo bloque de
bytes de órdenes (que empezarían con el bit de Reloj "0").
Una configuración ejemplar de los bits de datos
de varios modos ejemplares se muestra en las tablas
III-VIII siguientes.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Se debe hacer notar de nuevo que el número total
de bytes de órdenes para cada orden del microprocesador 106,
incluyendo un byte de sincronización, es un número par. Esto asegura
que el bit de Reloj del byte de sincronización sea siempre
"0". De esta manera se facilita la integración de los bytes de
órdenes en el AUX DSP 116. Además, hay dos tipos de órdenes de
Acuse de Recibo desde el microprocesador 106 al AUX DSP 116. Los
mismos están listados en la Tabla III anterior como ACK_0 y ACK_1.
ACK_0 es utilizado por el microprocesador 106 para acusar recibo de
los bytes desde el AUX DSP 116 que tienen el bit de Reloj "0",
mientras que ACK-1 es utilizado por el
microprocesador 106 para acusar recibo de los bytes desde el AUX DSP
116 que tienen el bit de Reloj "1". El microprocesador 106
repite la orden ACK periódicamente. Esto impide los bloqueos
potenciales de la comunicación entre el microprocesador 106 y el
AUX DSP 116 sobre el bus 101 de datos.
El AUX DSP 116 descodifica las órdenes
anteriores y los datos de información del microprocesador 106, y
actúa sobre ellos de manera apropiada. Con el fin de que el AUX DSP
116 descodifique adecuadamente estas órdenes e información, debe
determinar cuando su formato es válido contando el número de bytes
recibidos. De acuerdo con el protocolo que se ha mencionado más
arriba, es claro que un grupo entrante de información (por ejemplo,
una orden) solamente será válido cuando se reciben ocho bits
consecutivos. Si se reciben menos de ocho bits consecutivos,
entonces serán descartados y el AUX DSP 116 empezará a contar de
nuevo. Además, si se recibe un grupo de formación válido (es decir,
todos los ocho bits consecutivos) pero la orden nos encuentra en el
protocolo anterior, también será descartada.
La presente invención también proporciona un
protocolo para la transmisión de información desde el AUX DSP 116
al microprocesador 106. Es muy similar al protocolo para
transmisiones desde el microprocesador 106 al AUX DSP 116 como se
ha descrito más arriba. Sin embargo, hay ciertas diferencias que se
deben hacer notar.
La Tabla IX mas abajo muestra la configuración
de bits para un mensaje de N + 1 bytes desde el AUX DSP 116 al
microprocesador 106. Cualquiera de los mensajes descritos
anteriormente desde AUX DSP 116 al microprocesador 106 se pueden
transmitir utilizando la configuración de bits de la Tabla IX.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Se puede ver por una comparación de la Tabla IX
y de la Tabla I anteriores, que una diferencia es que el primer
byte (byte 0) en cualquier mensaje desde el AUX DSP 116 al
microprocesador 106 empieza con el bit de Reloj "1" en lugar
del byte de Reloj "0". Además, el último byte (byte N, siendo N
un número impar) de cualquier mensaje desde el AUX DSP 116 al
microprocesador 106 empezará con un bit de Reloj "0" en lugar
de un bit de Reloj "1". Como se ha indicado más arriba, es
esta alternativa de bits de Reloj y del último byte del mensaje que
utiliza el bit de Reloj opuesto al utilizado en el primer byte del
mensaje, lo que permite que el microprocesador 106 realice el
seguimiento de los mensajes recibidos de manera precisa y acumule
mensajes de múltiples bytes en varios
bytes.
bytes.
En la realización ejemplar, los bits de
sincronización [S6 - S1] desde el AUX DSP 116 al microprocesador 106
son diferentes a aquellos mostrados más arriba para la dirección
desde el microprocesador 106 al AUX DSP 116. En la realización
ejemplar, los bits de sincronización [S6 - S1] desde el AUX DSP 116
son "1001100". Como se ha indicado previamente, estos bits de
sincronización [S6 - S1] sirven para separar dos mensajes de
múltiples bytes separados desde el AUX DSP 116 al microprocesador
106.
Los bits de modo [M2 - M0] de la Tabla IX sirven
al mismo propósito que aquellos de la Tabla I anterior. La Tabla X
que sigue muestra la configuración de bits de modo para mensajes
desde el AUX DSP 116 al microprocesador 106. Se debe hacer notar
que los bits de datos después del primer grupo de información se
establecen de manera que Data6 sea igual a Clock/. Esto impide que
la secuencia de Bits de Modo además de los Bits de Datos imiten el
patrón de bits de sincronización reservado 0xCC (hex). También se
hace notar que el Modo 0 (por ejemplo, M2, M1, M0 establecidos
todos en cero) se deshabilita de manera que el grupo 1 de
información no pueda ser el patrón 0x00. Es indeseable tener un
bastidor de 16 bits cuando los datos de la ley \mu sea 0x00 en el
primer intervalo de tiempo de 8 bits, y los datos de mensaje sea
también 0x00 en el segundo intervalo de tiempo de 8 bits. Esta
secuencia de todos ceros puede ser falsamente interpretada como que
el accesorio externo 102 está siendo desconectado del bus 101
de
datos.
datos.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Para cada uno de los diferentes modos, los bits
de datos tienen diferente significado, como se describe en las
tablas que siguen. Para el Modo 1, [M2 -M0] = 0x1, los bits de
datos se utilizan para transportar el Modo Genérico y la
información de estado. El formato de datos del mensaje en el Modo
Genérico es un mensaje de 4 bytes como se muestra más adelante en
la Tabla XI. La orden de Modo 1 de estado puede ser enviada
espontáneamente por el AUX DSP 116 con un cambio del estado que se
debe mostrar al usuario en una pantalla (no mostrada). Por ejemplo,
un cambio en el estado de encendido, un cambio en el estado de
privacidad del microteléfono, o un cambio del estado de la VRU.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Para el Modo 2, los mensajes son mensajes en
modo VR que utilizan un número de conjunto de vocabulario (VSN) y
un número de palabra de vocabulario (VWN). Las palabras de
vocabulario están repartidas en conjuntos de vocabulario. Cada
palabra de vocabulario está indicada con un VSN y un VWN El mapeo de
las palabras de vocabulario a VSN y VWN se muestra en la Tabla XII.
Requiere cuatro grupos de información (bytes) para completar los
paquetes de datos de cada combinación VSN y VWN El formato de los
bits de datos para estos mensajes de 4 bytes se da en la Tabla XII
que sigue en la que [D4 - D0] es el VSN (0x0 - 0x1F) y [D15 - D5]
es el VWN (0x0 - 0x7FF).
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Los mensajes en Modo 3 son mensajes SVN. El
formado de datos para los mensajes en Modo 3 se muestra a
continuación en la Tabla XIII. Los mensajes en Modo 3 son mensajes
de 4 bytes. El mensaje en Modo 3 se puede enviar espontáneamente
por el AUX DSP 116 cuando la señal PCM CLOCK (figura 2) es detectada
en primer lugar por el AUX DSP 116, indicando que el accesorio
externo 102 se acaba de conectar al dispositivo 100 de
comunicaciones.
comunicaciones.
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
\vskip1.000000\baselineskip
Los mensajes en Modo 4 son mensajes de Dígitos
de VR. El formato de datos para los mensajes en Modo 4 se muestra a
continuación en la Tabla XIV. Los mensajes en Modo 4 son mensajes de
2 bytes.
Los mensajes en Modo 5 son mensajes de estado de
VR. El formato de datos de los mensajes en Modo 5 se muestra a
continuación en la Tabla XV. Los mensajes en Modo 5 son mensajes de
4 bytes. Se debe hacer notar que en la Tabla 15 que sigue hay dos
Grupos: Grupo 0 y Grupo 1. Cuando una Consulta de Estado de VR es
recibida por el AUX DSP 116, el mensaje del Grupo 0 se reportará
para reflejar el estado actual del VR Los mensajes del Grupo 1 se
reportan espontáneamente por el AUX DSP 116 cuando sea
apropiado.
Los mensajes en Modo 6 son mensajes SVN
extendidos. El formato de datos de los mensajes en Modo 6 se da a
continuación en la Tabla XVI. El mensaje SVN Extendido es un mensaje
de 10 bytes. Se utilizan 52 bits de datos para representar los
datos SVN extendido, que, como se ha indicado previamente, consiste
en ocho caracteres ASCII. El desplazamiento de cada código ASCII
del carácter, desde el carácter "0" está codificado en los
últimos 8 bytes del mensaje.
Como en las órdenes del microprocesador 106 al
AUX DSP 116, todos los mensajes del AUX DSP 116 al microprocesador
106 consisten en un número par de bytes. Sin embargo, los mensajes
desde el AUX DSP 116 al microprocesador 106 empiezan con el byte
0xCC, estando establecido el byte de Reloj en "1", y terminan
con el último byte que tiene un bit de Reloj establecido en
"0". De esta manera, cada uno de los mensajes es al menos un
mensaje de 2 bytes.
Un byte de mensaje enviado desde el AUX DSP 116
al microprocesador 106 recibe un acuse de recibo del microprocesador
106. El AUX DSP 116 no envía el siguiente byte de mensaje a no ser
que se haya recibido una orden correspondiente de Acuse de Recibo
del mensaje. Como resultado, los contenidos del registro de lectura
104 (figura 1) permanecen sin modificarse hasta que el
microprocesador 106 lee el contenido y envía la orden de Acuse de
Recibo. Esto asegura que el microprocesador 106 no perderá el
contenido del registro de lectura 104.
Cualquier byte de mensaje desde el AUX DSP 116
al microprocesador 106 no será todos ceros (0x00). La razón es que
este byte, si se combina con un byte de datos de ley \mu de 0x00
podría conducir a una indicación falsa de que el accesorio externo
102 no está conectado al bus 101 de datos.
De esta manera, la presente invención
proporciona un protocolo de comunicaciones entre un dispositivo de
comunicaciones y un accesorio externo que funciona fiablemente con
dúplex completo. La descripción previa de realizaciones preferentes
se proporciona para permitir que cualquier persona experta en la
técnica realice o utilice la presente invención. Las distintas
modificaciones a estas realizaciones serán fácilmente evidentes a
aquellos expertos en la técnica, y los principios genéricos
definidos en la presente memoria descriptiva se pueden aplicar a
otras realizaciones sin la utilización de la facultad inventiva. De
esta manera, la presente invención no pretende estar limitada a las
realizaciones que se muestran en la presente memoria descriptiva
sino que se le debe asignar el alcance consistente más amplio, como
se define en las reivindicaciones.
Claims (23)
1. Un procedimiento para comunicar datos de voz
así como de control entre un dispositivo (100) de comunicaciones
portátil y un accesorio externo (102) sobre un bus (101) de datos,
comprendiendo el procedimiento los pasos
de:
de:
formatear (106, 116) una secuencia de bits en
una secuencia repetitiva de primeros intervalos de tiempo y de
segundos intervalos de tiempo;,
proporcionar (106, 116) un primer bit de cada
uno de los citados segundos intervalos de tiempo con un bit de
reloj que se alterna entre un valor alto y un valor bajo como entre
los segundos intervalos de tiempo consecutivos,
transmitir (106, 116) los citados datos de voz
en el citado primer intervalo de tiempo, y
transmitir (106, 116) los citados datos de
control en el citado segundo intervalo de tiempo.
2. El procedimiento de la reivindicación 1, en
el que la citada secuencia de segundos intervalos de tiempo
comprende N + 1 bytes, comprendiendo además un byte inicial de los
citados N + 1 bytes una secuencia de bits de sincronización.
3. El procedimiento de la reivindicación 2, en
el que uno segundo byte de los citados N + 1 bytes comprende bits
de modo para definir un significado del resto de los citados N + 1
bytes.
4. El procedimiento de la reivindicación 3, en
el que N es un número entero impar.
5. El procedimiento de la reivindicación 4, en
el que el citado bit de reloj de un último byte de los citados N +
1 bytes es de una polaridad opuesta a la del citado bit de reloj del
citado byte inicial de los citados N + 1 bytes.
6. El procedimiento de la reivindicación 5, que
comprende además el paso de establecer un segundo bit de cada uno
de los bytes respectivos tercero y de orden superior de los citados
N + 1 bytes en una polaridad opuesta a la del citado bit de reloj
de cada uno de los citados bytes respectivos tercero y de orden
superior de los citados N + 1 bytes.
7. El procedimiento de la reivindicación 1, que
comprende además el paso de trasmitir repetidamente un mismo byte
de dato de control para un número predeterminado de ocurrencias del
citado segundo intervalo de tiempo.
8. Un dispositivo (100) de comunicaciones
portátil para comunicar datos de voz así como de control a un
accesorio externo (102) a través de un bus (101) de datos,
comprendiendo el dispositivo (100):
un microprocesador (106) adaptado para:
formatear una secuencia de bits en una secuencia
repetitiva de primeros intervalos de tiempo y de segundos
intervalos de tiempo,
proporcionar un primer bit para cada uno de los
citados segundos intervalos de tiempo con un bit de reloj que
alterna entre un valor alto y un valor bajo como entre segundos
intervalos de tiempo consecutivos, y
transmitir los citados datos de voz en el citado
primer intervalo de tiempo y los citados datos de control en el
citado segundo intervalo de tiempo.
9. El dispositivo (100) de la reivindicación 8,
en el que la citada secuencia de segundos intervalos de tiempo está
adaptada para comprender N + 1 bytes, estando adaptado un byte
inicial de los citados N + 1 bytes para que comprenda una secuencia
de bits de sincronización.
10. El dispositivo (100) de la reivindicación
9, en el que un segundo byte de los citados N + 1 bytes está
adaptado para comprender bits de modo para definir el significado
del resto de los citados N + 1 bytes.
11. El dispositivo (100) de la reivindicación
10, en el que N está adaptado para que sea un número entero
impar.
12. El dispositivo (100) de la reivindicación
11, en el que el citado bit de reloj de un byte último de los
citados N + 1 bytes está adaptado para ser de una polaridad opuesta
a la del citado bit de reloj del citado byte inicial de los citados
N + 1 bytes.
13. El dispositivo (100) de la reivindicación
12, que comprende además un medio para establecer un segundo bit de
cada uno de los bytes respectivos tercero y de orden superior de los
citados N + 1 bytes en una polaridad opuesta a la del citado bit de
reloj en cada uno de los citados bytes respectivos tercero y de
orden superior de los citados N + 1 bytes.
14. El dispositivo (100) de una cualquiera de
las reivindicaciones 8 a 13, que comprende además:
un codificador (108) de voz acoplado al citado
microprocesador (106);
un descodificador (110) de voz acoplado al
citado microprocesador (106);
un registro (104) de lectura acoplado al citado
codificador (108) y al citado microprocesador (106);
un registro (112) de escritura acoplado al
citado microprocesador (106); y
un multiplexor (114) acoplado al citado
descodificador (110) y al citado registro (112) de escritura.
15. Un accesorio externo (102) para comunicar
datos de voz así como de control a un dispositivo (100) de
comunicaciones portátil a través de un bus (101) de datos,
comprendiendo el accesorio externo (102):
un procesador (116) de señal digital adaptado
para:
formatear una secuencia de bits en una secuencia
repetitiva de primeros intervalos de tiempo y de segundos
intervalos de tiempo,
proporcionar a un primer bit de cada una de los
citados segundos intervalos de tiempo un bit de reloj que alterna
entre un valor alto y un valor bajo como entre segundos intervalos
de tiempo consecutivas, y
trasmitir los citados datos de voz en el citado
primer intervalo de tiempo y los citados datos de control en el
citado segundo intervalo de tiempo.
16. El accesorio externo (102) de la
reivindicación 15, en el que la citada secuencia de segundos
intervalos de tiempo está adaptada para que comprenda N + 1 bytes,
estando adaptado un byte inicial de los citados N + 1 bytes para
que comprenda una secuencia de bits de sincronización.
17. El accesorio externo (102) de la
reivindicación 16, en el que un segundo byte de los citados N + 1
bytes está adaptado para que comprenda bits de modo para definir un
significado del resto de los citados N + 1 bytes.
18. El accesorio externo (102) de la
reivindicación 17, en el que N está adaptado para que sea un número
entero impar.
19. El accesorio externo (102) de la
reivindicación 18, en el que el citado bit de reloj de un byte
último de los citados N + 1 bytes está adaptado para que sea de una
polaridad opuesta a la del citado bit de reloj del citado byte
inicial de los citados N + 1 bytes.
20. El accesorio externo (102) de la
reivindicación 19, que comprende, además, un medio para establecer
un segundo bit de cada uno de los bytes respectivo tercero y de
orden superior de los citados N + 1 bytes en una polaridad opuesta
a la del citado bit de reloj de cada uno de los citados bytes
respectivos tercero y de orden superior de los citados N + 1
bytes.
21. El accesorio externo (102) de la
reivindicación 15, en el que el citado procesador (116) de señal
digital está adaptado para trasmitir repetidamente un mismo byte de
datos de control para un número predeterminado de ocurrencias del
citado segundo intervalo de tiempo.
22. El accesorio externo (102) de una
cualquiera de las reivindicaciones 15 a 21, que comprende además un
CODEC (120) acoplado al citado procesador (116) de señal
digital.
23. Un sistema para comunicar datos de voz así
como datos de control, comprendiendo el sistema:
el dispositivo (100) de comunicaciones portátil
de una cualquiera de las reivindicaciones 8 a 14;
el accesorio externo (102) de una cualquiera de
las reivindicaciones 15 a 22; y
un bus (101) de datos acoplado al citado
dispositivo (100) de comunicaciones portátil y al citado accesorio
externo (102).
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