FR2651368A1 - Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. - Google Patents
Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. Download PDFInfo
- Publication number
- FR2651368A1 FR2651368A1 FR9006733A FR9006733A FR2651368A1 FR 2651368 A1 FR2651368 A1 FR 2651368A1 FR 9006733 A FR9006733 A FR 9006733A FR 9006733 A FR9006733 A FR 9006733A FR 2651368 A1 FR2651368 A1 FR 2651368A1
- Authority
- FR
- France
- Prior art keywords
- trench
- silicon layer
- layer
- transistor
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 239000002019 doping agent Substances 0.000 claims abstract description 11
- 230000001681 protective effect Effects 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 238000007796 conventional method Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
L'invention concerne un procédé de fabrication d'un condensateur à tranchée en pile (STC) d'une mémoire vive dynamique (DRAM). Il consiste essentiellement à former des tranchées entre les portes d'un transistor et déposer un film d'oxyde thermique pour éviter les fuites de courant à travers les parois latérales de la tranchée; implanter par voie ionique des dopants (5a) du type opposé à ceux de la zone de diffusion du transistor pour éviter la fuite de courant par le fond de la tranchée; former une couche de silicium de protection (4a)s ur la paroi latérale de la tranchée par dépôt d'une couche de silicium et effectuer la gravure ionique réactive anisotropique; effectuer la gravure par voie humide sur le film d'oxyde thermique qui n'est pas protégé par la couche de silicium de protection et ensuite, déposer une couche de silicium (5) pour un noeud de stockage du condensateur; et former une couche diélectrique mince (6) et la plaque du condensateur par un procédé conventionnel.
Description
Procédé de fabrication de condensateurs à tranchée en pile pour
mémoire vive dynamique.
La présente invention a pour objet un procédé de fabrication de condensateur à tranchée en pile (STC) d'une mémoire vive dynamique (DRAM), en particulier un procédé de fabrication de structures STC dont les
tranchées.sont électriquement isolées les unes des autres.
Selon la présente invention, la paroi latérale de la tranchée, qui est enrobée d'une couche d'oxyde thermique, est recouverte d'une couche de silicium de protection par déposition et gravure à sec anisotropique subséquente de silicium CVD (déposé en phase gazeuse par un procéde chimique). Etant donné que le film d'oxyde, qui n'est pas protégé par la couche de silicium de protection, est enlevé par gravure à l'état humide, seule la paroi latérale de la tranchée est couverte par la bicouche oxyde/silicium. Le film d'oxyde sert de couche isolante pour éliminer les courants de fuite de tranchée à tranchée. L'isolation électrique est également améliorée par implantation ionique de dopants en-dessous des tranchées. De plus, étant donné que la structure de condensateurs selon l'invention est constituée d'une forme inclinee de parois laterales de tranchée et ne présente pas d'arête vive, les points électriquement faibles
des condensateurs peuvent être éliminées.
Afin de réaliser les condensateurs en pile pour une mémoire vive dynamique de haute densité, une tranchée peu profonde est pratiquée dans un substrat en silicium pour élever la superficie du condensateur, et donc élever sa capacité. Les opérations de traitement conventionnel sont les suivantes: Premièrement, comme représenté à la figure 1 A,-l'oxyde CVD 10 et les films de polysilicium 1 sont déposés sêquentillement sur la porte I. Comme représentée à la figure 1 B, une tranchée 2 est pratiquée par ouverture de la fenêtre de contact et gravure en profondeur dans le substrat de silicium 9, au moyen d'une gravure ionique réactive (RIE). Une couche de polysilicium 4, qui sert de noeud de stockage, est déposée par CVD et dopée au moyen d'implantations ioniques ou diffusion a partir d'une source de vapeur de dopant, comme représentée à la figure t C. Ensuite, la zone du condensateur est définie par photogravure. Comme representee a la figure 1 D, la couche mince de diélectrique 6 est formée sur le noeud de stockage en polysilicium. Enfin, toute la superficie du condensateur est recouverte par du potysilicium 7 pour l'électrode opposée. Selon la technique antérieure, les traitements a température
élevée subséquents, après le dopage de la couche de polysilicium 4.
conduisent a une diffusion du dopant hors de la couche de polysilicium, dans les substrats en silicium 9, formant une région diffusée 12 autour de la tranchée. La formation d'une région diffusée au contact de la jonction de
drain augmente la surface de contact entre le condensateur et la jonction.
Toutefois, dans la technique antérieure décrite ci-dessus, la présence des régions 12 dans lesquelles le dopant a diffusé, autour des tranchées, provoque un courant de fuite important entre les tranchées, comme représente à la figure I E, qui est une vue en coupe transversale suivant la ligne A-A de la figure 1 F. Le problème des courants de fuite entre les tranchées devient plus important lorsque l'espacement des tranchées décroit et/ou la profondeur des tranchées augmente. Un autre inconvenient de cette structure est que, par suite de la forme verticale de la tranchée, après dépot de la couche de polysilicium 4, la couche diélectrique mince 6 formée plus tard présente des points électriquement faibles au niveau des arêtes vives, dans la partie inférieure de la tranchée. En conséquence, cette structure de condensateur provoque des courants de fuite entre ies
électrodes du condensateur et dégrade la fiabilité de celui-ci.
L'objet de la présente invention est la fourniture d'un procédé qui élimine les inconvénients de la technique antérieure décrite ci-dessus. La présente invention fournit un procédé amélioré pour réduire les courants de fuite entre les tranchées dans la structure conventionnelle STC. La présente invention fournit également un procédé amélioré pour élever la
fiabilité de la couche diélectrique mince de la structure STC.
Dans la présente invention, on décrit les opérations d'un traitement d'une structure STC d'une DRAM qui réduit le courant de fuite de tranchée à tranchée. La surface nue des tranchées entre les portes de transistor est couverte par une couche d'oxyde thermique. On implante des ions au fond de la tranchée des dopants du type opposé à celui des dopants
source/drain du transistor (par exemple des dopants du type p pour N-
MOS). La partie de paroi latérale de la tranchée, qui est en-dessous de la jonction, est couverte sélectivement par une couche de silicium d'écartement latéral, au moyen d'un procédé de RIE anisotropique de silicium CVD. La couche d'oxyde thermique, qui n'est pas protégée par la couche de silicium de protection, est éliminée par gravure humide. Sur cette structure de tranchée, le condensateur est fabriqué par dépôt d'une couche de silicium (noeud de stockage), d'une couche diélectrique mince et
d'une autre couche de silicium (plaque opposée), sequentiellement.
Le procédé selon l'invention sera décrit maintenant en regard des dessins annexés, dans lesquels les figures représentent: Figure 1 A à I D: des vues en coupe transversale le long de la ligne B-B de la figure 1 F, destinées à expliquer la séquence des opérations selon
la technique asntérieure.
Figure 1 E: une vue en coupe transversale suivant la ligne A-A de la figure I F.
Figure I F: une vue plan d'une cellule DRAM conventionnelle.
Figure 2 A à 2 D: des vues en coupe transversale suivant la ligne B-B de la figure 1 F. destinées a expliquer la séquence des opérations selon la
présente invention.
Le procédé de la présente invention sera décrit en détail, en prenant
comme exemple la fabrication d'une structure STC avec un transistor N-
MOS.
En se référant aux figures 2 A à 2 D, la séquence des opérations selon
la présente invention sera décrite ci-après.
Premièrement, comme représentée à la figure 2 A, la tranchée est formée entre les portes 1 d'un transistor, a l'aide d'une technique de photolithographie et de RIE. Ensuite, un film d'oxyde 3 est déposé par voie
thermique, jusqu'a une épaisseur de plusieurs centaines d'angstrôms.
Ensuite, les dopants 5a du type p sont implantés par voie ionique pour fournir une isolation électrique au fond de la tranchée 2. La dose et l'énergie de l'implantation ionique sont choisies en fonction de l'épaisseur de la couche d'oxyde, du niveau de dopage de la couche de silicium du noeud de stockage 5 déposée comme représentée à la figure 2 B, plus tard,
et des défauts de l'implantation ionique.
Après l'implantation ionique, une couche 4 de polysilicium ou de silicium amorphe est déposée à une épaisseur de 1500 à 3000 angstroms, comme représentée à la figure 2 C, la couche de silicium 4 est soumise à une gravure anisotropique par une technique RIE, laissant seulement la couche de silicium 4a de protection recouvrir la paroi latérale de la
tranchée 2 qui est en-dessous de la région de jonction N+ 8 du transistor.
Ensuite, le film d'oxyde thermique 3 est gravé par voie humide de sorte que la partie exacte de la paroi latérale de la région de jonction N+ soit ouverte. Dans cette opération, le film d'oxyde 3a recouvrant la paroi latérale plus profondément que la jonction 8 peut être conservé car il est protégé par la couche de silicium 4a de protection. La couche de silicium 5, de 1000 à 3000 angstroms d'épaisseur, qui sert de noeud de stockage du condensateur, est déposée comme représentée à la figure 2 D. La région du
condensateur est définie par une technique classique de photogravure.
Ensuite, la couche diélectrique mince 6 est déposée puis recouverte
par une couche de polysilicium 7 pour la plaque opposée.
La structure STC fabriquée par le procédé selon l'invention presente des avantages par rapport à la technique classique: (i). La présence de la couche d'oxyde sur la paroi latérale des tranchées évite l'apparition de courants de fuite à travers les parois
latérales des tranchées.
(2). Les substrats de silicium Sa en-dessous du fond de la tranchée 2 sont dopés avec un dopant du type p, ce qui réduit les courants de fuites
par le fond des tranchées.
(3) Etant donné que la couche de silicium 5 de noeud de stockage présente des coins légèrement concaves autour du fonds de la tranchée, la couche diélectrique mince peut être déposée avec une épaisseur uniforme
et sans point faible électrique aux endroits o les charges pourraient fuire.
De cette façon, on peut fabriquer des condensateurs avec un courant de
fuite réduit entre les électrodes.
Par suite des caractéristiques avantageuses décrites, la présente structure STC peut être appliquée à une DRAM de haute densité au-dessus de 4M lorsque la tranchée est plus profonde et les espaces entre les
tranchées plus étroits.
Bien que le mode de réalisation décrit représente le mode de réalisation préféré de la présente invention, il est clair que des modifications du présent procédé peuvent être effectuées sans sortir du
domaine de l'invention.
Claims (5)
1. Procedé de fabrication d'un condensateur a tranchée en pile (STC) d'une mémoire vive dynamique (DRAM), comprenant les étapes consistant a: former des tranchées entre les portes d'un transistor et déposer un film d'oxyde thermique pour éviter les fuites de courant à travers les parois latérales de la tranchée; implanter par voie ionique des dopants du type oppose a ceux de la zone de diffusion du transistor pour éviter la fuite de courant par le fond de la tranchée; former une couche de silicium de protection sur la paroi latérale de la tranchée par dépôt d'une couche de silicium et effectuer la gravure ionique réactive anisotropique; effectuer la gravure par voie humide sur le film d'oxyde thermique qui n'est pas protégé par la couche de silicium de protection et ensuite, déposer une couche de silicium pour un noeud de stockage du condensateur; et former une couche diélectrique mince et la plaque du condensateur par un
procéde conventionnel.
2 Procédé selon la revendication 1, dans lequel la couche d'ofde thermique est déposée a une épaisseur de quelques centaines d'angstroms
dans un four de diffusion classique.
3. Procédé selon la revendication 1, dans lequel l'implantation ionique de la couche de silicium amorphe ou de polysilicium non dope pour
un ecarteur latéral est dépose a une épaisseur de 1500 à 3000 angstroms.
4. Procédé selon la revendication 1, dans lequel la couche de silicium qui sert de noeud de stockage est déposée à une épaisseur de 1000 à 3000 angstroms, cette couche entrant en contact avec la surface Iatérale de Ia région de jonction du transistor par ouverture de la couche d'oxyde
thermique, a l'aide d'une gravure humide.
5. Procédé selon la revendication I, dans lequel la couche de silicium est gravée par voie anisotropique au moyen d'une gravure ionique réactive, de telle façon que la couche de silicium de protection produite ne recouvre que la paroi latérale de la tranchée qui est située plus
profondément que la profondeur de jonction du transistor.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012019A KR930006973B1 (ko) | 1989-08-23 | 1989-08-23 | 디램의 스택 트렌치 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2651368A1 true FR2651368A1 (fr) | 1991-03-01 |
| FR2651368B1 FR2651368B1 (fr) | 1991-11-29 |
Family
ID=19289171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR909006733A Expired - Lifetime FR2651368B1 (fr) | 1989-08-23 | 1990-05-30 | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0724282B2 (fr) |
| KR (1) | KR930006973B1 (fr) |
| DE (1) | DE4010720C2 (fr) |
| FR (1) | FR2651368B1 (fr) |
| GB (1) | GB2235335B (fr) |
| NL (1) | NL193765C (fr) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000058506A (ko) * | 2000-06-07 | 2000-10-05 | 이순환 | 열기관 압축링에 삽입하여 열효율을 높이는 황동핀 |
| GB201617276D0 (en) | 2016-10-11 | 2016-11-23 | Big Solar Limited | Energy storage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101664A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体集積回路装置 |
| JPH01179450A (ja) * | 1988-01-08 | 1989-07-17 | Oki Electric Ind Co Ltd | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JP4093614B2 (ja) * | 1997-06-11 | 2008-06-04 | 旭化成ケミカルズ株式会社 | 固着剤組成物 |
| JPH1179450A (ja) * | 1997-09-12 | 1999-03-23 | Mita Ind Co Ltd | 自動原稿搬送装置の原稿分離機構 |
-
1989
- 1989-08-23 KR KR1019890012019A patent/KR930006973B1/ko not_active Expired - Fee Related
-
1990
- 1990-04-03 DE DE4010720A patent/DE4010720C2/de not_active Expired - Fee Related
- 1990-04-27 JP JP2110678A patent/JPH0724282B2/ja not_active Expired - Fee Related
- 1990-05-30 FR FR909006733A patent/FR2651368B1/fr not_active Expired - Lifetime
- 1990-08-03 GB GB9017025A patent/GB2235335B/en not_active Expired - Fee Related
- 1990-08-21 NL NL9001849A patent/NL193765C/nl not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101664A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体集積回路装置 |
| JPH01179450A (ja) * | 1988-01-08 | 1989-07-17 | Oki Electric Ind Co Ltd | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
Non-Patent Citations (3)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICES MEETING, TECHNICAL DIGEST, San Francisco, CA, 11-14 décembre 1988, pages 600-603, IEEE, New York, US; H. WATANABE et al.: "Stacked capacitor cells for high-density dynamic RAMs" * |
| PATENT ABSTRACTS OF JAPAN, vol. 13, no. 343 (E-796), 2 août 1989; & JP-A1 101 664 (NEC CORP.) 19-04-1989 * |
| PATENT ABSTRACTS OF JAPAN, vol. 13, no. 463 (E-833), 19 octobre 1989; & JP-A-1 179 450 (OKI ELECTRIC IND. CO., LTD) 17-07-1989 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9017025D0 (en) | 1990-09-19 |
| FR2651368B1 (fr) | 1991-11-29 |
| NL9001849A (nl) | 1991-03-18 |
| NL193765C (nl) | 2000-09-04 |
| KR910005297A (ko) | 1991-03-30 |
| NL193765B (nl) | 2000-05-01 |
| KR930006973B1 (ko) | 1993-07-24 |
| GB2235335A (en) | 1991-02-27 |
| GB2235335B (en) | 1994-03-02 |
| JPH0385757A (ja) | 1991-04-10 |
| JPH0724282B2 (ja) | 1995-03-15 |
| DE4010720A1 (de) | 1991-02-28 |
| DE4010720C2 (de) | 1994-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6465370B1 (en) | Low leakage, low capacitance isolation material | |
| US6479866B1 (en) | SOI device with self-aligned selective damage implant, and method | |
| US5336912A (en) | Buried plate type DRAM | |
| US5468670A (en) | Method for fabricating a semiconductor memory device having a stacked capacitor cell | |
| EP0057126B1 (fr) | Procédé de fabrication d'une structure de transistors | |
| US7211858B2 (en) | Split gate storage device including a horizontal first gate and a vertical second gate in a trench | |
| JPH0560649B2 (fr) | ||
| KR100802215B1 (ko) | 반구형 실리콘을 갖는 실리콘 전극 형성에 의한 커패시터제조방법 | |
| EP0967646A2 (fr) | Matériau d'isolation à faible courant de fuite et faible capacité | |
| JPH03209868A (ja) | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル | |
| US5026659A (en) | Process for fabricating stacked trench capacitors of dynamic ram | |
| US5410503A (en) | Semiconductor memory device having memory cells including transistors and capacitors | |
| US5789291A (en) | Dram cell capacitor fabrication method | |
| US6337244B1 (en) | Method of forming flash memory | |
| US6159785A (en) | Semiconductor device and manufacturing method thereof | |
| FR2485261A1 (fr) | Fabrication mos auto-alignee | |
| FR2647267A1 (fr) | Cellule de memoire vive dynamique et procede de fabrication | |
| FR2651368A1 (fr) | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. | |
| US5701264A (en) | Dynamic random access memory cell having increased capacitance | |
| US6245629B1 (en) | Semiconductor structures and manufacturing methods | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| US6538284B1 (en) | SOI device with body recombination region, and method | |
| KR20110135523A (ko) | 수직형 트랜지스터의 불순물영역 형성방법 및 이를 이용한 수직형 트랜지스터 제조방법 | |
| US7700431B2 (en) | Method for manufacturing a semiconductor device having polysilicon plugs | |
| EP1517377A1 (fr) | Transistor bipolaire |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20080131 |