JPH01101664A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01101664A JPH01101664A JP62260008A JP26000887A JPH01101664A JP H01101664 A JPH01101664 A JP H01101664A JP 62260008 A JP62260008 A JP 62260008A JP 26000887 A JP26000887 A JP 26000887A JP H01101664 A JPH01101664 A JP H01101664A
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- JP
- Japan
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- diffusion layer
- layer
- polycrystalline silicon
- groove
- region
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシリコン基板と逆導電型の拡散層領域に溝を設
け、この溝に導電材料を埋込んだ半導体集積回路装置に
関する。
け、この溝に導電材料を埋込んだ半導体集積回路装置に
関する。
［従来の技術］
従来、基板表面の拡散層領域中に形成した溝に多結晶シ
リコン等の導電材料を埋込み、この導電材料層と前記拡
散層とを電気的に接続した半導体集積回路装置において
は、前記導電材料の層を溝内から前記拡散層の表面上ま
で延在させて形成し、拡散層の表面にて導電材料層と拡
散層とを物理的及び電気的に接続している。
リコン等の導電材料を埋込み、この導電材料層と前記拡
散層とを電気的に接続した半導体集積回路装置において
は、前記導電材料の層を溝内から前記拡散層の表面上ま
で延在させて形成し、拡散層の表面にて導電材料層と拡
散層とを物理的及び電気的に接続している。
［発明が解決しようとする問題点］
しかしながら、上述した従来の半導体集積回路装置にお
いては、溝内の導電材料と拡散層とを電気的に接続する
ために、溝内の導電材料の層を拡散層の表面上にまで延
在させて拡散層の表面にて拡散層と導電材料層とを物理
的に重ね合わせているので、拡散層と前記導電材料層と
の電気的接続のために、拡散層の表面上に接続用の領域
を確保する必要がある。このため、半導体集積回路装置
の高集積化が阻害されている。
いては、溝内の導電材料と拡散層とを電気的に接続する
ために、溝内の導電材料の層を拡散層の表面上にまで延
在させて拡散層の表面にて拡散層と導電材料層とを物理
的に重ね合わせているので、拡散層と前記導電材料層と
の電気的接続のために、拡散層の表面上に接続用の領域
を確保する必要がある。このため、半導体集積回路装置
の高集積化が阻害されている。
本発明はかかる問題点に鑑みてなされたものであって、
溝内の導電材料層と拡散層との電気的接続のための領域
を拡散層の表面上に確保する必要がなく、高集積化が容
易の半導体集積回路装置を提供することを目的とする。
溝内の導電材料層と拡散層との電気的接続のための領域
を拡散層の表面上に確保する必要がなく、高集積化が容
易の半導体集積回路装置を提供することを目的とする。
［問題点を解決するための手段］
本発明に係る半導体集積回路装置は、シリコン基板と、
シリコン基板の表面に形成され前記基板と逆導電型の拡
散層と、この拡散層領域に設けられた溝の内部に形成さ
れ前記拡散層とこの溝の側壁にて電気的に接続された導
電材料層とを有することを特徴とする。
シリコン基板の表面に形成され前記基板と逆導電型の拡
散層と、この拡散層領域に設けられた溝の内部に形成さ
れ前記拡散層とこの溝の側壁にて電気的に接続された導
電材料層とを有することを特徴とする。
［作用］
本発明においては、溝内の導電材料層と基板表面に形成
された拡散層とは、溝の側壁にて物理的に接触すること
により、電気的に接続される。従って、導電材料層と拡
散層との接続が、溝の側壁面にてなされ、従来のように
拡散層の表面にこの接続領域を確保することが不要であ
る。このため、拡散層の面積を増大させることなく一層
多数の素子を形成して高集積化することが可能である。
された拡散層とは、溝の側壁にて物理的に接触すること
により、電気的に接続される。従って、導電材料層と拡
散層との接続が、溝の側壁面にてなされ、従来のように
拡散層の表面にこの接続領域を確保することが不要であ
る。このため、拡散層の面積を増大させることなく一層
多数の素子を形成して高集積化することが可能である。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ｅ）は本発明の実施例に係る半導体集積回路装
置を示す断面図、第１図（ａ）乃至（ｄ）はその製造方
法を工程順に示す断面図である。
置を示す断面図、第１図（ａ）乃至（ｄ）はその製造方
法を工程順に示す断面図である。
この実施例は、本発明をスタック型のダイナミック・ラ
ムのセルに適用した場合のものである。
ムのセルに適用した場合のものである。
第１図（ｅ）に示すように、Ｐ型Ｓｉ基板１には、その
表面上に、ゲート酸化膜３を介して多結晶シリコンゲー
ト電極４が形成されており、その表層部にリンイオンを
１０ ”／ ｃｒｄ以上の不純物濃度でイオン注入した
ｎ−拡散層２が形成されている。
表面上に、ゲート酸化膜３を介して多結晶シリコンゲー
ト電極４が形成されており、その表層部にリンイオンを
１０ ”／ ｃｒｄ以上の不純物濃度でイオン注入した
ｎ−拡散層２が形成されている。
更に、基板１及びゲート電極４を覆うようにして、シリ
コン窒化Ｍ５及びＣＶＤ酸化膜６が形成されている。
コン窒化Ｍ５及びＣＶＤ酸化膜６が形成されている。
一方のｎ−拡散層２の形成領域内には所定深さの溝８が
形成されており、この溝８の底面及び側面下半部のｎ−
拡散層２よりも深い位置には、シリコン酸化膜９及び多
結晶シリコン領域１０ａが積層形成されている。また、
ゲート電極４の上面の一部及び一方の側面並びに溝８の
側面及び底面を覆うようにして多結晶シリコン領域１１
ａが形成されている。この多結晶シリコン領域１１ａに
はリンが拡散されている。そして、この多結晶シ□
リコン領域１１ａを被覆してシリコン酸化膜１２及びリ
ンドープ多結晶シリコン層１３が積層形成されている。
形成されており、この溝８の底面及び側面下半部のｎ−
拡散層２よりも深い位置には、シリコン酸化膜９及び多
結晶シリコン領域１０ａが積層形成されている。また、
ゲート電極４の上面の一部及び一方の側面並びに溝８の
側面及び底面を覆うようにして多結晶シリコン領域１１
ａが形成されている。この多結晶シリコン領域１１ａに
はリンが拡散されている。そして、この多結晶シ□
リコン領域１１ａを被覆してシリコン酸化膜１２及びリ
ンドープ多結晶シリコン層１３が積層形成されている。
このようにして構成された素子は、多結晶シリコン領域
１１ａを電荷蓄積層とし、多結晶シリコン層１３を電極
プレートとするスタック型のダイナミック・ラムのセル
である。拡散層２は溝８の側面に現れており、この側面
にて拡散Ｍ２と多結晶シリコン領域１１ａとが物理的に
接触している。
１１ａを電荷蓄積層とし、多結晶シリコン層１３を電極
プレートとするスタック型のダイナミック・ラムのセル
である。拡散層２は溝８の側面に現れており、この側面
にて拡散Ｍ２と多結晶シリコン領域１１ａとが物理的に
接触している。
そして、多結晶シリコン領域１１ａにはリンが拡散され
ているので、拡酸層２と多結晶シリコン領域１１ａとが
電気的に接続される。従来のスタック型ダイナミック・
ラムのセルにおいては溝を形成しない。このため、ダイ
ナミック・ラムが高集積化するにつれて蓄積電荷量が不
足する。しかしながら、本発明においては、溝８を利用
して電荷蓄積層及び電極プレートを形成することができ
るので、集積度を損なうことな（、蓄積電荷量の増大が
可能である。
ているので、拡酸層２と多結晶シリコン領域１１ａとが
電気的に接続される。従来のスタック型ダイナミック・
ラムのセルにおいては溝を形成しない。このため、ダイ
ナミック・ラムが高集積化するにつれて蓄積電荷量が不
足する。しかしながら、本発明においては、溝８を利用
して電荷蓄積層及び電極プレートを形成することができ
るので、集積度を損なうことな（、蓄積電荷量の増大が
可能である。
次に、このように構成される半導体集積回路装置の製造
方法について説明する。
方法について説明する。
第１図（ａ）において、Ｐ型Ｓｉ基板１は比抵抗が例え
ば１Ω０であり、その表面には、リンイオンを、例えば
、４ＱＫｅＶ及びＩＥｃｍ−”の注入条件でイオン注入
することにより、リンイオンが１０１８／ ｃｒｄ以上
の濃度でドープされたｎ−拡散層２が形成されている。
ば１Ω０であり、その表面には、リンイオンを、例えば
、４ＱＫｅＶ及びＩＥｃｍ−”の注入条件でイオン注入
することにより、リンイオンが１０１８／ ｃｒｄ以上
の濃度でドープされたｎ−拡散層２が形成されている。
基板１の表面上には、膜厚が３００人のゲート酸化膜３
が形成されており、ゲート酸化膜３上にはｎ＋型の多結
晶シリコンゲート電極４が形成されている。
が形成されており、ゲート酸化膜３上にはｎ＋型の多結
晶シリコンゲート電極４が形成されている。
そして、全面に膜厚が５００人のシリコン窒化膜５が形
成されており、更に、シリコン窒化膜５上には気相成長
（ＣＶＤ）法により膜厚が２０００人のシリコン酸化膜
６が形成されている。
成されており、更に、シリコン窒化膜５上には気相成長
（ＣＶＤ）法により膜厚が２０００人のシリコン酸化膜
６が形成されている。
このような層構成体に対して、先ず、第１図（ｂ）に示
すように、ｎ−拡散層２が形成されている領域の適所を
除いて、フォトレジストアをパターン形成する。次いで
、このフォトレジスト７をマスクにして、写真蝕刻法に
よりシリコン酸化膜６、シリコン窒化膜５、ゲート酸化
膜３及びｎ−拡散層２を局所的に除去し、更に基板１を
所定の深さに亘って除去することにより、溝８を形成す
る。この溝８は、例えば、開口面積が１μｍＸ１μｍで
深さがｎ−拡散層２の表面から５μｍである。
すように、ｎ−拡散層２が形成されている領域の適所を
除いて、フォトレジストアをパターン形成する。次いで
、このフォトレジスト７をマスクにして、写真蝕刻法に
よりシリコン酸化膜６、シリコン窒化膜５、ゲート酸化
膜３及びｎ−拡散層２を局所的に除去し、更に基板１を
所定の深さに亘って除去することにより、溝８を形成す
る。この溝８は、例えば、開口面積が１μｍＸ１μｍで
深さがｎ−拡散層２の表面から５μｍである。
次に、第１図（ｃ）に示すように、フォトレジスト７を
除去した後、溝８の側面及び底面を、例えば、５００人
の厚さで酸化し、ｆ！４８の側面及び底面上にシリコン
酸化膜９を成長させる。この５００人の厚さの酸化処理
においては、シリコン窒化膜５によりｎ−拡散Ｎ２上の
酸化膜３の成長が防止されるので、ｎ−拡散層２上に酸
化膜が新たに形成されることはない。次いで、シリコン
酸化膜９及びＣＶＤ酸化膜６上に多結晶シリコン層１０
を、例えば、１０００人の膜厚で被着する。
除去した後、溝８の側面及び底面を、例えば、５００人
の厚さで酸化し、ｆ！４８の側面及び底面上にシリコン
酸化膜９を成長させる。この５００人の厚さの酸化処理
においては、シリコン窒化膜５によりｎ−拡散Ｎ２上の
酸化膜３の成長が防止されるので、ｎ−拡散層２上に酸
化膜が新たに形成されることはない。次いで、シリコン
酸化膜９及びＣＶＤ酸化膜６上に多結晶シリコン層１０
を、例えば、１０００人の膜厚で被着する。
次に、第１図（ｄ）に示すように、異方性のドライエツ
チングにより、多結晶シリコン層１０をエツチングして
、そのＣＶＤ酸化膜６上の部分及び半導体基板１の表面
から約０．５μｍ下方の位置までの溝側壁部分を除去し
、この位置から下方の溝側壁の部分に多結晶シリコン領
域１０ａを残存させる。また、同時に、シリコン酸化膜
９における基板１の表面から約０．５μｍ下方の位置ま
での溝側壁部分を除去し、拡散層２を溝側壁にて露出さ
せる。
チングにより、多結晶シリコン層１０をエツチングして
、そのＣＶＤ酸化膜６上の部分及び半導体基板１の表面
から約０．５μｍ下方の位置までの溝側壁部分を除去し
、この位置から下方の溝側壁の部分に多結晶シリコン領
域１０ａを残存させる。また、同時に、シリコン酸化膜
９における基板１の表面から約０．５μｍ下方の位置ま
での溝側壁部分を除去し、拡散層２を溝側壁にて露出さ
せる。
その後、多結晶シリコンＪｔｌｌｌを２０００人の厚さ
で全面に被着し、多結晶シリコン層１１にリンを拡散さ
せる。このリン拡散により、ｎ−拡散層２と、多結晶シ
リコン層１１とは電気的に接続される。
で全面に被着し、多結晶シリコン層１１にリンを拡散さ
せる。このリン拡散により、ｎ−拡散層２と、多結晶シ
リコン層１１とは電気的に接続される。
次に、第１図（ｅ）に示すように、多結晶シリコン層１
１を写真蝕刻法によりパターニングし、ゲート電極４上
の一部の部分及びその側壁部分と溝８内の部分とを含む
領域に多結晶シリコン領域１１ａを形成する。その後、
多結晶シリコン領域１１ａの表面に１００人の厚さの酸
化膜１２を形成し、更に、リンドープの多結晶シリコン
層を２０００人の膜厚で全面に被着した後パターニング
して、酸化膜１２を囲むようにしてリンドープ多結晶シ
リコン層１３を形成する。このようにして、多結晶シリ
コン領域１１ａが電荷蓄積層、多結晶シリコン層１３が
電極プレートであるスタック型のダイナミック・ラムの
セルが得られる。
１を写真蝕刻法によりパターニングし、ゲート電極４上
の一部の部分及びその側壁部分と溝８内の部分とを含む
領域に多結晶シリコン領域１１ａを形成する。その後、
多結晶シリコン領域１１ａの表面に１００人の厚さの酸
化膜１２を形成し、更に、リンドープの多結晶シリコン
層を２０００人の膜厚で全面に被着した後パターニング
して、酸化膜１２を囲むようにしてリンドープ多結晶シ
リコン層１３を形成する。このようにして、多結晶シリ
コン領域１１ａが電荷蓄積層、多結晶シリコン層１３が
電極プレートであるスタック型のダイナミック・ラムの
セルが得られる。
第２図は本発明の第２の実施例を示す縦断面図である。
Ｐ型Ｓｉ基板２０の表層部に不純物濃度が２ Ｘ １０
１も／−のＰウェル２１が形成されており、基板２０上
には３００人の厚さのゲート酸化膜２２が形成されてい
る。基板２０のＰウェル２１の表面にはｎ＋拡散層２３
が形成されており、ゲート酸化膜２２上には多結晶シリ
コンゲート電極２４が形成されている。一方の拡散層２
３には、深さが３μｍの溝２５が形成されており、膜厚
が５０００人の眉間絶縁膜２６を介してゲート電極２４
の一部の領域上に形成された多結晶シリコン層２７は溝
２５内にも延在して溝２５の側面及び底面にも形成され
ている。この多結晶シリコン層２７上には膜厚が１００
人のシリコン酸化膜２８が形成されており、このシリコ
ン酸化膜２８を囲む多結晶シリコン層２９が形成されて
いる。
１も／−のＰウェル２１が形成されており、基板２０上
には３００人の厚さのゲート酸化膜２２が形成されてい
る。基板２０のＰウェル２１の表面にはｎ＋拡散層２３
が形成されており、ゲート酸化膜２２上には多結晶シリ
コンゲート電極２４が形成されている。一方の拡散層２
３には、深さが３μｍの溝２５が形成されており、膜厚
が５０００人の眉間絶縁膜２６を介してゲート電極２４
の一部の領域上に形成された多結晶シリコン層２７は溝
２５内にも延在して溝２５の側面及び底面にも形成され
ている。この多結晶シリコン層２７上には膜厚が１００
人のシリコン酸化膜２８が形成されており、このシリコ
ン酸化膜２８を囲む多結晶シリコン層２９が形成されて
いる。
このように構成された半導体集積回路装置も、スタック
型のダイナミック・ラムのセルであるが、第１の実施例
においては、溝側壁を酸化し、しかも溝の表面近くで拡
散層２と多結晶シリコン層１１との間のコンタクトを形
成するため、工程が若干複雑である。しかしながら、第
２の実施例においては、溝側面を酸化することなく多結
晶シリコン層２７を溝２５の側壁及び底面に直接被着す
るので、工程は極めて簡単になる。
型のダイナミック・ラムのセルであるが、第１の実施例
においては、溝側壁を酸化し、しかも溝の表面近くで拡
散層２と多結晶シリコン層１１との間のコンタクトを形
成するため、工程が若干複雑である。しかしながら、第
２の実施例においては、溝側面を酸化することなく多結
晶シリコン層２７を溝２５の側壁及び底面に直接被着す
るので、工程は極めて簡単になる。
なお、多結晶シリコン層２７にはリンドープする必要が
あり、このリンドープ処理により隣接するセルの溝間に
パンチスルーが発生しやすくなる。
あり、このリンドープ処理により隣接するセルの溝間に
パンチスルーが発生しやすくなる。
しかしながら、この実施例においては、Ｐウェル２１を
形成しであるので、このパンチスルーの発生が防止され
る。
形成しであるので、このパンチスルーの発生が防止され
る。
［発明の効果］
以上説明したように本発明によれば、拡散層と、拡散層
領域に配設された溝の内部に形成された導電材料層とを
前記溝の側壁にて電気的に接続するので、従来のように
拡散層の平面的領域を増大させることなく、拡散層と導
電材料層とを接続することができるなめ、高集積化が可
能である。このように、本発明は、特にスタック型ダイ
ナミック・ラムのセルに適用した場合に、集積度を損な
うことなく、蓄積電荷量の増大が可能となり、極めて優
れた効果を奏する。
領域に配設された溝の内部に形成された導電材料層とを
前記溝の側壁にて電気的に接続するので、従来のように
拡散層の平面的領域を増大させることなく、拡散層と導
電材料層とを接続することができるなめ、高集積化が可
能である。このように、本発明は、特にスタック型ダイ
ナミック・ラムのセルに適用した場合に、集積度を損な
うことなく、蓄積電荷量の増大が可能となり、極めて優
れた効果を奏する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体集積回路装置の製造工程を示す縦断面図、第１図
（ｅ）はこの第１の実施例に係る半導体集積回路装置を
示す縦断面図−第２図は本発明の第２の実施例に係る半
導体集積回路装置を示す縦断面図である １、２０．Ｐ型Ｓｉ基板、２；ｎ−拡散層、３゜２２；
ゲート酸化膜、４，２４；ゲート電極、５；シリコン窒
化膜、６ 、ＣＶＤ酸化膜、８，２５；溝、９，２８；
シリコン酸化膜、１０，１１゜２７．２９：多結晶シリ
コン層、２１；Ｐウェル、２３；ｎ＋拡散層、２６：層
間絶縁膜 １：Ｐ望Ｓｒ基版 ５； シ１コシ受イ乙ル
険（ａ） 第１ 図（１） ９．１２；シリコンを費イ乙汽更 １０ａ：浦４ｔ
ｌ’ｘ艷σタ昂品シリコン願あ岐１０．１１：ＦｙＭ＆
シ・１コシ４ １１ａ； ９ｙ＊ｂｌｅ＝、すｙ
ン４Ａ第１ 図（２） ； Ｐ型５ｉＩａ
６：ＣＶＤ ｍ９．化Ａｍ。 第１図（３） 第２図 ２４；々−麿１偽
半導体集積回路装置の製造工程を示す縦断面図、第１図
（ｅ）はこの第１の実施例に係る半導体集積回路装置を
示す縦断面図−第２図は本発明の第２の実施例に係る半
導体集積回路装置を示す縦断面図である １、２０．Ｐ型Ｓｉ基板、２；ｎ−拡散層、３゜２２；
ゲート酸化膜、４，２４；ゲート電極、５；シリコン窒
化膜、６ 、ＣＶＤ酸化膜、８，２５；溝、９，２８；
シリコン酸化膜、１０，１１゜２７．２９：多結晶シリ
コン層、２１；Ｐウェル、２３；ｎ＋拡散層、２６：層
間絶縁膜 １：Ｐ望Ｓｒ基版 ５； シ１コシ受イ乙ル
険（ａ） 第１ 図（１） ９．１２；シリコンを費イ乙汽更 １０ａ：浦４ｔ
ｌ’ｘ艷σタ昂品シリコン願あ岐１０．１１：ＦｙＭ＆
シ・１コシ４ １１ａ； ９ｙ＊ｂｌｅ＝、すｙ
ン４Ａ第１ 図（２） ； Ｐ型５ｉＩａ
６：ＣＶＤ ｍ９．化Ａｍ。 第１図（３） 第２図 ２４；々−麿１偽
Claims (2)
- （１）シリコン基板と、シリコン基板の表面に形成され
前記基板と逆導電型の拡散層と、この拡散層領域に設け
られた溝の内部に形成され前記拡散層とこの溝の側壁に
て電気的に接続された導電材料層とを有することを特徴
とする半導体集積回路装置。 - （２）前記拡散層は不純物濃度が１０＾１＾８／ｃｍ＾
２以上であることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260008A JPH01101664A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260008A JPH01101664A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101664A true JPH01101664A (ja) | 1989-04-19 |
Family
ID=17342022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260008A Pending JPH01101664A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101664A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110763A (ja) * | 1987-10-23 | 1989-04-27 | Sony Corp | 半導体メモリ装置 |
| JPH01146353A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2651368A1 (fr) * | 1989-08-23 | 1991-03-01 | Gold Star Electronics | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. |
| JPH03116970A (ja) * | 1989-08-31 | 1991-05-17 | Goldstar Electron Co Ltd | 結合形積層構造コンデンサを使用したｄｒａｍセルの製造方法及び構造 |
| FR2664742A1 (fr) * | 1990-07-12 | 1992-01-17 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur pour memoire vive dynamique et son procede de fabrication. |
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-
1987
- 1987-10-15 JP JP62260008A patent/JPH01101664A/ja active Pending
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