JPH0724282B2 - ダイナミックｒａｍの積層溝型キャパシタの製造方法 - Google Patents
ダイナミックｒａｍの積層溝型キャパシタの製造方法Info
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- JPH0724282B2 JPH0724282B2 JP2110678A JP11067890A JPH0724282B2 JP H0724282 B2 JPH0724282 B2 JP H0724282B2 JP 2110678 A JP2110678 A JP 2110678A JP 11067890 A JP11067890 A JP 11067890A JP H0724282 B2 JPH0724282 B2 JP H0724282B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミック・ランダム・アクセス・メモリ
（DRAM）の積層溝型キャパシタ（STC）の製造方法、特
に溝相互の間が電気的に遮断されたSTC構造体の製造方
法に関するものである。
（DRAM）の積層溝型キャパシタ（STC）の製造方法、特
に溝相互の間が電気的に遮断されたSTC構造体の製造方
法に関するものである。
高密度DRAMに対する積層型キャパシタを実現するため
に、浅い溝がシリコン基板内に設けられ、その結果シャ
パシタの面積が増加し、それによって静電容量が増大す
る。その通常の製造工程は次の通りである： まず、第1A図に示されるように、CVD酸化物10および多
結晶シリコン膜（poly silicon films）11がゲート１の
上に順次析着される。第1B図に示されるように、溝２が
反応性イオンエッチング（RIE）を用いてコンタクト窓
を開けかつシリコン基板９までの蝕刻により形成され
る。蓄積ノードの役割を果す多結晶シリコン層４がCVD
によって析着され、かつ第1C図に示されるようにドーパ
ントの蒸気源からのイオン注入または拡散によりドーピ
ングされる。それからキャパシタ領域がフォト・エッチ
ングによって画成（規定）される。最後に、第1D図に示
されるように、薄い誘電体層６が多結晶シリコン蓄積ノ
ードの上に形成される。最終的に、全キャパシタ領域が
対向電極のための多結晶シリコン７で覆われる。従来技
術においては、多結晶シリコン層４へのドーピング後の
高温処理工程が、多結晶シリコン層からシリコン基板９
へのドーパントの外方拡散を引き起し、溝の周辺に拡散
領域12を形成する。ドレイン接合部と接触する拡散領域
の形成は、キャパシタと接合部との間の接触領域を増大
せしめる。
に、浅い溝がシリコン基板内に設けられ、その結果シャ
パシタの面積が増加し、それによって静電容量が増大す
る。その通常の製造工程は次の通りである： まず、第1A図に示されるように、CVD酸化物10および多
結晶シリコン膜（poly silicon films）11がゲート１の
上に順次析着される。第1B図に示されるように、溝２が
反応性イオンエッチング（RIE）を用いてコンタクト窓
を開けかつシリコン基板９までの蝕刻により形成され
る。蓄積ノードの役割を果す多結晶シリコン層４がCVD
によって析着され、かつ第1C図に示されるようにドーパ
ントの蒸気源からのイオン注入または拡散によりドーピ
ングされる。それからキャパシタ領域がフォト・エッチ
ングによって画成（規定）される。最後に、第1D図に示
されるように、薄い誘電体層６が多結晶シリコン蓄積ノ
ードの上に形成される。最終的に、全キャパシタ領域が
対向電極のための多結晶シリコン７で覆われる。従来技
術においては、多結晶シリコン層４へのドーピング後の
高温処理工程が、多結晶シリコン層からシリコン基板９
へのドーパントの外方拡散を引き起し、溝の周辺に拡散
領域12を形成する。ドレイン接合部と接触する拡散領域
の形成は、キャパシタと接合部との間の接触領域を増大
せしめる。
しかしながら、上述の従来技術においては、第1F図のA-
A線に沿った断面図である第1E図に示されるように、溝
の周囲のドーパントの拡散領域12の存在により溝相互間
に著しいリーク電流を引き起す。この溝間のリーク電流
の問題は、溝の間隔が小さくなるにつれて、そして／ま
たは溝の深さが増大するにつれて一層重大となる。この
構造のもう一つの欠点は、多結晶シリコン４の析着後の
溝の垂直形状が原因で、その後に形成される薄い誘電体
層６が溝底部の鋭い縁部に電気的に弱い箇所を有するこ
とである。それ故、このキャパシタ構造は、キャパシタ
電極間でリーク電流を発生させ、そのためにキャパシタ
の信頼性が低下することになる。
A線に沿った断面図である第1E図に示されるように、溝
の周囲のドーパントの拡散領域12の存在により溝相互間
に著しいリーク電流を引き起す。この溝間のリーク電流
の問題は、溝の間隔が小さくなるにつれて、そして／ま
たは溝の深さが増大するにつれて一層重大となる。この
構造のもう一つの欠点は、多結晶シリコン４の析着後の
溝の垂直形状が原因で、その後に形成される薄い誘電体
層６が溝底部の鋭い縁部に電気的に弱い箇所を有するこ
とである。それ故、このキャパシタ構造は、キャパシタ
電極間でリーク電流を発生させ、そのためにキャパシタ
の信頼性が低下することになる。
従って、本発明の目的は、上述した従来技術の欠点を克
服する製造方法を提供することにある。本発明は、従来
のSTC構造における溝間のリーク電流を減少させるため
の改善された方法を提供するものである。本発明はま
た、STC構造における薄い誘電体層の信頼性を高めるた
めの改善された方法を提供するものである。
服する製造方法を提供することにある。本発明は、従来
のSTC構造における溝間のリーク電流を減少させるため
の改善された方法を提供するものである。本発明はま
た、STC構造における薄い誘電体層の信頼性を高めるた
めの改善された方法を提供するものである。
本発明によれば、溝相互間のリーク電流を減少せしめる
DRAMのSTC構造体の製造方法が提供される。トランジス
タのゲート間にある溝の露出された表面が熱酸化物膜で
覆われる。溝底部には、トランジスタのソース／ドレイ
ンの導電型と反対型のドーパント（例えば、Ｎチャネル
MOSトランジスタの場合Ｐ型ドーパント）がイオン注入
される。接合部下方の溝側壁の部分が、CVDシリコンの
異方性RIEを用いて側方スペーサー・シリコン層によっ
て選択的に被覆される。側方スペーサー・シリコン層で
保護されない部分の熱酸化物膜は、湿式エッチングによ
り除去される。この溝構造では、キャパシタは、シリコ
ン層（蓄積ノード）、薄い誘電体層およびもう一つのシ
リコン層（対向プレート）の逐次的析着により形成され
る。
DRAMのSTC構造体の製造方法が提供される。トランジス
タのゲート間にある溝の露出された表面が熱酸化物膜で
覆われる。溝底部には、トランジスタのソース／ドレイ
ンの導電型と反対型のドーパント（例えば、Ｎチャネル
MOSトランジスタの場合Ｐ型ドーパント）がイオン注入
される。接合部下方の溝側壁の部分が、CVDシリコンの
異方性RIEを用いて側方スペーサー・シリコン層によっ
て選択的に被覆される。側方スペーサー・シリコン層で
保護されない部分の熱酸化物膜は、湿式エッチングによ
り除去される。この溝構造では、キャパシタは、シリコ
ン層（蓄積ノード）、薄い誘電体層およびもう一つのシ
リコン層（対向プレート）の逐次的析着により形成され
る。
本発明においては、熱酸化物層に包まれた溝の側壁は、
化学蒸着法（CVD）によるシリコンの析着とそれに続く
異方性ドライエッチング（乾式蝕刻）により得られる側
方スペーサー・シリコン層で覆われる。側方スペーサー
・シリコン層によって保護されない酸化物膜は湿式エッ
チングで除去されるので、溝の側壁部のみが酸化物膜／
シリコン二重層で覆われる。この酸化物膜は溝と溝との
間のリーク電流を取除く絶縁層としての役割を有する。
電気的遮断はまた、溝直下部にドーパント（添加不純
物）をイオン注入することによって改善される。さら
に、本発明のキャパシタ構造体は傾斜した形状の溝側壁
から構成され、鋭い縁部もないので、キャパシタの電気
的に弱い箇所をなくすことができる。
化学蒸着法（CVD）によるシリコンの析着とそれに続く
異方性ドライエッチング（乾式蝕刻）により得られる側
方スペーサー・シリコン層で覆われる。側方スペーサー
・シリコン層によって保護されない酸化物膜は湿式エッ
チングで除去されるので、溝の側壁部のみが酸化物膜／
シリコン二重層で覆われる。この酸化物膜は溝と溝との
間のリーク電流を取除く絶縁層としての役割を有する。
電気的遮断はまた、溝直下部にドーパント（添加不純
物）をイオン注入することによって改善される。さら
に、本発明のキャパシタ構造体は傾斜した形状の溝側壁
から構成され、鋭い縁部もないので、キャパシタの電気
的に弱い箇所をなくすことができる。
本発明の製造工程を、添付図面を用いてより視覚的に説
明する。
明する。
本発明の製造工程を、ＮチャネルMOSトランジスタを有
するSTC構造を例に挙げて詳細に説明する。
するSTC構造を例に挙げて詳細に説明する。
第2A図乃至第2D図を参照しながら、本発明の一連の加工
工程を述べることにする。
工程を述べることにする。
まず、第2A図に示されるように、溝が写真製版技術とRI
E技術を用いてトランジスタのゲート１間に形成され
る。それから厚さ数百オングストロームの酸化物膜３が
熱的に成長される。
E技術を用いてトランジスタのゲート１間に形成され
る。それから厚さ数百オングストロームの酸化物膜３が
熱的に成長される。
次に、Ｐ型ドーパント5aが溝２の底部に電気的遮断を付
与するためにイオン注入される。イオン注入の線量とエ
ネルギー値は酸化物膜の厚さ、後に第2B図で示されるよ
うに析着される蓄積ノードのシリコン層５のドーピング
量およびイオン注入による損傷等を考慮して決定され
る。
与するためにイオン注入される。イオン注入の線量とエ
ネルギー値は酸化物膜の厚さ、後に第2B図で示されるよ
うに析着される蓄積ノードのシリコン層５のドーピング
量およびイオン注入による損傷等を考慮して決定され
る。
イオン注入後、ドーピングされていない多結晶または非
晶質シリコン層４が1500〜3000Åの厚さに析着され、第
2C図に示すように、シリコン層４は、トランジスタのN+
接合領域の下にある溝の側壁を覆う側方スペーサー・シ
リコン層4aのみを残してRIEにより異方性エッチングが
施される。
晶質シリコン層４が1500〜3000Åの厚さに析着され、第
2C図に示すように、シリコン層４は、トランジスタのN+
接合領域の下にある溝の側壁を覆う側方スペーサー・シ
リコン層4aのみを残してRIEにより異方性エッチングが
施される。
それに続いて、熱酸化物膜３が湿式エッチングされ、そ
の結果、N+接合領域の側壁部が正確に開口される。この
工程において、接合部８より深い側壁部を覆う酸化物膜
3aは側方スペーサー・シリコン層4aにより保護されてい
るので除去されずに残る。キャパシタの蓄積ノードの役
割をする厚さ1000〜3000Åのシリコン層５が第2D図に示
されるように析着される。キャパシタ領域は通常のフォ
ト・エッチングを用いて画成される。
の結果、N+接合領域の側壁部が正確に開口される。この
工程において、接合部８より深い側壁部を覆う酸化物膜
3aは側方スペーサー・シリコン層4aにより保護されてい
るので除去されずに残る。キャパシタの蓄積ノードの役
割をする厚さ1000〜3000Åのシリコン層５が第2D図に示
されるように析着される。キャパシタ領域は通常のフォ
ト・エッチングを用いて画成される。
それから、薄い誘電体層６が析着され、それに続いてそ
の上が対向プレート用多結晶シリコン７で覆われる。
の上が対向プレート用多結晶シリコン７で覆われる。
上に述べた本発明の工程により形成されたSTC構造は、
次の観点から通常のものを上廻る利点を有する。
次の観点から通常のものを上廻る利点を有する。
（１）溝側壁の酸化物膜の存在が溝側壁を通してのリー
ク電流を妨げる。
ク電流を妨げる。
（２）溝２底部の下方のシリコン基板5aにＰ型ドーパン
トがドープされ、それにより溝底部を経由するリーク電
流が減少する。
トがドープされ、それにより溝底部を経由するリーク電
流が減少する。
（３）蓄積ノード用シリコン層５は溝の底部周辺に滑ら
かな凹状の隅部を有するので、薄い誘電体層は、均一な
厚さで、かつ電荷をリークさせる電気的に弱い箇所のな
い状態で析着される。このようにして、電極間のリーク
電流の低減された信頼性の高いキャパシタが製造でき
る。
かな凹状の隅部を有するので、薄い誘電体層は、均一な
厚さで、かつ電荷をリークさせる電気的に弱い箇所のな
い状態で析着される。このようにして、電極間のリーク
電流の低減された信頼性の高いキャパシタが製造でき
る。
前述の有益な特徴の故に、本発明のSTC構造は、溝がよ
り深くまた溝間隔がより狭くなる４メガビット以上の高
密度DRAMに対して適用可能である。
り深くまた溝間隔がより狭くなる４メガビット以上の高
密度DRAMに対して適用可能である。
前述の実施例は本発明の望ましい形態をしているが、本
発明の精神から逸脱することなしに本発明のプロセスを
種々変更しうることが理解されるべきである。それ故、
本発明の範囲は添付の特許請求の範囲によってのみ定め
られるべきである。
発明の精神から逸脱することなしに本発明のプロセスを
種々変更しうることが理解されるべきである。それ故、
本発明の範囲は添付の特許請求の範囲によってのみ定め
られるべきである。
第1A図乃至第1D図は従来技術による一連の製造工程を説
明するための第1F図におけるB-B線に沿った断面図、第1
E図は第1F図におけるA-A線に沿った断面図、第1F図は通
常のDRAMセルの平面図、第2A図乃至第2D図は本発明の一
連の製造工程を説明するための第1F図におけるB-B線に
沿った断面図である。 １はゲート、２は溝、３は熱酸化物膜、４はシリコン
層、4aは側方スペーサー・シリコン層、５は蓄積ノード
のシリコン層、5aはＰ型ドーパント、６は薄い誘電体
層、７は多結晶シリコン、８は接合部、９はシリコン基
板、10は酸化物、11は多結晶シリコン膜、12はドーパン
トの拡散領域。
明するための第1F図におけるB-B線に沿った断面図、第1
E図は第1F図におけるA-A線に沿った断面図、第1F図は通
常のDRAMセルの平面図、第2A図乃至第2D図は本発明の一
連の製造工程を説明するための第1F図におけるB-B線に
沿った断面図である。 １はゲート、２は溝、３は熱酸化物膜、４はシリコン
層、4aは側方スペーサー・シリコン層、５は蓄積ノード
のシリコン層、5aはＰ型ドーパント、６は薄い誘電体
層、７は多結晶シリコン、８は接合部、９はシリコン基
板、10は酸化物、11は多結晶シリコン膜、12はドーパン
トの拡散領域。
Claims (5)
- 【請求項１】トランジスタのゲート間へ溝を形成し、ま
た溝の側壁を通してのリーク電流を妨げるために熱酸化
物膜を成長せしめる工程； 溝底部を通してのリーク電流を妨げるためにトランジス
タの拡散領域の導電型（ＮチャネルMOSの場合はＰ型）
と反対の導電型のドーパントをイオン注入する工程； シリコン層の析着による溝側壁への側方スペーサー・シ
リコン層の形成および異方性反応性イオンエッチングを
行う工程； 側方スペーサー・シリコン層で保護されていない熱酸化
物膜に湿式エッチングを施し、次いで、キャパシタの蓄
積ノード用のシリコン層を析着する工程； および薄い誘電体層およびキャパシタプレートを通常の
方法で形成する工程； よりなることを特徴とするDRAMの積層溝型キャパシタ
（STC）の製造方法。 - 【請求項２】熱酸化物膜が通常の拡散炉中で厚さ数百オ
ングストロームに成長せしめられることを特徴とする請
求項１記載の方法。 - 【請求項３】イオン注入後、側方スペーサー用のドーピ
ングされていない多結晶もしくは非晶質シリコン層が15
00〜3000オングストロームの厚さに析着されることを特
徴とする請求項１記載の方法。 - 【請求項４】蓄積ノードの役割をするシリコン層が1000
〜3000オングストロームの厚さに析着され、それが湿式
エッチングを用いて熱酸化物層を開口することによりト
ランジスタの接合領域の横方向表面と接触することを特
徴とする請求項１記載の方法。 - 【請求項５】シリコン層は、得られる側方スペーサー・
シリコン層がトランジスタの接合の深さより深い溝側壁
部のみを覆うように反応性イオンエッチングにより異方
性エッチングされることを特徴とする請求項１記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012019A KR930006973B1 (ko) | 1989-08-23 | 1989-08-23 | 디램의 스택 트렌치 커패시터 제조방법 |
| KR12019 | 1989-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385757A JPH0385757A (ja) | 1991-04-10 |
| JPH0724282B2 true JPH0724282B2 (ja) | 1995-03-15 |
Family
ID=19289171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110678A Expired - Fee Related JPH0724282B2 (ja) | 1989-08-23 | 1990-04-27 | ダイナミックｒａｍの積層溝型キャパシタの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0724282B2 (ja) |
| KR (1) | KR930006973B1 (ja) |
| DE (1) | DE4010720C2 (ja) |
| FR (1) | FR2651368B1 (ja) |
| GB (1) | GB2235335B (ja) |
| NL (1) | NL193765C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10964832B2 (en) | 2016-10-11 | 2021-03-30 | Power Roll Limited | Capacitors in grooves |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000058506A (ko) * | 2000-06-07 | 2000-10-05 | 이순환 | 열기관 압축링에 삽입하여 열효율을 높이는 황동핀 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPH01101664A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体集積回路装置 |
| JPH01179450A (ja) * | 1988-01-08 | 1989-07-17 | Oki Electric Ind Co Ltd | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JP4093614B2 (ja) * | 1997-06-11 | 2008-06-04 | 旭化成ケミカルズ株式会社 | 固着剤組成物 |
| JPH1179450A (ja) * | 1997-09-12 | 1999-03-23 | Mita Ind Co Ltd | 自動原稿搬送装置の原稿分離機構 |
-
1989
- 1989-08-23 KR KR1019890012019A patent/KR930006973B1/ko not_active Expired - Fee Related
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1990
- 1990-04-03 DE DE4010720A patent/DE4010720C2/de not_active Expired - Fee Related
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- 1990-08-21 NL NL9001849A patent/NL193765C/nl not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10964832B2 (en) | 2016-10-11 | 2021-03-30 | Power Roll Limited | Capacitors in grooves |
| US10978603B2 (en) | 2016-10-11 | 2021-04-13 | Power Roll Limited | Energy storage |
Also Published As
| Publication number | Publication date |
|---|---|
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