FR2668668A1

FR2668668A1 - Generateur de tension de substrat pour un dispositif a semiconducteurs.

Info

Publication number: FR2668668A1
Application number: FR9013472A
Authority: FR
Inventors: Min Dong Sun; Seo Dong Il
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-10-30
Filing date: 1990-10-30
Publication date: 1992-04-30
Anticipated expiration: 2010-10-30
Also published as: DE4034668C2; US5157278A; GB9023725D0; JPH04179157A; FR2668668B1; GB2249412A; DE4034668A1; GB2249412B

Abstract

L'invention concerne la technologie des circuits intégrés. Un générateur de tension de substrat comprend un oscillateur (10) qui produit un signal d'oscillateur avec compensation de température, un circuit d'attaque de pompe de tension (20) qui produit des signaux d'horloge sous la dépendance de l'oscillateur, une pompe de tension (30) qui produit une tension de substrat sous la dépendance des signaux d'horloge, un détecteur de niveau (40) qui détecte la tension de substrat, et un circuit d'attaque d'oscillateur (50) qui applique la tension de polarisation nécessaire à l'oscillateur. Ce générateur de tension de substrat a des possibilités d'attaque de charge qui ne varient pas sous l'effet de variations de la température. Application aux circuits intégrés MOS.

Description

La présente invention concerne un circuit pour un dispositif à

semiconducteurs, et elle porte plus particulièrement sur un générateur de tension de

substrat qui est incorporé dans le dispositif à semi-

conducteurs.

Avec l'augmentation de la densité d'intégra-

tion des dispositifs à semiconducteurs, la taille de transistors a diminué récemment, ce qui a dégradé la fiabilité sur la tension d'alimentation et a augmenté la puissance consommée De ce fait, la plupart des

dispositifs à semiconducteurs comprennent un généra-

teur de tension de substrat qui-a pour fonctions de stabiliser la tension de seuil de transistors MOS (Métal-Oxyde-Semiconducteur), de réduire des capacités de jonction, et d'empêcher la formation de transistors parasites et un fonctionnement incorrect à cause du dépassement en sens négatif de portes TTL (logique

transistor-transistor) externes Il existe deux procé-

dés pour la génération de la tension de substrat l'un consiste à commander le pompage par la détection

de la tension de substrat si cette dernière est éloi-

gnée d'une valeur prédéterminée, et l'autre consiste à

commander la capacité de pompage en détectant le ni-

veau de signaux d'échantillonnage d'adresse de rangée

ou RAS.

Cependant, les performances du générateur de

tension de substrat classique se dégradent à une tem-

pérature élevée, ce qui entraîne une instabilité de la tension de substrat En particulier, dans le cas de

circuits CMOS (MOS Complémentaire), les caractéristi-

ques de déverrouillage sont susceptibles de se dégra-

der Cette dégradation est essentiellement occasionnée par un oscillateur dans le générateur de tension de substrat En effet, lorsque la température augmente, la fréquence d'oscillation de l'oscillateur diminue, ce qui fait varier la tension de substrat De plus,

lorsque les dimensions des dispositifs à semiconduc-

teurs se réduisent, les possibilités d'attaque de charge du générateur de tension de substrat diminuent, ce qui fait qu'un fonctionnement incorrect se produit

aisément et la fiabilité est dégradée.

Un but de l'invention est de procurer un gé-

nérateur de tension de substrat qui stabilise la ten-

sion de substrat en améliorant les possibilités d'at-

taque de charge.

Un autre but de l'invention est de procurer un générateur de tension de substrat qui réduise la

puissance consommée dans l'état de repos de disposi-

tifs à semiconducteurs.

Un autre but de l'invention est de procurer

un générateur de tension de substrat dont les possibi-

lités d'attaque de charge ne varient pas sous l'effet d'une variation de température, ce qui augmente la fiabilité. L'invention procure un générateur de tension

de substrat pour un dispositif à semiconducteurs com-

prenant: un oscillateur destiné à produire un signal d'oscillation dont la période d'oscillation n'est pas

variable, en compensant la valeur de résistance con-

formément à la variation de température; un circuit

d'attaque de pompe de tension qui est destiné à pro-

duire deux signaux d'horloge, avec une différence de

phase mutuelle de 1800, en recevant le signal d'oscil-

lation de l'oscillateur; une pompe de tension qui est

destinée à produire une tension de substrat en rece-

vant les signaux d'horloge du circuit d'attaque de

pompe de tension; un détecteur de niveau qui est des-

tiné à produire un signal d'horloge lorsque la tension

de substrat n'est pas maintenue à un niveau prédéter-

miné; et un circuit d'attaque d'oscillateur qui est

destiné à fournir la tension de polarisation de l'os-

cillateur conformément au signal d'horloge du détec-

teur de niveau.

D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la

description qui va suivre de modes de réalisation, et

en se référant aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique d'un circuit générateur de tension de substrat conforme à l'invention;

La figure 2 est un schéma de circuit détail-

lé d'un oscillateur conforme à l'invention;

La figure 3 est un schéma de circuit détail-

lé d'un circuit d'attaque de pompe de tension conforme à l'invention;

La figure 4 est un schéma de circuit détail-

lé d'un mode de réalisation qui illustre une pompe de tension conforme à l'invention;

La figure 5 est un schéma de circuit détail-

lé d'un autre mode de réalisation qui illustre une pompe de tension conforme à l'invention;

La figure 6 est un schéma de circuit détail-

lé d'un circui d'attaque d'oscillateur conforme à l'invention; et

La figure 7 est un diagramme séquentiel cor-

respondant à l'invention.

La figure 1 montre un schéma synoptique d'un

générateur de tension de substrat conforme à l'inven-

tion Le générateur de tension de substrat comprend un

oscillateur 10, un circuit d'attaque de pompe de ten-

sion 20, une pompe de tension 30, un détecteur de ni-

veau 40 et un circuit d'attaque d'oscillateur 50.

L'oscillateur 10 produit un signal d'oscillation pré-

déterminé MOSC dont la période d'oscillation ne varie

pas en fonction de la température, du fait que la va-

leur de résistance est compensée conformément à la va-

riation de température Le circuit d'attaque de pompe de tension 20 génère deux signaux d'horloge CK et CK, sous l'effet de la réception du signal d'oscillation O OSC La pompe de tension 30 génère une tension de

substrat négative VBB, et le circuit d'attaque d'os-

cillateur 50 fournit des tensions de polarisation VOP et VON si le niveau détecté de la tension de substrat

VBB n'est pas le niveau désiré.

La figure 2 montre un schéma de circuit dé-

taillé de l'oscillateur 10 de la figure 1 Sur la fi-

gure 2, l'oscillateur 10 comporte N (nombre impair) inverseurs Il In, qui sont connectés mutuellement en

série et qui forment ensemble un oscillateur en anneau.

De plus, des transistors PMOSM Pl M Pn et R Pl R Nn

sont respectivement connectés entre des bornes de ten-

sion d'alimentation Vcc et les inverseurs Il In, tandis que des transistors NMOS MN 1 N Mn et RN 1 R Nn

sont respectivement connectés entre des bornes de mas-

se et les inverseurs Il In La tension de sortie VTP de l'oscillateur 10 maintient la tension de grille n VTP conformément à la somme des tensions de seuil VTP

des transistors PMOS M Pl M Pn.

Cependant, la valeur absolue de la tension

de seuil VTP est réduite sous l'effet de l'augmenta-

tion de la température, ce qui fait que les transis-

tors PMOS M Pl M Pn sont susceptibles d'être bloqués

sous l'effet de l'augmentation de la tension de grille.

Par conséquent, pour éviter la variation de la période

d'oscillation, on doit compenser la valeur de résis-

tance en correspondance avec l'augmentation de la tem-

pérature, de manière que les transistors PMOS M Pl -

M Pn soient mis en parallèle avec les transistors PMOS R Pl R Pn, qui sont toujours à l'état conducteur-,

avec leurs grilles connectées à la masse.

D'autre part, si les transistors NMOS MN 1 -

M Nn sont connectés entre les inverseurs Il In et les bornes de masse, et si les tensions de grille sont maintenues à Vcc-n TT, les transistors NM Os MN 1 M Nn sont susceptibles d'être bloqués sous l'effet de l'augmentation de la valeur absolue de la tension de

seuil V qui est due à l'augmentation de la température.

Par conséquent, pour résoudre ce problème, les tran-

sistors NMOS RNI R Nn dont les grilles sont connec-

tées à la borne d'alimentation Vcc doivent être con-

nectés en parallèle avec les transistors MOS MN 1 M Nn.

La figure 3 montre un schéma de circuit dé-

taillé du circuit d'attaque de pompe de tension 20 de la figure 1 Le circuit d'attaque de pompe de tension 20 comprend deux inverseurs amplificateurs-séparateurs

qui sont destinés à remplir une fonction d'amplifica-

tion-séparation pour le signal d'entrée O OSC qui pro-

vient de l'oscillateur 10, des moyens de retard 25 pour retarder d'une durée prédéterminée le signal de sortie des inverseurs In+ 1 et In+ 2, et des portes OU et NON-ET qui fournissent les signaux d'horloge CK et CK Si une impulsion de niveau haut est fournie par l'oscillateur 10 pendant une durée prédéterminée, elle est appliquée aux moyens de retard 25 et aux bornes d'entrée des portes OU et NON-ET, par l'intermédiaire

des inverseurs amplificateurs-séparateurs In+ 1 et In+ 2.

De plus, le signal qui est retardé par les moyens de retard 25 est appliqué aux autres bornes d'entrée des

portes OU et NON-ET respectives.

Ensuite, la porte OU fournit un signal d'hor-

loge de niveau haut CK, qui monte sur le front montant du signal amplifié par les inverseurs In+ 1 et In+ 2, et

qui descend sur le front descendant du signal de sor-

tie des moyens de retard 25 De plus, la porte NON-ET

fournit un signal d'horloge de niveau bas CK, qui des-

cend sur le front montant du signal de sortie des

moyens de retard 25 et qui monte sur le front descen-

dant du signal amplifié par les inverseurs In+ 1 et In+ 2 Ainsi, la porte OU fournit le signal d'horloge CK dont l'intervalle d'état haut est prolongé par la

durée de retard des moyens de retard 25, et elle four-

nit également le signal d'horloge CK qui est déphasé de 1800 par rapport au signal d'horloge CK En outre, si l'oscillateur 10 fournit un signal d'oscillation O OSC de niveau bas, chaque porte OU et NON-OU fournit

les signaux d'horloge CK et CK d'une manière opposée.

La figure 4 montre un schéma de circuit dé-

taillé de la pompe de tension 30 qui est représentée sur la figure 1 La pompe de tension 30 comprend des transistors PMOS PM 1 PM 10 Les transistors PMOS PM 1 PM 4 remplissent la fonction de condensateurs de pompage, sous l'effet de l'application des signaux d'horloge CK et CK Les transistors PMOS P 5 et P 10 remplissent la fonction de diodes, et les sources de ces transistors sont connectées à un noeud de tension de substrat 39, tandis que leurs grilles et leurs drains sont connectés en commun aux noeuds 31 et 37,

pour un pompage avec une valeur de tension négative.

Les sources des transistors PMOS P 6 et P 9 sont connec-

tées aux noeuds 31 et 37, leurs drains sont connectés

à la masse et leurs grilles sont connectées aux gril-

les des transistors PMOS PM 2 et PM 3, de façon à con-

duire le courant de substrat vers les bornes de masse, à partir de la ligne de tension de substrat 39 Les grilles et les sources des transistors PMOS P 7 et P 8

sont connectées mutuellement en commun pour être re-

liées à la masse, et leurs drains sont connectés aux grilles des transistors PMOS PM 6 et PM 9, de façon à empêcher que la tension de grille se s'élève au-dessus de la tension de seuil Les transistors PMOS PM 1 PM 4 constituent un condensateur, dans une configuration dans laquelle leurs sources et leurs drains connectés

ensemble reçoivent respectivement les signaux d'horlo-

ge CK et CK.

Si l'oscillateur 10 fournit un signal d'os- cillation OOSC de niveau haut, le circuit d'attaque de pompe de tension 20 applique à la pompe de tension 30 un signal d'horloge de niveau haut CK et un signal d'horloge de niveau bas CK, avec un retard d'une durée

prédéterminée Ces signaux d'horloge CK et CK sont ap-

pliqués aux transistors PMOS PM 1 PM 4 qui constituent la capacité de pompage Ainsi, le potentiel aux noeuds 33 et 37 prend une valeur négative -Vcc, sous l'effet

de la capacité de pompage des transistors PMOS respec-

tifs PM 2 et PM 4 De plus, le potentiel au noeud 31 de-

vient le potentiel de la masse, sous l'effet des tran-

sistors PMOS PM 1 et PM 6, et le potentiel à un noeud 35 correspond à la tension de seuil V Tp sous l'effet des

transistors PMOS PM 3 et PM 8.

Dans ces conditions, le transistor PMOS PM 10 est débloqué et par conséquent la charge de substrat qui correspond au courant qui circule à partir du noeud de tension de substrat est emmagasinée au noeud

37 Simultanément, la charge de substrat qui est emma-

gasinée au noeud 31 fait circuler un courant vers la

masse par l'intermédiaire du transistor PMOS PM 6 pen-

dant la période précédente au cours de laquelle le si-

gnal d'oscillation OSC qui est fourni par l'oscilla-

teur est dans un état de niveau bas, et la charge pré-

citée est déchargée à la masse par l'intermédiaire du

transistor PMOS PM 6.

En outre, si le signal d'oscillation OOSC est appliqué avec un état de niveau bas, le circuit d'attaque de pompe de tension 20 fournit le signal d'horloge de niveau bas CK et le signal d'horloge de

niveau haut CK.

Ensuite, la charge correspondant au courant de substrat est emmagasinée au noeud 31, et la charge

de courant de substrat au noeud 37 est mise en commu-

nication avec la masse par l'intermédiaire du transis-

tor PMOS PM 9, dans une condition dans laquelle les si-

gnaux d'horloge CK et CK ne passent pas dans un état de niveau bas, bien que l'état du signal d'oscillation 0 OSC soit changé On empêche ainsi que la tension de substrat VBB ne prenne une valeur de tension positive

à cause de la connexion directe entre le noeud de ten-

sion de substrat 39 et la borne de tension de masse.

Comme mentionné ci-dessus, le circuit de pompe de tension est attaqué par les signaux d'horloge CK et CK, de façon à augmenter le rendement de pompage

et à maintenir la tension de substrat dans une condi-

tion stable De plus, si la pompe de tension 20 qui comprend les transistors PMOS PM 1 PM 10 est réalisée

en technologie CMOS à caisson de-type N, on peut évi-

ter le phénomène de déverrouillage.

La figure 5 montre un autre mode de réalisa-

tion de la pompe de tension 30 de la figure 1 Sur la

figure 5, les signaux d'horloge CK et CK sont appli-

qués aux noeuds de substrat des transistors PMOS PM 5 -

PM 10, mais non à ceux des transistors PMOS PM 1 PM 4,

qui sont respectivement utilisés à titre de condensa-

teurs de pompage.

De façon plus détaillée, le signal d'horloge CK est appliqué aux substrats des transistors PMOS PM 5, PM 6 et PM 8, tandis que le signal d'horloge CK est appliqué aux substrats des transistors PMOS PM 7, PM 9 et PM 10 Les caractéristiques de conduction/blocage

des transistors PMOS sont donc améliorées d'une maniè-

re telle que la tension de seuil soit diminuée dans l'état conducteur, tandis qu'elle est augmentée dans

l'état bloqué Le rendement de pompage est donc amé-

lioré encore davantage.

La figure 6 montre un schéma de circuit dé-

taillé du circuit d'attaque d'oscillateur 50 de la fi-

gure 1 Le circuit d'attaque d'oscillateur 50 est con-

necté au détecteur de niveau 40, de façon que les si-

gnaux de validation O en et Oen que le détecteur de ni-

veau 40 produit après avoir détecté l'état ou le ni-

veau de la tension de substrat VBB, soient appliqués aux grilles des transistors PMOS et NMOS (PM 11, NM 1) et (MP 16, PN 6) qui forment ensemble un inverseur Les transistors NMOS NM 2 et NM 3 sont connectés entre le

transistor PMOS PM 11 et une borne de sortie, pour rem-

plir la fonction de diodes, et une résistance de pola-

risation Rl est connectée entre le transistor NMOS NM 1

et la masse.

De plus, deux transistors NMOS NM 4 et NM 5

qui fonctionnent en diodes, sont connectés entre l'ali-

mentation et la borne de sortie, et un condensateur Cn est connecté entre la borne de sortie et la masse Une résistance R 2 est connectée entre l'alimentation et le transistor PMOS PM 16, et des transistors PMOS PM 12 et PM 13 sont connectés entre la borne de sortie et le transistor NMOS NM 6 De plus, des transistors PMOS PM 14 et PM 15 sont connectés en série entre la borne de sortie et la masse, en parallèle avec un condensateur Cn+l. Si le noeud 39 du circuit d'attaque de pompe de tension 30 n'est pas maintenu à son niveau désiré, les signaux d'horloge O en et Oen qui sont fournis par le détecteur de niveau 40 prennent respectivement des

niveaux haut et bas Par conséquent, les signaux d'hor-

loge Oen et Oen débloquent les transistors PMOS et

NMOS PM 11 et NM 6, pour émettre les tensions de polari-

sation V et V vers l'oscillateur 10, afin d'activer

ON OP

ce dernier Les tensions de polarisation VO Net Vop ont les valeurs suivantes: Von= Vcc-2 V T et Vop = 2 VTP'

La tension de polarisation V correspond à chaque ten-

ON sion-de seuil de chaque transistor NMOS NM 2 et NM 3, et la tension de polarisation VO correspond à chaque tension de seuil de chaque transistor PMOS PM 12 et

PM 13.

Au contraire, si le noeud 39 du circuit d'attaque de pompe de tension 30 a un niveau désiré, chacun des signaux d'horloge O en et O en du détecteur de niveau 40 prend respectivement le niveau bas et le niveau haut Par conséquent, ces signaux d'horloge Oen et O en débloquent les transistors NMOS et PMOS NM 1 et PM 16, pour commander les tensions de polarisation VT

et VT Pl de façon que l'oscillateur 10 ne soit pas ac-

tivé et que le noeud 39 conserve continuellement le

niveau désiré.

Les lignes (A) à (D) de la figure 7 montrent les formes d'onde de sortie des éléments respectifs dans le générateur de tension de substrat La ligne A de la figure 7 montre un signal d'oscillation O OSC qui est produit par l'oscillateur 10 La ligne (B) de la figure 7 montre l'action des moyens de retard 25 dans

le circuit d'attaque de pompe de tension 20.

Les lignes (C) et (D) de la figure 7 mon-

trent les signaux d'horloge CK et CK que fournit le circuit d'attaque de pompe de tension 20 conformément à la combinaison des signaux qui sont représentés aux lignes (A) et (B) de la figure 7 Dans les signaux d'horloge CK et CK, l'intervalle d'état haut est plus long que le signal d'oscillateur O OSC, avec un écart

correspondant à la durée de retard des moyens de re-

tard 25, tandis que l'intervalle d'état bas est plus court que le signal d'oscillation O OSC Par conséquent, les signaux d'horloge CK et CK ne passent pas à l'état il bas en même temps De plus, les lignes (E) à (H) de la figure 7 montrent les formes d'onde de tension aux noeuds 31, 33, 35 et 37, et on voit que les tensions aux noeuds 31 et 37 ne passent pas au nivau bas en même temps, ce qui fait que la tension de substrat est

maintenue stable.

Comme on l'a indiqué précédemment, l'inven-

tion permet de maintenir inchangée la possibilité

d'attaque de charge, en compensant la valeur de résis-

tance conformément à la variation de température, ce

qui a pour effet d'améliorer la fiabilité de disposi-

tifs à semiconducteurs et de réduire la puissance con-

sommée dans l'état de repos.

Il va de soi que de nombreuses modifications

peuvent être apportées au dispositif et au procédé dé-

crits et représentés, sans sortir du cadre de l'inven-

tion.

Claims

REVENDICATIONS

1 Générateur de tension de substrat pour un dispositif à semiconducteurs, caractérisé en ce qu'il comprend: un oscillateur (-10) destiné à produire un signal d'oscillation dont la période d'oscillation ne

varie pas, grâce à la compensation de la valeur de ré-

sistance en fonction de la variation de température; un circuit d'attaque de pompe de tension ( 20) destiné à produire deux signauxd'horloge mutuellement déphasés

de 180 , en recevant le signal d'oscillation de l'os-

cillateur; une pompe de tension ( 30) destinée à pro-

duire une tension de substrat en recevant les signaux d'horloge du circuit d'attaque de pompe de tension; un détecteur de niveau ( 40) destiné à produire un signal d'horloge lorsque la tension de substrat n'est pas maintenue à un niveau prédéterminé; et un circuit

d'attaque d'oscillateur ( 50) destiné à fournir la ten-

sion de polarisation de l'oscillateur ( 10) conformé-

ment au signal d'horloge du détecteur de niveau ( 40).

2 Générateur de tension de substrat selon

la revendication 1, caractérisé en ce que l'oscilla-

teur ( 10) comprend N (nombre impair) inverseurs (Il -

In), une paire de transistors PMOS (M Pl M Pn et R Pl -

R Nn) connectés entre la borne d'alimentation et les inverseurs précités, et une paire de transistors NMOS

(MN 1 N Mn et RN 1 R Nn) connectés entre les inver-

seurs et la masse.

3 Générateur de tension de substrat selon

la revendication 2, caractérisé en ce que les transis-

tors de la paire de transistors PMOS (M Pl M Pn et

R Pl R Nn)sont du type de conductivité P, et les tran-

sistors de la paire de transistors NMOS (MN 1 N Mn et RN 1 R Nn) sont du type de conductivité N. 4 Générateur de tension de substrat selon la revendication 1, caractérisé en ce que le circuit d'attaque de pompe de tension ( 20) comprend des moyens amplificateurs-séparateurs (In+ 1 et In+ 2) destinés à amplifier les signaux d'oscillation de l'oscillateur ( 10), des moyens de retard ( 25) pour retarder d'une durée prédéterminée le signal d'oscillation amplifié,

et des moyens logiques ET et OU pour fournir deux si-

gnaux d'horloge mutuellement déphasés de 180 , en re-

cevant les signaux amplifiés et retardés.

Générateur de tension de substrat selon la revendication 4, caractérisé en ce que les signaux d'horloge que fournit le circuit d'attaque de pompe de

tension ( 20) conservent un niveau haut pendant une du-

rée prédéterminée, de façon à ne pas passer simultané-

ment à un niveau bas.

6 Générateur de tension de substrat selon la revendication 1, caractérisé en ce que la pompe de

tension ( 30) comprend: des premier à quatrième tran-

sistors MOS (PM 1 PM 4) remplissant la fonction de condensateurs de pompage et ayant des drains connectés en commun de façon à recevoir les signaux d'horloge provenant du circuit d'attaque de pompe de tension ( 20); des transistors MOS qui constituent-des première à quatrième diodes, ayant des drains et des grilles

connectés en commun aux grilles des premier et qua-

trième transistors MOS, et des sources connectées au noeud de tension de substrat; les transistors MOS constituant la première diode et la quatrième diode ayant des sources connectées aux grilles des premier et quatrième transistors MOS, des drains connectés à

la masse et des grilles connectées aux grilles des se-

cond et troisième transistors MOS; et les transistors MOS constituant les seconde et troisième diodes ayant

des drains connectés aux grilles des second et troi-

sième transistors MOS, et des sources connectées à la

masse.

7 Générateur de tension de substrat selon la revendication 6, caractérisé en ce que les premier

à quatrième transistors MOS (PM 1 PM 4) qui consti-

tuent des condensateurs de pompage, reçoivent respec-

tivement les signaux d'horloge. 8 Générateur de tension de substrat selon la revendication 6, caractérisé en ce que les noeuds de substrat des transistors MOS restants parmi les

premier à quatrième transistors MOS reçoivent respec-

tivement les signaux d'horloge.

9 Générateur de tension de substrat selon la revendication 8, caractérisé en ce que tous les

transistors MOS sont formés dans un caisson semicon-

ducteur ayant un premier type de conductivité.

10 Générateur de tension de substrat selon la revendication 9, dans lequel le premier type de

conductivité est le type P et le second type de con-

ductivité est le type N.