FR2901362A1 - Circuit de qualification et de caracterisation d'une memoire embarquee dans un produit semi-conducteur - Google Patents

Abstract

Un circuit et procédé de qualification ou de caractérisation d'une mémoire (600) intégrée dans un circuit semi-conducteur et comportant un circuit d'adressage (ADD), un circuit d'horloge (CK) et un circuit de lecture (Q). Le circuit comporte :- des moyens d'initialisation (RAZ) de la mémoire venant charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresses ;- une boucle d'oscillation comportant un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire de manière à provoquer une alternance d'opérations de lecture entre lesdits premier et second point mémoires provoquant ainsi un phénomène oscillatoire mesurable en interne ou en externe et dont la fréquence dépend des paramètres internes de ladite mémoire.

Description

-2 multiplexeur 12 permet de choisir l'un des deux chemins pour effectuer

la mesure du temps de transit on l'on peut ainsi, par différence, évaluer le temps d'accès de la mémoire 10 à qualifier.

La première méthode connue souffre malheureusement d'une grande imprécision et ce notamment lorsque l'on fonctionne à vitesse élevée. Il s'avère en effet difficile d'évaluer le transit d'une information au travers une mémoire lorsque cette même mémoire est localisée au coeur d'un produit semi-conducteur comportant nombre de circuits annexes, portes logiques, multiplexeurs etc... qui

lo introduisent leur propres délais internes et, par conséquent, affecte la précision de la mesure. D'une manière général, on a du mal à accéder le délai exact de transit de l'information au travers de la seule mémoire localisée au sein d'une puce micro-électronique. 15 Une seconde méthode connue consiste à utiliser des circuits connus sous l'appellation anglo-saxonne Built In Self Test (BIST) ou encore Built ln Self Characterization, permettant la mesure d'un certain nombre de caractéristiques de cette mémoire. 20 La figure 2 rappelle le schéma de principe d'un circuit de type BISC 20 disposé à côté de la mémoire 10 à qualifier. Le circuit BISC fournit le signal d'horloge CK à la mémoire 10 et reçoit en retour la donnée Q lue au sein de cette mémoire. Un traitement complexe permet alors de caractériser certains paramètres internes de la mémoire, et notamment de mesurer le temps d'accès (access time) et

25 le temps d'initialisation (setup time) . Les circuits BISC connus permettent de répondre au manque de précision de la méthode dite DUMMY PATH, mais requièrent de complexes structures se traduisant par une occupation rédhibitoire sur le substrat semi-conducteur et, de ce

30 fait, en limite l'emploi dans les produits semi-conducteurs complexes comportant déjà un grand nombre de circuits internes. Or c'est justement dans les circuits complexes que le besoin de caractériser les mémoires est particulièrement important. ST - 05-GR1-218 -3 Pour cette raison, on limite souvent l'usage des circuits de type BISC aux seules mémoires réalisées dans le cadre d'un processus de qualification des circuits ù lors de la fabrication des premières pré-séries , qui seront soumis à des tests de validation avant le début de la fabrication en masse, étant entendu que les

s circuits BISC ne seront pas intégrés dans le produit finalisé, ce qui reste peu satisfaisant. L'invention se propose de résoudre ces problèmes en mettant à disposition des concepteurs de circuits microélectroniques et de mémoires un circuit de type

10 BISC facile à réaliser et donnant accès à des paramètres internes à une mémoire telle que le temps d'initialisation (Setup time), le temps d'accès (Access time) et le temps de maintien (hold time). 15 Exposé de l'invention C'est un premier objet de la présente invention que de réaliser un circuit de qualification et de caractérisation d'une mémoire permettant la mesure du temps d'accès, du temps d'initialisation et du temps de maintien de cette mémoire. Un autre but de la présente invention consiste à permettre la réalisation d'un circuit mémoire permettant une auto-détermination de ses paramètres internes, et ce au moyen de circuits annexes faciles à réaliser et à intégrer dans le produit semi-conducteur. Un troisième but de la présente invention consiste à réaliser un procédé d'autodétermination d'un circuit mémoire destiné à être embarqué dans un produit semi-conducteur. 30 L'invention réalise ces buts au moyen d'un circuit de qualification ou de caractérisation d'une mémoire (600) intégrée dans un circuit semi-conducteur et comportant un circuit d'adressage (ADD), un circuit d'horloge (CK) et un circuit de lecture (Q). Le circuit comporte : ST - 05-GR1-218 20 25 2901362 -4 - des moyens d'initialisation (RAZ) de la mémoire venant charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresses ; -une boucle d'oscillation comportant un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire de manière à provoquer une alternance d'opérations de lecture entre lesdits premier et second point mémoires provoquant ainsi un phénomène oscillatoire mesurable en interne ou en externe et dont la fréquence dépend des paramètres internes de ladite mémoire. De préférence le circuit comporte des moyens permettant de générer un signal d'horloge présentant un front montant à partir de toute commutation du signal (Q) en lecture de la mémoire, et des moyens de mesure en interne de la fréquence du signal généré par l'alternance de lecture desdits premier et second point 15 mémoire afin de mesurer le temps d'accès de ladite mémoire à qualifier. On notera que, de manière avantageuse, le circuit selon l'invention n'a pas besoin de comporter de moyen de mesure en interne de la fréquence du signal généré par l'alternance des lectures. Cette fréquence est mesurée de préférence 20 lors lors d'une phase dite EWS (Electrical Wafer Sort). Cela permet de réduire avantageusement la surface utilisée Dans un mode de réalisation particulier, le circuit logique permet de commuter entre un premier mode d'oscillation intégrant ladite mémoire à qualifier et

25 un second mode d'oscillation n'intégrant pas la mémoire à qualifier afin d'assurer une mesure précise du temps d'accès de ladite mémoire. Dans un mode de réalisation particulier, le circuit comporte des moyens permettant de venir régler le retard de présentation du front montant du signal

3o d'horloge (CK) vers la mémoire afin de détecter un arrêt du mode oscillatoire et mesurer le temps d'initialisation de ladite mémoire. De préférence, le circuit logique comporte un circuit provoquant une instabilité, avec un retard réglable, dans la présentation de l'adresse afin de ST - 05-GR1-218 -5- détecter un arrêt du mode oscillatoire et mesurer le temps de maintien de la mémoire. On mesure, plus précisément, l'écart entre le temps d'accès et le temps de cycle de la mémoire. L'invention permet également la réalisation d'un produit semi-conducteur parfaitement autonome, tel qu'une mémoire par exemple, doté d'un circuit de qualification et de caractérisation de ladite mémoire.

lo L'invention permet enfin la réalisation d'un procédé de qualification d'une mémoire comportant des circuits d'adressage (ADD), un circuit d'horloge (CK) et un circuit de lecture de donnée (Q), ledit procédé comportant les étapes suivantes :. - une initialisation de ladite mémoire de manière à charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant 1s respectivement adressables via une première et une seconde adresse ; - réalisation d'une première boucle d'oscillation au moyen d'un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire afin de générer un phénomène oscillatoire dont la fréquence est fonction des paramètres internes de ladite mémoire. 20

Description des dessins

D'autres caractéristiques, but et avantages de l'invention apparaîtront à la 25 lecture de la description et des dessins ci-après, donnés uniquement à titre d'examples non limitatifs. Sur les dessins annexés :

La figure 1 illustre le principe d'une première méthode connue permettant d'accéder à des paramètres et mesures internes d'une mémoire, à savoir la 30 méthode dite DUMMY PATH.

La figure 2 illustre le schéma de principe d'un circuit BISC classique permettant l'accès à un certain nombre de paramètres internes de la mémoire. ST - 05-GR1-2185 -6 La figure 3 illustre le principe général d'un circuit de qualification et de caractérisation conforme à la présente invention. La figure 4 illustre des chronogrammes représentatifs des signaux Q, CK et s ADD pour le circuit de caractérisation et de qualification de la figure 1. La figure 5 illustre un chronogramme représentatif illustrant les temps d'initialisation (setup time) et de maintien (hold time) . io La figure 6 illustre un premier mode de réalisation de l'invention permettant la mesure du temps d'accès (access time) d'une mémoire à qualifier et à caractériser. La figure 7 illustre un second mode de réalisation de l'invention permettant la mesure du temps d'initialisation (setup time) d'une mémoire. La figure 8 illustre un troisième mode de réalisation de l'invention permettant la mesure du temps de maintien (hold time) d'une mémoire. 20 Description d'un mode de réalisation préféré On décrit à présent comment on peut, au moyen d'un circuit simple et particulièrement facile à intégrer dans une puce électronique, caractériser les 25 paramètres internes d'une mémoire.

Dans un mode de réalisation particulier on envisage la caractérisation d'une mémoire de type RAM, quel que soit sont type particulier SRAM, RAM, etc... Mais un homme du métier pourra clairement adapter l'invention à la caractérisation de 30 tout type d'élément permettant de stocker une donnée, par exemple une mémoire de type ROM, PROM , EEPROM etc...

De préférence, on intégrera le circuit de qualification et de caractérisation au sein d'un produit semi-conducteur dans lequel se trouve également localisée au ST - 05-GR1-218 15 moins une mémoire électronique. On peut disposer d'une mémoire comportant un circuit autonome de caractérisation. La figure 3 illustre le principe général d'un circuit de qualification et de caractérisation conforme à la présente invention. Des moyens d'initialisation quelconque (registres, phase préalable d'écriture etc...) sont mis en oeuvre pour venir charger, au sein de la mémoire, deux valeurs complémentaires respectivement dans deux points mémoires #1 et #2 respectivement définis par une première et une seconde adresse. Par exemple, on pourra considérer que la mémoire 600 comporte un premier point mémoire chargé avec une valeur prédéterminée (un `0 ' et un '1' logique) et un second point mémoire chargé avec la valeur complémentaire (un 1 ou un 0 logique) de manière à assurer un phénomène oscillatoire par une alternance de lecture des deux points mémoires.

A cet effet, le circuit selon l'invention intègre la mémoire dans une boucle d'oscillation de telle manière que la valeur Q lue en mémoire 30 est transmise à un circuit logique 31 permettant de générer une valeur d'adresse ADD sur un circuit 32 et une valeur d'horloge CK sur un circuit 33 permettant la sélection d'un second point mémoire stockant une valeur complémentaire (resp. un '1 ' ou un '0' logique) à la valeur stockée dans le premier point mémoire. Le circuit logique 31 permet ainsi la commutation, à une fréquence qui n'est fixée que par les paramètres internes de la mémoires et les délais intrinsèques à la boucle d'oscillation, de la mémoire entre les deux points mémoires stockant des valeurs complémentaires. Le phénomène oscillatoire est mesurable en interne ou en externe et présente une fréquence qui est fonction des paramètres internes de ladite mémoire.

On obtient, grâce à ce circuit deux avantages significatifs : En premier lieu, on peut mesurer les caractéristiques de la mémoire au moyen de la mesure d'une fréquence qui est bien plus facile à manipuler, et à mesurer, qu'un délai comme cela était le cas pour la méthode dite DUMMY PATH. ST -05-GR1-218 -8- 2901362 En particulier, la mesure de la fréquence est indépendante du circuit au travers duquel la fréquence d'oscillation, une fois générée, est transmise pour être mesurée hors le circuit semi-conducteur. Le circuit de l'invention est par conséquent insensible à la présence de multiples portes, circuits tampons intermédiaires etc... 5 qui sont susceptibles de co-exister au sein du produit semi-conducteur et au travers desquels la fréquence doit être véhiculée. Le circuit et le procédé selon l'invention ne présentent pas, par conséquent, les inconvénients de la méthode dite DUMMY PATH qui, comme on l'a vu, est très sensibles aux délais internes introduits par les autres circuits présents dans le circuit semi-conducteur. 10 En second lieu, et cela est un avantage particulièrement décisif, la petite taille du circuit permet une localisation proche de la mémoire à caractériser de manière à assurer une fréquence dépendant de manière précise des paramètres internes de la mémoire à caractériser. Cette petite taille permet en outre d'intégrer ce circuit de 15 façon systématique sans surcoût significatif en surface pour le produit vise.

On notera que, dans un souci de clarté, on a pas représenté tous les signaux WRITE ENABLE, CHIP SELECT classiquement rencontrés dans une telle 20 mémoire, mais seulement les signaux ADD, CK et Q.

D'une manière générale, on pourra effectuer la mesure du signal généré de diverses manières, soit au moyen d'un circuit spécifique situé lui-meme également au sein du produit semi-conducteur et qui, de manière avantageuse, ne sera pas 25 contraint à rester dans un voisinage proche de la mémoire, soit en véhiculant le signal de fréquence mesurable vers un plot 13 (B) de sortie.

La figure 4 illustre des chronogrammes des principaux signaux générés par le circuit logique 31. Comme on le voit, chaque commutation de la sortie Q de la 30 mémoire entraîne la génération d'un front d'horloge CK montant et également une commutation correspondante du signal d'adresse de manière à permettre l'adressage de l'autre point mémoire stockant la valeur complémentaire. Et chaque front montant du signal d'horloge ainsi généré provoque, avec un retard égal au temps d'accès que l'on cherche à mesurer, la commutation de signal en sortie Q. ST - 05-GR1-218 -9 La fréquence obtenue est donc bien directement liée aux paramètres internes de la mémoire. Les points mémoires sollicités dans la boucle d'oscillation pourront être choisies en fonction de nombreux critères. Généralement, l'on choisit les points mémoires sur des lignes de bits distantes au sein de la matrice de la mémoire de manière à pouvoir calculer une valeur maximale de temps d'accès. Mais un homme du métier pourra aisément adapter l'invention à des besoins spécifiques. Une telle disposition présente deux avantages significatifs.

La figure 6 montre un mode de réalisation particulier de la boucle d'oscillation permettant une mesure du temps d'accès d'une mémoire 600, disposant d'une 15 entrée d'adressage (ADD) et d'une sortie pour la lecture (Q). Une entrée symbolisée par RAZ (Remise à Zéro) sert à initialiser la mémoire de manière à assurer que deux points mémoires particuliers comportent deux valeurs complémentaires.

20 Le circuit de la figure 6 comporte un premier multiplexeur 610 comportant une première entrée 611 recevant un signal START_CK permettant de générer le premier front montant du signal d'horloge CK démarrant l'oscillation de la boucle d'oscillation. Le multiplexeur 610 comporte une seconde entrée 612 et une sortie 613 qui est transmise à l'entrée horloge CK de la mémoire à qualifier 600. Le 25 multiplexeur est commandé par un circuit 614 véhiculant un signal START_MES transmis par un circuit 614 .

Le circuit de l'invention comporte un second multiplexeur 620 disposant d'une première entrée 621 connectée à la sortie en lecture de la mémoire et d'une 30 seconde entrée 622 recevant directement le signal CK en sortie du premier multiplexeur 610.

Le multiplexeur comporte une entrée de commande 672 recevant un signal Taac mode et dispose d'une sortie qui est transmise à deux entrées, ST -05-GR1-21810 -10- respectivement 641 et 642 d'un troisième multiplexeur 640. L'entrée 642 du multiplexeur 640 est inverseuse. Le signal en sortie du multiplexeur 640 est transmis à une entrée d'horloge d'une bascule D 670 ainsi qu'à une entrée d'un premier circuit à retard 680, dont la sortie est connectée à une seconde entrée d'un

s second circuit à retard 690 ainsi qu'à l'entrée horloge de la bascule 670. Le second circuit à retard 690 dispose d'une sortie qui est connectée à la seconde entrée du premier multiplexeur 610. La bascule D 670 comporte une sortie Q qui est transmise, via un inverseur

10 660 à une première entrée d'une porte ET disposant d'une seconde entrée recevant le signal Taac_mode également présent à l'entrée de commande du multiplexeur 620. La sortie de la porte 650 génère un signal qui sert, d'une part, à la commande du multiplexeur 640 via un circuit 671 et qui est également transmis à l'entrée D de la bascule 670.

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Les éléments du circuit de la figure 6 étant présentés, l'on peut à présent décrire le fonctionnement de ce circuit. Le fonctionnement démarre par une phase d'initialisation. Le mode 20 d'oscillation est d'abord choisi, et ce au moyen du signal Taac_mode qui est positionné à un état logique haut.. Lorsque la boucle d'oscillation intègre la mémoire 600, le signal Taac_mode est positionné de manière à assurer que le multiplexeur 620 permette le passage du signal de l'entrée 621 vers sa sortie. A noter que l'on a également chargé en mémoire 600 deux points mémoires particuliers avec deux 25 valeurs permettant la commande des circuits d'adressage ADD de la mémoire avec la valeur lue dans cette même mémoire afin de permettre, en mode lecture, une alternance d'opérations de lecture de ces deux points mémoires. Pour illustrer le propos, on vient charger dans deux points mémoires #1 et #2, d'adresses respectivement 0 et 1 , les deux valeurs complémentaires 1 et 0 de 30 manière à assurer que la lecture de la position #1 génère en sortie Q la valeur 0 venant assurer, lors du prochain front montant d'horloge, l'activation du point mémoire #2 ayant pour adresse 1 , lequel renverra la valeur 0 qui activera le point mémoire #1 lors du prochain coup d'horloge. Cette initialisation particulière, illustrée par la commande RAZ (Remise à Zéro) dans la figure 6, permet d'assurer ST - 05-GR1-218 -11- une alternance d'opérations de lecture de deux point mémoires chargés avec deux valeurs complémentaires et, finalement, un phénomène oscillatoire. De manière concrète, le régime d'oscillation commence par la génération (au moyen d'un système extérieur non représenté dans la figure 6) d'un front montant reçu à l'entrée 611 du multiplexeur 610, lequel est alors transmis en sortie et dirigé vers l'entrée CK de la mémoire 600. L'entrée START MES bascule ensuite dans un état assurant que, pour les prochain coups d'horloge, ce sera le signal présent sur la seconde entrée 612 qui sera transmis sur la sortie 613.

Ayant reçu à son entrée CK le premier front d'horloge, la mémoire 600 fournit en lecture une valeur Q ù au bout d'un temps d'accès ne dépendant que des caractéristiques internes de la mémoire ù définie par la valeur stockée au point mémoire dont l'adresse est identifiée par l'entrée ADD de la mémoire. Les conditions d'initialisation de la mémoire qui ont été décrites précédemment provoque alors une commutation du signal à la première entrée 621 du multiplexeur, se traduisant par exemple par un front descendant. Ce signal est transmis aux deux entrées du multiplexeur 640, lequel provoque, une fois sur deux au moyen du signal de commande présent sur le circuit 671 ù généré par la cascade des éléments 670, 660 et 650 - une inversion du front de manière à assurer, en sortie sur le circuit 643, un front montant pour chaque commutation du signal Q en sortie de la mémoire. On observe ainsi que le multiplexeur 640 sélectionne en alternance les signaux 641 et 642 permettant une inversion du front un coup sur deux, assurant ainsi la continuité d'un front montant pour chaque commutation de la valeur Q lue en mémoire. Il est à noter que le premier délai 680 sert à retarder légèrement le signal d'horloge sur la bascule 670 afin d'assurer que le multiplexeur 640 ait convenablement commuté avant de le faire commuter à nouveau. On assure ainsi, dans le cycle d'oscillation, un temps de cycle au moins supérieur au temps d'accès de la mémoire que l'on cherche à mesurer afin de s'assurer un bon fonctionnement de cette mémoire et les délais 680 et 690 (qui en pratique peuvent se borner à l'équivalent de quelques inverseurs) permettent d'assurer ce temps de cycle suffisant pour le régime d'oscillation. ST - 05-GR1-218 12 - Le front montant généré sur le circuit 643 est par ailleurs transmis également, via le second circuit à retard 690 à la seconde entrée du multiplexeur 610 pour être transmise à nouveau, via le circuit 613, vers l'entrée CK de la mémoire et ainsi permettre l'entretien de l'oscillation. La valeur précise des retard pourra être

s adaptée en fonction des besoin, de manière, d'une part, à assurer un temps de cycle de la mémoire supérieur à son temps d'accès pour permettre l'oscillation et, d'autre part, rendre aisément mesurable la fréquence d'oscillation. En pratique, on peut réaliser simplement les éléments de retard au moyen de quelques inverseurs ou circuits de type drivers ...

10

On génère ainsi une fréquence d'horloge dont la fréquence ne dépend que du temps d'accès de la mémoire 600, ainsi que des temps de transit via les multiplexeurs 610, 620, 640 et des circuits 680 et 690. 15 Ce signal d'horloge fait l'objet d'une mesure effectuée soit par un circuit interne également localisé sur le substrat semi-conducteur, soit par un circuit externe. On bascule ensuite dans un second mode d'oscillation û n'intégrant pas la

20 mémoire 600 au sein de la boucle d'oscillation û et ce au moyen du signal Taac_mode venant commuter le multiplexeur 620 sur la seconde entrée 622. Comme on le voit dans la figure 6, on provoque cette fois la transmission directe du front d'horloge positif CK en sortie du multiplexeur 610 vers la sortie du multiplexeur 620, et ceci sans passer par la mémoire à qualifier.

25

Le signal de commande Taac_mode étant à un état logique bas, il est transmis à une entrée de la porte ET 650, le multiplexeur 640 est continuellement bloqué sur la première entrée assurant ainsi une transmission directe du front montant vers la sortie 643 puis, via les éléments 680 et 690, vers la seconde entrée

30 du multiplexeur 610. On obtient ainsi, dans ce second mode d'oscillation, un signal dont la fréquence dépend directement des délais internes des éléments 610, 620, 640, 680 et 690, lesquels, à condition que les deux entrées du multiplexeur 40 soient ST - 05-GR1-218 - 13 -parfaitement équilibrées, seront sensiblement égaux aux délais mesurés lors du premier mode d'oscillation . Comme pour le premier mode d'oscillation, on pourra mesurer cette fréquence, soit au sein du produit semi-conducteur au moyen d'un circuit spécifique, soit au moyen d'un circuit externe (non représenté). On notera que la fréquence d'oscillation, même lorsqu'elle est transmise à l'extérieur du circuit intégré via de multiples étages tampons, portes logiques, multiplexeurs etc..., n'est nullement altérée par ces mêmes éléments, en sorte que l'on dispose, en sortie du circuit intégrée, d'une représentation précise du temps d'accès de la mémoire à qualifier. La différence des deux mesures effectuées dans les deux modes d'oscillation permet alors d'accéder à la valeur du temps d'accès de la mémoire 600. Un homme du métier prendra soin d'équilibrer les chemins 613 et 621 ainsi que les caractéristiques des entrées de 600 et 620 de façon a maximiser la précision de la mesure. On observera et ceci apparaît comme un avantage considérable de la présente invention, que la mesure de la fréquence d'oscillation n'est pas altérée par l'existence de circuits annexes, disposés à côté de la mémoire, et qui pouvaient, dans le cadre de la méthode dite DUMMY PATH , perturber les mesures de délais mises en oeuvre dans cette méthode. En outre, et cela n'est pas l'un des moindres, on notera l'avantage considérable du circuit de la figure 6 qui occupe une place minime sur le substrat semiconducteur et autorise, de ce fait, son emploi direct dans le produit final lancé sur le marché. L'invention permet de réaliser une mémoire complète, dotée d'un circuit 3o autonome d'autodétermination, facile à intégrer sur le circuit semi-conducteur. La figure 7 illustre un circuit conforme à la présente invention permettant la mesure du temps d'initialisation (setup time) de la mémoire. Par définition, le temps d'initialisation , tel qu'illustré dans la figure 5, est le temps minimum pendant ST - 05-GR1-218 -14- lequel un signal doit être positionné de manière stable AVANT que n'intervienne le front d'horloge. En bref, il s'agit de mesurer la durée pendant laquelle les signaux d'adresses doivent être positionnés de manière stable avant le front d'horloge pour que la mémoire fonctionne de manière convenable. Il est à noter que ce paramètres est particulièrement difficile à mesurer avec les techniques connues. En particulier, on ne sait pas le mesurer de manière externe au circuit semi-conducteur.

lo On décrit à présent comment on peut mesurer, de manière simple, le temps d'initialisation (setup time) des adresses.

Les éléments qui sont communs avec ceux de la figure 6 portent les mêmes références. 15 Le circuit de qualification et de caractérisation est modifié, par rapport au circuit de la figure 6, par l'ajout de deux circuits de retard 701 et 702 disposés entre la sortie 613 et l'entrée CK de la mémoire à qualifier. En outre, on introduit une bascule D disposant d'une entrée D recevant la valeur Q en sortie de la mémoire 20 600 et disposant d'une sortie Q connectée à l'adresse de la mémoire 600. L'entrée d'horloge de la bascule D reçoit le front montant du signal en sortie du multiplexeur 610.

Le retard 701 est fixé à une valeur correspondant au retard de la bascule 700 25 tandis que le retard 702 est un retard réglable permettant de retarder, de manière commandée, le front montant du signal d'horloge transmis à l'entrée CK de la mémoire à qualifier. En pratique, on pourra réaliser le délai 702 réglable au moyen, par exemple, d'une batterie de multiplexeurs débrayables introduisant différentes valeurs de délais internes. Lorsque le délai réglable 702 présente une valeur 30 importante, cela donne largement le temps aux signaux d'adresses de se stabiliser à l'entrée ADD de la mémoire. En revanche, pour les très faibles valeurs du délai 702, on constate que le front montant d'horloge arrive en avance et, pour une certaine valeur correspondant au temps d'initialisation de la mémoire 600, la boucle d'oscillation cesse toute oscillation. ST -05-GR1-218 30 - 15 - Ainsi, de cette manière, on peut simplement obtenir une mesure précise du temps d'initialisation de la mémoire simplement en observant pour quelles valeurs particulières du délai réglable 702 la boucle oscille ou n'oscille pas.

Le circuit de la présente invention permet également d'obtenir une mesure précise du délai de maintien (hold time) de la mémoire 600. Comme on le sait , le temps de maintien est le temps pendant lequel un signal doit rester stable après un signal de référence (signal d'horloge). Il est à noter que l'on ne connaît pas de méthode classique pour mesurer ce temps de maintien d'une mémoire. Le circuit de l'invention permet, une fois encore, d'accéder avec une grande simplicité à la valeur du temps de maintien.

La figure 8 illustre un circuit conforme à la présente invention permettant la mesure du temps de maintien hold . Par rapport au schéma de la figure 6 (tous les éléments communs étant repris et portant la même référence), on introduit à présent une cascade de deux éléments, à savoirun circuit XOR 800 et un retard règlabe 802 en amont de l'adressage de la mémoire.

Le circuit XOR 800 comporte une première entrée recevant la valeur Q en sortie de la mémoire et une seconde entrée recevant le signal d'horloge en sortie du multiplexeur 610. Ansi, une fois le front montant passé, le circuit XOR provoque une commutation forcée au sein de l'adresse qui est ensuite transmise, via le retard réglable 802 vers l'entrée ADD de la mémoire à qualifier. Le front montant de l'horloge est également transmis à l'entrée CK de la mémoire via un autre délai 801 qui correspond au retard introduit par le circuit XOR 800. Ainsi, on peut venir provoquer, en venant régler la valeur précise du retard 802 (qui en pratique est réalisé au moyen d'une batterie de multiplexeurs) , on vient modifier le temps pendant lequel l'adresse est maintenue stable après le front montant de l'horloge. ST - 05-GR1-218 -16- Pour des valeurs importantes du délai 802 , la boucle d'oscillation pourra osciller comme cela a été décrit.

En revanche, lorsque la valeur du délai décroîtra, on constatera à un moment la fin de l'oscillation ce qui pourra alors conduire à une mesure précise du temps de maintien de la mémoire 600 à qualifier. Le circuit selon l'invention permet, une fois encore, d'accéder à ce paramètre lo important qu'est le temps de maintien et ce au moyen d'un circuit particulièrement simple à implémenter sur un substrat semi-conducteur. On notera en outre, et c'est un autre avantage de l'invention, que l'on pourra implémenter le circuit de petite taille sur toute la surface d'un wafer de manière

15 à permettre, ultérieurement par la mesure des caractéristiques de ce circuits, l'appréciation de la qualité de fabrication du wafer . La mesure des temps d'accès, temps d'initialisation et temps de maintien a été décrite de manière séparée en relation avec les figures 6, 7 et 8 respectivement.

20 Il est à noter, toutefois, que ces trois schémas pourront être avantageusement implémentés dans une même réalisation (au moyen de multiplexeurs et de circuits logiques volontairement non décrits afin de simplifier l'exposé de l'invention) afin de permettre, finalement, l'accès à trois paramètres essentiels d'une mémoire. 25 Le circuit qui vient d'être décrit facilite par conséquent la mesure de paramètres importants, tels que les temps d'accès, d'initialisation et de maintien d'un circuit mémoire, et de vérifier que ces paramètres correspondent bien aux consignes définies dans les spécifications (design for test). En outre, et c'est un autre avantage de ce circuit, on peut facilement mesurer et contrôler la précision du

30 procédé de fabrication et de contrôler les éventuelles fluctuations, ce que l'on désigne couramment par la dénomination anglo-saxonne (design for process monitoring). ST - 05-GR1-218 -17-

Claims (12)

Revendications

1. Circuit de qualification ou de caractérisation d'une mémoire (600) intégrée dans un circuit semi-conducteur et comportant un circuit d'adressage (ADD), un circuit d'horloge (CK) et un circuit de lecture (Q), ledit circuit étant caractérisé en ce qu'il comporte : - des moyens d'initialisation (RAZ) de ladite mémoire (600) venant charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresses ; - une boucle d'oscillation (600, 610, 620, 640, 680, 690) comportant un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire de manière à provoquer une alternance d'opérations de lecture entre lesdits premier et second point mémoires provoquant ainsi un phénomène oscillatoire mesurable en interne ou en externe et dont la fréquence dépend des paramètres internes de ladite mémoire.

2. Circuit conformément à la revendication 1 caractérisé en ce que ledit circuit logique comporte : - des moyens (640, 650, 660, 670) permettant de générer un signal d'horloge présentant un front montant à partir de toute commutation du signal (Q) en lecture 25 de la mémoire. - des moyens de mesure en interne de la fréquence du signal généré par l'alternance de lecture desdits premier et second point mémoire afin de mesurer le temps d'accès de ladite mémoire à qualifier. 30

3. Circuit conformément à l'une des revendications précédentes caractérisé en ce qu'il comporte des moyens permettant de commuter entre un premier mode d'oscillation intégrant ladite mémoire à qualifier et un second mode d'oscillation n'intégrant pas la mémoire à qualifier afin d'assurer une mesure précise du temps d'accès de ladite mémoire. ST - 05-GR1-218 11. Septembre 2006 5 -18- 2901362

4. Circuit conformément à l'une des revendications précédentes caractérisé en ce qu'il comporte un circuit (701, 702) permettant de régler le retard de présentation du front montant du signal d'horloge (CK) vers la mémoire afin de détecter un arrêt du mode oscillatoire et mesurer le temps d'initialisation de ladite mémoire.

5. Circuit conformément à l'une des revendications précédentes caractérisé en ce qu'il comporte un circuit pour provoquer une instabilité dans l'adresse présentée à la dite mémoire, avec un retard réglable, de manière à détecter un arrêt du mode oscillatoire pour mesurer le temps de maintien de la dite mémoire. 10

6. Produit semi-conducteur comportant au moins une mémoire électronique doté de circuits d'adressages (ADD), d'un circuit d'horloge (CK) et de circuit de lecture (Q), ledit produit étant caractérisé en ce qu'il comporte : - des moyens d'initialisation de ladite mémoire venant charger au moins deux points 15 mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresses ; - une boucle d'oscillation comportant un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire de manière à provoquer une alternance d'opérations de lectures entre 20 lesdits premier et second points mémoires générant un signal oscillatoire dont la fréquence dépend des paramètres internes de ladite mémoire.

7. Produit semi-conducteur conformément à la revendication 6 caractérisé en ce qu'il comporte : - un premier multiplexeur (610) comportant une première entrée recevant un signal d'horloge permettant de démarrer le mode oscillatoire , une seconde entrée et une sortie, ledit premier multiplexeur (610) étant commandé par un premier signal de commande (START_MES) ; - une mémoire à qualifier ayant des circuits d'adressages (ADD), un circuit d'horloge (CK) recevant le signal en sortie dudit premier multiplexeur (610) et disposant d'une sortie en lecture (Q) ; ST -05-GR1-218 11. Septembre 2006- 19- - un second multiplexeur (620) comportant une première entrée recevant la valeur lue (Q) en sortie de ladite mémoire et une seconde entrée recevant le signal en sortie dudit premier multiplexeur ; ledit second multiplexeur (620) étant commandable par un signal de commande (Taac_mode) déterminant le mode d'oscillation de ladite boucle d'oscillation ; - un circuit permettant de générer à partir du signal en sortie dudit second multiplexeur (620) un front montant pour chaque commutation dudit signal en sortie dudit second multiplexeur (620), ledit front montant étant transmis à ladite seconde entrée dudit premier multiplexeur.

8. Produit semi-conducteur selon la revendication 7 caractérisé en ce que ledit circuit de génération d'un front montant comporte un troisième multiplexeur (640) comportant une première entrée et une seconde entrée inverseuses, lesdites première et seconde entrées recevant le signal en sortie dudit second multiplexeur (620) , ledit troisième multiplexeur étant commandé de manière à provoquer une fois sur deux la sélection de ladite seconde entrée pour générer un front montant haut pour chacune des commutations du signal en lecture de la mémoire.

9. Produit semi-conducteur selon la revendication 8 caractérisé en ce qu'il comporte un circuit (701, 702) permettant de régler le retard de présentation du front montant du signal d'horloge vers la mémoire afin de détecter un arrêt du mode oscillatoire pour mesurer le temps d'initialisation de ladite mémoire.

10. Produit semi-conducteur selon la revendication 8 ou 9 caractérisé en ce qu'il comporte en outre un circuit pour provoquer une instabilité dans l'adresse présentée à la dite mémoire, avec un retard réglable, de manière à détecter un arrêt du mode oscillatoire pour mesurer le temps de maintien de la dite mémoire.

11. Produit semi-conducteur selon l'une des revendications 7 à 10 caractérisé en ce 30 qu'il consiste une mémoire RAM, SRAM, PROM, ROM ou EEPROM.

12. Procédé de qualification d'une mémoire comportant des circuits d'adressage (ADD), un circuit d'horloge (CK ) et un circuit de lecture de donnée (Q), ledit procédé comportant les étapes suivantes :. ST -05-GR1-218-20- - une initialisation de ladite mémoire de manière à charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresse ; - réalisation d'une première boucle d'oscillation au moyen d'un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire afin de générer un phénomène oscillatoire dont la fréquence est fonction des paramètres internes de ladite mémoire. ST - 05-GR1-218