JPH0330200A - 半導体記憶装置の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置の試験方法に関するもので
、例えば、高速ＲＡＭ　（ランダムアクセスメモリ）等
のアクセスタイムの測定に利用して特に有効な技術に関
するものである。

〔従来の技術〕

バイボーラ型ＲＡＭやバイボーラ・ＣＭＯＳ型ＲＡＭ等
のようないわゆる高速ＲＡＭがある。また、これらの高
速ＲＡＭψ動的特性を測定するための各種試験装置があ
る． 高速ＲＡＭについては、例えば、特開昭６１−１９０７
８６号公報等に記載されている。

〔発明が解決しようとする課題〕

近年、上記バイボーラ型ＲＡＭ等の高速化はめざましく
、そのアクセスタイムは、例えば数十ｎＳ　（ナノ秒）
ないし数ｎｓに達する。

一方、このような高速ＲＡＭのアクセスタイム等の動的
特性は、従来、シンクロスコープ等を用いた目視試験や
メモリテスタ等の自動測定誇を用いた動作試験等によっ
て測定される。しかし、これらの試験方法は、その動作
速度や負荷特性等において、高速ＲＡＭの高速化に追随
できない現状にあり、試！’Ａｌ！度の低下や試験工数
の増大あるいは測定不能といった問題を来している。

この発明の目的は、高速ＲＡＭ等のアクセスタイムを的
確に測定しうる簡単な試験方法を提供することにある。

この発明の他の目的は、高速ＲＡＭ等の試験精度を高め
、その試験経費を削減することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述及び添付図面から明らかになるであろ
う． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、高速ＲＡＭ等のデータ出力端子及びアドレス
入力端子間に帰還径路を設け、少なくとも二つのアドレ
スに、これらのアドレスがその読み出しデータによって
順次連結されるべく所定の記憶デークを予め書き込むこ
とで、発振状態を生しさせるものである。

〔作　用〕

上記した手段によれば、発振状態における周波数又は周
期をもとに、高速ＲＡＭ等のアクセスタイムを容易にか
つ的確に測定できる。その結果、高速ＲＡＭ等の試験精
度を高め、その試験経費を削減することができる。

〔実施例〕

第１図には、この発明が適用された試験回路の一実施例
の回路図が示されている．また、第２図には、第Ｉ図の
試験回路の一実施例の信号波形図が示され、第３図には
、第１図の試験回路により測定される高速ＲＡＭの一実
施例のブロンク図が示されている。これらの図をも乙に
、この実施例の試験回路及び高速ＲＡＭ０）構成と動作
の楯要ならびにその特徴について説明する。なお、第１
図の各回路素子は、特に制限されないが、バンケージ封
入された高速ＲＡＭ等を挿入するためのソケットや図示
されない電源供給部等とともに、所定の試験ボードに搭
載される．また、第３図の高速ＲＡＭの各ブロックを構
戊する回路素子は、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上に形威される。

第１図において、測定を受ける高速ＲＡＭは、特に制限
されないが、試験回路のソケソトに挿入され、複数の人
出力端子を介して試験回路に結合される。高速ＲＡＭに
は、図示されない電源電圧入力端子及び接地電位入力端
子を介して回路の電源電圧及び接地電位がそれぞれ供給
され、これによって高速ＲＡＭが動作状態とされる。

高速ＲＡＭは、特に制限されないが、第３図に示される
ように、その大半の面積を占めて配置されるメモリアレ
イＭＡＲＹを基本構戒とする。高速ＲＡＭには、制御信
号としてチフプイネーブル信号ＣＥ及びライトイネーブ
ル信号ＷＥが供給され、またｉ＋ｌビットのアドレス信
号ＡＯ−Ａｔが供給される。記憶データは、データ入力
端子Ｄｉｎを介して入力され、データ出力端子Ｄｏｕｔ
を介して出力される． メモリアレイＭＡＲＹは、同図の垂直方向に平行して配
置される複数のワード線と、水平方向に平行して配置さ
れる複数の相補データ線ならびにこれらのワード線と相
禎データ線の交点に格子伏に配置される複数のメモリセ
ルとを含む。

メモリアレイＭＡＲＹを構戒するワード線は、Ｘアドレ
スデコーダＸＡＤに結合され、択一的に選択状態とされ
る。ＸアドレスデコーダＸＡＤには、特に制限されない
が、ＸアドレスバソファＸＡＢからＪ＋ｌビットの内部
アドレス信号ａｘＱ〜ａｘｊが供給され、タイミング発
生回路ＴＧからタイミング信号φＣ６が供給される．Ｘ
アドレスデコーダＸＡＤは、タイミング信号φｃｅがハ
イレベルとされることで、選択的に動作状態とされる。

この動作状態において、ＸアドレスデコーダＸＡＤは、
内部アドレス信号ａｘＱ〜ａｘｊをデコードし、メモリ
アレイＭＡＲＹの対応するワード線を択一的にハイレベ
ルの選択状態とする。

ＸアドレスバソファＸＡＢは、特に制限されないが、ア
ドレス信号ＡＯ〜Ａ＋のうち下位の一部を受け、これを
保持する。また、これらのアドレス信号をもとに、上記
内部アドレス信号ａｘＱ〜ａｘｊを形威して、Ｘアドレ
スデコーダＸＡＤに供給する。

一方、メモリアレイＭＡＲＹを構戒する相補データ線は
、カラムスイッチＣＳＷの対応するスイッチに結合され
、さらに共通データ線ＣＤに選択的に接続される。

カラムスイフチＣＳＷは、メモリアレイＭＡＲＹの各相
禎データ線に対応して設けられる複数対のスインチを含
む．これらのスイッチの一方は、メモリアレイＭＡＲＹ
の対応する相補データ線に結合され、その他方は、共通
データ線ＣＤの非反転信号線及び反転信号線にそれぞれ
共通結合される．各対のスインチはそれぞれ共通結合さ
れ、ＹアドレスデコーダＹＡＤから対応するデータ線選
択信号がそれぞれ供給される。

カラムスイッチＣＳＷの各スイッチは、対応する上記デ
ータ線選択信号が択一的にハイレベルとされることでオ
ン状態となり、メモリアレイＭＡＲＹの対応する相補デ
ータ線と共通データ線ＣＤを遺択的に接続する。

ＹアドレスデコーダＹＡＤには、特に制限されないが、
Ｙアドレスバソフ７ＹＡＢからｋ＋ｌビットの内部アド
レス信号ａｙＯ−ａｙｋが供給され、タイ【ング発生回
路ＴＧからタイξング信号φｃｏが供給される． ＹアドレスデコーダＹＡＤは、タイ文ング信号φｃｅが
ハイレベルとされることで、遺択的に動作状態とされる
。この動作状態において、ＹアドレスデコーダＹＡＤは
、内部アドレス信号ａｙＱ〜ａｙｋをデコードし、対応
する上記データ線選択信号を択一的にハイレベルとする
。

ＹアドレスバッファＹＡＢは、アドレス信号ＡＯ〜Ａｉ
の残りの一部を受け、これを保持する。

また、これらのアドレス信号をもとに、上記内部アドレ
ス信号ａｙＱ〜ａｙｋを形威して、Ｙアドレスデコーダ
ＹＡＤに供給する。

共通データ線ＣＤは、ライトアンプＷＡの出力端子に結
合されるとともに、リードアンプＲＡの入力端子に結合
される．特に制限されないが、ライトアンプＷＡの入力
端子は、データ人カバソファＤＩＢの出力端子に結合さ
れ、データ入力バソファＤＩＢの入力端子は、データ入
力端子Ｄｉｎに結合される．一方、リードアンプＲＡの
出力端子は、データ出力バソファＤＯＢの入力端子に結
合され、データ出力バソファＤＯＢの出力端子は、デー
タ出力端子［）ｏｕｔに結合される。ライトアンプＷＡ
及びリードアンプＲＡならびにデータ出力バソファＤＯ
Ｂには、タイミング発生回路ＴＯから、タイミング信号
φｗｅ及びφｒａならびにφＯｅがそれぞれ供給される
。

データ人カバソファＤＩＢは、高速ＲＡＭが書き込みモ
ートとされるとき、データ入力端子Ｄｉｎを介して供給
される書き込みデータを取り込み、ライトアンプＷＡに
伝達する。

ライトアンプＷＡは、高速ＲＡＭが書き込みモードとさ
れ、タイミング信号φｗｅがノ＼イレベルとされること
で、選択的に動作状態とされる．この動作状態において
、ライトアンプＷＡは、上記書き込みデータに従った相
補書き込み信号を形成し、共通データ線ＣＤを介してメ
モリアレイＭＡＲＹの選択されたメモリセルに供給する
．リードアンブＲＡは、高速ＲＡＭが読み出しモードと
され、タイミング信号φｒａがハイレベルとされること
で、選択的に動作伏態とされる。この動作状態において
、リードアンプＲＡは、メモリアレイＭＡＲＹの選択さ
れたメモリセルから共通データ線ＣＤを介して出力され
る読み出し信号を増幅して、後段のデータ出力バッファ
ＤＯＢに伝達する． データ出力バンファＤＯＢは、高速ＲＡＭが読み出しモ
ードとされ、タイξング信号φＯｅがハイレベルとされ
ることで、選択的に動作状態とされる。この動作状態に
おいて、データ出力バソファＤＯＢは、リードアンプＲ
Ａから伝達される読み出し信号をもとに所定の出力信号
を形威し、データ出力端子［）ｏｕｔを介して送出する
。

タイミング発生回路ＴＧは、チップイネーブル信号ＣＥ
及びライトイネーブル信号ＷＥをもとに上記各種のタイ
ミング信号を形威し、高速ＲＡＭの各回路に供給する。

つまり、第３図の高速ＲＡＭは、特に制限されないが、
チソプイネーブル信号ＧＥがロウレベルとされることで
、選択的に選択状態とされる。このとき、高速ＲＡＭの
動作モードは、ライトイネーブル信号ＷＥがロウレベル
とされることで書き込みモードとされ、ハイレベルとさ
れることで読み出しモードとされる。各動作モードにお
いて、アクセスされるべきアドレスは、アドレス信号Ａ
Ｏ〜Ａｔによって指定される。さらに、書き込みモード
において、書き込むべきデータはデータ入力端子Ｄｉｎ
を介して供給され、読み出しモードにおいて、読み出さ
れたデータはデータ出力端子Ｄｏｕｔを介して出力され
る． 第１図の試験回路において、測定を受ける高速ＲＡＭの
先頭アドレスａＯには、特に制限されないが、図示され
ない書き込み回路を介して、論理′１′の記憶データが
予め書き込まれ、第２のアドレスａ１には、論理“Ｏ″
の記憶データが書き込まれる。

上記試験回路により高速ＲＡＭのアクセスタイムの測定
が行われるとき、高速ＲＡＭのチップイネーブル／７ｊ
号入力端子で１は、第１図ムこ例示されるように、回路
の接地電位又は論理“０゛に結合され、ライトイネープ
ル信号入力端子ＷＥは、回路の電源電圧Ｖｃｃ又は論理
“ｌ”に結合される。

また、先頭ビットのアドレス入力端子ＡＯは、抵抗Ｒ３
を介して回路の接地電位又は論理“Ｏ″に結合されると
ともに、帰還径路をｔｉ或するスイフチＳＷを介してそ
のデータ出力端子Ｄｏｕｔに結合される．他のアドレス
入力端子Ａ１〜Ａｔは、回路の接地電位又は論理“Ｏ”
に結合される。上記抵抗Ｒ３は、試験回路の発振周波数
に影響を与えないような比較的大きな抵抗値を持つもの
とされる． これにより、高速ＲＡＭは、読み出しモードで連続的に
選択伏態とされ、そのアクセスアドレスは、上記スイッ
チＳＷがオン状態とされることを条件に、読み出しデー
タに従って選択的にアドレスａＯ又はａｌとされる．ス
イッチＳＷがオフ状態とされるとき、高速ＲＡＭのアク
セスアドレスはアドレスａＯに固定される． 高速ＲＡＭのデータ出力端子Ｄｏｕｔと回路の電源電圧
Ｖｃｃとの間には、特に制限されないが、抵抗Ｒ１が設
けられ、データ出力端子Ｄｏｕｔと回路の接地電位との
間には、抵抗Ｒ２ならびに負荷容量Ｃが設けられる。抵
抗Ｒｌ及びＲ２は、上記抵抗Ｒ３と同様に、試験回路の
発振周波数に影響を与えないような比較的大きな抵抗値
を持つものとされる。データ出力端子Ｄｏｕｔは、特に
制限されないが、さらに例えば外部に設けられるカウン
タＣＴＲの入力端子に結合される．スイッチＳＷがオフ
状態とされるとき、高速ＲＡＭのアクセスアドレスは、
アドレスａＱに固定される。このアドレスａＯには、前
述のように、予め論理“ｌ”の記憶データが書き込まれ
る。したがって、高速ＲＡＭのデータ出力端子ＤｏｕＬ
には、第２図に例示されるように、論理“１゜の読み出
しデータが出力される． スイッチＳＷがオン状態とされ、データ出力端子Ｄｏｕ
ｔ及びアドレス入力端子ＡＯ間の帰還径路が形威される
と、データ出力端子Ｄｏｕｔに出力される論理“１”の
読み出しデータがアドレス入力端子ＡＯに入力され、高
速ＲＡＭのアクセスアドレスはアドレスａｌに変化され
る。このアドレスａ１には、前述のように、論理“０”
の記憶データが書き込まれる．したがって、高速ＲＡＭ
のデータ出力端子Ｄｏｕｔには、そのアクセスタイムｔ
　ＡＣ　Ｏが経過した時点で、論理“０”の読み出しデ
ータが出力される。この論理“０“の読み出しデータは
、ただちにスイッチＳＷを介してアドレス入力端子ＡＯ
に入力され、これによって高速ＲＡＭのアクセスアドレ
スがアドレスａＱに戻される。高速ＲＡＭのデータ出力
端子ＤｏｕＬには、そのアクセスタイムｔ　ＡＣ　１が
経過した時点で、論理“ｌ”の読み出しデータが出力さ
れ、上記と同様な動作が繰り返される。その結果、高速
ＲＡＭを含む試験回路は、 Ｔ＝ｔＡｃＱ＋ｔＡＣ１ なる周期Ｔ、言い換えると、 ｆ＝ｌ／Ｔ ＝　１／　（ｔＡｃＯ　＋　ＬＡＣＩ）なる周波数ｆを
もって、発振状態となる。

前述のように、抵抗Ｒ１〜Ｒ３は、試験回路の発振周波
数に影響を与えないような比較的大きな抵抗値を持つも
のとされる。また、上記アクセスタイムｔ　ＡＣ　Ｏ及
びＬ　ＡＣ　ｌは、その動作特性からみてほぼ同じ値と
なる．したがって、試験回路の発振状態における周波数
ｆを、例えばカウンタＣＴＲ等によって測定し、その逆
数すなわち周期Ｔを二分することで、高速ＲＡＭのアク
セスタイムを容易にかつ的確に測定できる。

以上のように、この実施例の試験回路は、高速ＲＡＭ等
のデータ出力端子Ｄｏｕｔとアドレス入力端子ＡＯとの
間に設けられ、スイッチＳＷを含む帰還径路を備える．
高速ＲＡＭ等は、チップイネーブル信号ＧＥならびに他
のアドレス入力端子Ａ１〜Ａｔが回路の接地電位又は論
理“０２に結合され、ライトイネープル信号ＷＥが回路
の電源電圧又は論理“１″に結合されることで、連続的
に読み出しモードで選択状態とされる。また、そのアク
セスアドレスは、上記スイ・７チＳＷがオフ状態とされ
るとき、先頭アドレスａＯに固定され、スイフチＳＷが
オン状態とされるとき、その読み出しデータに従ってア
ドレスａＯ又はａ１に順次交互に切り換えられる。その
結果、高速ＲＡＭ等を含む試験回路は、高速ＲＡＭ等の
アクセスタイムの２倍の周期Ｔ４Ｃもって発振状態どさ
れる。したがって、このときの発振周波数を、例えばカ
ウンタのような比較的安価な装置をもって測定し、その
逆数を二分することで、高速ＲＡＭのアクセスタイムを
容易にかつ的確に測定できるものとなる．これにより、
高速化が進んだ高速ＲＡＭ等の試験精度を高め、その試
験経費を削減することができる。

以上の本実施例に示されるように、この発明を高速ＲＡ
Ｍ等の試験回路に適用することで、次のような作用効果
が得られる。すなわち、（１》高速ＲＡＭ等のデータ出
力端子及びアドレス入力端子間に帰還径路を設け、少な
くとも二つのアドレスに、これらのアドレスがその読み
出しデータによって順次連結されるべく所定の記憶デー
タを予め書き込み、発振状態を生じさせることで、この
発振状態における周波数又は周期をもとに、高速ＲＡＭ
等のアクセスタイムを容易にかつ的確に測定できるとい
う効果が得られる。

《２》上記＋１１項において、発振状態における上記周
波数又は周期を、例えばカウンタのような比較的安価な
機器によりかつ測定回路の負荷容量やインピーダンス等
をほとんど意識することなく、測定できるという効果が
得られる （３）上記《１》項及び（２）項により、高速化の進ん
だ高速ＲＡＭ等の試験精度を高め、その試験経費を削減
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第ｌ図におい
て、アドレス入力端子Ａ１〜Ａ目よ、回路の電源電圧Ｖ
ｃｃに結合してもよいし、回路の接地電位及び電源電圧
Ｖｃｃに適当な組み合わせをもって結合してもよい。ま
た、高速ＲＡＭのデータ出力端子Ｄｏｕｔに出力される
読み出しデータは、アドレス入力端子ＡＯ以外のアドレ
ス入力端子に帰還させてもよいし、例えば第４図に示さ
れるように、すべてのアドレス入力端子ＡＯ〜Ａｉに帰
還させてもよい。この場合、高速ＲＡＭの発振状態にお
けるアクセスアドレスは、先頭アドレスａＯと最終アド
レスａｅとなり、二つのアドレス間の論理的距離が最大
となる。また、高速ＲＡＭのアクセスタイムは、第５図
に例示されるように、上記第１図の実施例の場合と同様
な方法によって測定できる。上記いずれの場合も、読み
出しデータならびにアドレス信号ＡＯ〜ＡＩによって指
定される二つのアドレスには、これらのアドレスを順次
交互に連結するための記憶データが予め書き込まれるこ
とを必要条件とする。高速１？Ｅ　Ａ　Ｍが複数のデー
タ出力端子を有する場合、これらのデータ出力端子に出
力される読み出しデータによってそのべき乗に相当する
数のアドレスを順次交互に指定しつつ、発１辰状態とす
ることもよい．帰還径路には、例えばレベル比較回路や
ドライバ等を追加することで、アドレス信号の入力レベ
ルを設定できるようにしてもよいし、帰還径路の構戊や
その電気的特性は、種々の形態が考えられる。高速ＲＡ
Ｍのアクセスタイムがカウンタ等の測定可能な周期より
短い場合、帰還径路に所定の遅延時間τを有する遅延回
路を追加してもよい。この場合、高速ＲＡＭを含む試験
回路の発振周期′ｒは、 Ｔ　＝　ｔ　ＡＣ　Ｏ　＋　ｔ　ＡＣ　１＋τとなり、
その発振周波数〔は、 ｆ＝１／Ｔ −　１　／　（　ｔ　ＡＣ　Ｏ　＋Ｌ　ＡＣ　１＋τ）
となる。高速ＲＡＭが非選択状態とされるときそのデー
タ出力端子ｐｏｕｔのレヘルが例えば論理“Ｏ“に固定
されるような場合、これをチンプイネーブル信号入力端
子ＣＥに帰還させ、アクセスアドレスに論理“ｌ′″の
記憶データを予め書き込むことで、同様な発振状態を生
じさせることもできよう。さらに、第１図及び第４図に
示される試験回路の具体的な回路構成や第３図に示され
る高速ＲＡＭのブロック構戒ならびにその端子構戒等は
、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速ＲＡＭの試験同
路に適用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナ主ツタ型ＲＡＭ等の各
種半導体記憶装置やこれらを含む論理機能付メモリ等の
試験回路等にも通用できる。本発明は、少なくともアド
レス入力とその読み出しデータを対応しうる半導体記憶
装置の試験方法として広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をＦｆｉ１単に説明すれば、下記のとお
りである．すなわち、高速ＲＡＭ等のデ一夕出力端子及
びアドレス入力端子間に帰還径路を設け、少なくとも二
つのアドレスに、これらのアドレスがその読み出しデー
タによって順次連結されるべく所定の記憶データを予め
書き込み、発振状態を生しさせることで、この発振伏態
における周波数又は周期をもとに、高速ＲＡＭ等のアク
セスタイムを容易にかつ的確に測定できる。これにより
、高速ＲＡＭ等の試験精度を高め、その試験経費を削減
することができる。

【図面の簡単な説明】

第１図は、この発明が適用された試験回路の一実施例を
示す回路図、 第２図は、第１図の試験回路の一実施例を示す信号波形
図、 第３図は、第１図の試験回路により測定される高速ＲＡ
Ｍの一実施例を示すブロック図、第４図は、この発明が
適用された試験回路のもう一つの実施例を示す回路図、 第５図は、第４図の試験回路の一実施例を示す信号波形
図である。 ＲＡＭ・・・高速ランダムアクセスメモリ、ＳＷ・・・
スイッチ、Ｒ１〜Ｒ３・・・抵抗、Ｃ・・・負荷容量、
ＣＴＲ・・・カウンタ．ＭＡＲＹ・・・メモリアレイ、
ＸＡＤ・・・Ｘアドレスデコーダ、ＣＳＷ・・・カラム
スイッチ、ＹＡＤ・・・Ｙアドレスデコーダ、ＸＡＢ・
・・Ｘアドレスバンファ、ＹＡＢ・・・Ｙアドレスバッ
ファ、ＷＡ・・・ライトアンプ、ＲＡ・・・リー１゛ア
ンプ、ＤＩＢ・・・データ入カバソファ、ＤＯＢ・・・
データ出力バソファ、ＴＯ・・・タイミング発生回路．

Claims (1)

1. 【特許請求の範囲】 １、半導体記憶装置の所定の出力端子及び入力端子間に
   帰還径路を設けることで発振状態を生じせしめ、上記発
   振状態における周波数又は周期をもとに上記半導体記憶
   装置のアクセスタイムを測定することを特徴とする試験
   方法。 ２、上記出力端子は読み出しデータを出力するためのも
   のであり、上記入力端子は所定のアドレス信号を入力す
   るためのものであって、上記半導体記憶装置は、上記発
   振状態において、実質的に上記読み出しデータによって
   順次連結される少なくとも二つのアドレスを繰り返しア
   クセスするものであることを特徴とする特許請求の範囲
   第１項記載の試験方法。 ３、上記半導体記憶装置はランダムアクセスメモリであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の試験方法。