FR2958441A1

FR2958441A1 - Circuit pseudo-inverseur sur seoi

Info

Publication number: FR2958441A1
Application number: FR1052543A
Authority: FR
Inventors: Carlos Mazure; Richard Ferrant; Bich-Yen Nguyen
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2010-04-02
Filing date: 2010-04-02
Publication date: 2011-10-07
Anticipated expiration: 2030-04-02
Also published as: JP5313217B2; SG174660A1; TWI430436B; KR101269785B1; KR20110111220A; US20120250444A1; TW201135921A; US8654602B2; US8223582B2; CN102214483B; US20110242926A1; JP2011222940A; FR2958441B1; CN102214483A

Abstract

L'invention concerne selon un premier aspect réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comportant un transistor d'un premier type de canal en série avec un transistor d'un deuxième type de canal entre une première et une seconde bornes d'application d'un potentiel d'alimentation, chacun des transistors comprenant une région de drain et une région de source dans la couche mince, un canal s'étendant entre la région de source et la région de drain, et une grille de contrôle avant située au-dessus du canal, caractérisé en ce que chaque transistor possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal du transistor et apte à être polarisée pour moduler la tension de seuil du transistor, et en ce que l'un au moins des transistors est configuré pour fonctionner en mode de déplétion sous l'action d'un signal de grille arrière venant suffisamment moduler sa tension de seuil.

Description

DOMAINE DE L'INVENTION Le domaine de l'invention est celui des dispositifs semi-conducteurs réalisés sur un substrat semi-conducteur sur isolant (substrat SeOI selon la terminologie anglo-saxonne « Semiconductor On Insulator ») comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante. L'invention concerne plus précisément un circuit pseudo-inverseur sur SeOI qui selon les entrées qui lui sont appliquées peut à la fois assurer les fonctions logiques INV (inversion), NON-OU (NOR) et NON-ET (NAND), de 1 o sorte que l'ensemble de la bibliothèque standard de cellules CMOS peut être décrite sur la base du seul circuit de l'invention. Une application préférentielle de l'invention concerne la réalisation d'un circuit de pilotage de ligne de mot (« worldline driver » selon la terminologie anglo-saxonne) pour un réseau de cellules mémoires. 15 ARRIERE PLAN DE L'INVENTION Une cellule mémoire DRAM (« Dynamic Random Access Memory » désignant une mémoire vive dynamique) conventionnelle est constituée par l'association d'un transistor et d'une capacité pour le stockage des charges. Plus récemment, une cellule mémoire DRAM constituée seulement d'un 20 transistor a été proposée. Cette cellule exploite un effet de canal flottant pour stocker les charges et ne nécessite pas de capacité additionnelle. Les cellules mémoires sont conventionnement agencées dans une matrice mémoire de sorte que les grilles des transistors des cellules agencées le long d'une ligne de la matrice mémoire partagent une ligne de 25 mot (« wordline » selon la terminologie anglo-saxonne), tandis que les sources des transistors des cellules agencées le long d'une colonne de la matrice mémoire partagent une ligne de bit (« bitline » selon la terminologie anglo-saxonne). La donnée stockée dans une cellule mémoire peut être accédée au moyen d'une adresse de ligne de mot unique et d'une adresse 30 de ligne de bit unique.

Chaque ligne de mot est contrôlée par l'intermédiaire d'un circuit de pilotage de ligne de mot, lequel est lui-même piloté par un décodeur d'adresses de ligne. D'une manière générale, la tension de seuil du transistor d'accès à la cellule mémoire doit présenter peu de fuites. Sa tension de seuil doit ainsi être relativement élevée. Ce qui implique qu'une tension relativement importante doit être appliquée sur sa grille pour le rendre passant. La ligne de mot attaquant la grille du transistor doit ainsi présenter une tension qui est typiquement 1,5 à 2 fois supérieure à la tension nominale. On notera que la 1 o tension de la ligne de mot doit également être élevée pour tenir compte de l'évolution de la tension de seuil du transistor de la cellule mémoire du fait de l'effet de substrat. Les circuits de pilotage de ligne de mot conventionnels sont ainsi relativement encombrants notamment par rapport à la taille d'une cellule 15 mémoire, ce qui entraîne généralement des problèmes d'intégration (notamment la nécessité de recourir à une technique d'empilement, dite de « staggering », de plusieurs circuits de pilotage les uns derrière les autres pour adresser plusieurs lignes adjacentes de cellules mémoire). On a représenté sur la figure 1 un circuit de pilotage de ligne de mot 20 300 conforme à l'état de l'art tel que décrit dans le document US 2007/0109906. Le circuit de pilotage 300 adresse une ligne de cellules mémoires 100 par l'intermédiaire de la ligne de mot WL. Tous les noeuds du circuit 300 présentent une haute tension, à l'exception des signaux Yi et Yi# issus du 25 décodeur d'adresses de ligne 330. Les transistors du circuit de pilotage 300 doivent ainsi soutenir des hautes tensions, notamment les transistors 303 et 313. En tenant compte des différentes interconnections, la Demanderesse a pu estimer que la largeur du circuit de pilotage 300 de la figure 1 correspond 30 à environ 6 fois celle du transistor 303. Le circuit 300 s'avère donc particulièrement encombrant, notamment par comparaison avec la largeur d'une cellule mémoire formée d'un unique transistor. L'empilement des plusieurs circuits de pilotage 300 les uns derrière les autres s'avèrent alors nécessaire pour tenir compte de la différence de pas.

Un circuit de pilotage de ligne de mot plus simple est représenté sur les figures 2a et 2b. La figure 2a représente les fonctions logiques assurées par ce circuit, tandis que la figure 2b en représente une réalisation possible. On relèvera tout d'abord que ce circuit comporte deux portes logiques NOR 2, 3 en parallèle, disposant d'une entrée commune MWL# et ayant pour autre entrée un signal A ou son complémentaire A#. Les sorties sont formées par les lignes de bit locales LWLE et LWL0. On relèvera ensuite qu'à la différence du circuit de la figure 1, le circuit des figures 2a et 2b est alimenté par un signal de ligne de mot principale haute tension MWL# fournie par un décodeur d'adresses de ligne 1. Il en découle une consommation de puissance plus importante (environ quatre fois plus) que pour le circuit de la figure 1. On a reporté sur la figure 2b une estimation réalisée par la Demanderesse de la taille de chacun des transistors par rapport à la référence W303 désignant la largeur du transistor 303 de la figure 1. Il en découle que la taille totale est de l'ordre de 6W303. Ainsi, si le circuit des figures 2a et 2b s'avère effectivement plus simple que celui de la figure 1, il n'en reste pas moins encombrant. BREVE DESCRIPTION DE L'INVENTION Un premier objectif de l'invention est de proposer un circuit qui ne présente pas les inconvénients mentionnés précédemment, en particulier un circuit relativement peu encombrant et de faible consommation qui puisse être utilisé comme circuit de pilotage de ligne de mot dans une matrice mémoire. Un autre objectif de l'invention est de proposer un circuit 3o particulièrement simple et peu encombrant qui peut être utilisé pour assurer différentes fonctions logiques.

Dans ce contexte, l'invention propose, selon un premier aspect, un circuit réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comportant un transistor d'un premier type de canal en série avec un transistor d'un deuxième type de canal entre une première et une seconde bornes d'application d'un potentiel d'alimentation, chacun des transistors comprenant une région de drain et une région de source dans la couche mince, un canal s'étendant entre la région de source et la région de drain, et une grille de contrôle avant située au-dessus du canal, 1 o caractérisé en ce que chaque transistor possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal du transistor et apte à être polarisée pour moduler la tension de seuil du transistor, et en ce que l'un au moins des transistors est configuré pour fonctionner en mode de déplétion sous l'action d'un signal de grille arrière 15 venant suffisamment moduler sa tension de seuil. Certains aspects préférés, mais non limitatifs, de ce dispositif sont les suivants : ù les grilles de contrôle arrière sont polarisées par un même signal de grille arrière ; 20 ù la première borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire dudit signal de grille arrière, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée à un état bas ; ù le transistor du deuxième type de canal est configuré pour fonctionner 25 en mode de déplétion lorsque le signal de grille arrière est à l'état haut ; ù la seconde borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire dudit signal de grille arrière, tandis que la première borne d'application d'un potentiel d'alimentation est polarisée à un état haut ; 30 ù le transistor du premier type de canal est configuré pour fonctionner en mode de déplétion lorsque le signal de grille arrière est à l'état bas ; ù la première borne d'application d'un potentiel d'alimentation est polarisée à un état haut, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée à un état bas ; ù il comporte un noeud d'entrée relié à la grille de contrôle avant de chacun des transistors, et un noeud de sortie relié au point milieu de l'association série des transistors ; ù le transistor du premier type de canal est un transistor PFET et dans lequel le transistor du second type de canal est un transistor NFET ; ù les transistors sont totalement déplétés.

Selon un second aspect, l'invention concerne circuit de pilotage d'une ligne de mot comprenant une paire au moins de circuits selon le premier aspect de l'invention agencés en parallèle, chaque circuit de la paire étant destiné à recevoir un signal d'entrée issue d'un décodeur d'adresses de ligne et fournissant en sortie un signal destiné à servir de ligne de mot locale pour une pluralité de cellules mémoires agencées en ligne. Selon encore un autre aspect, l'invention concerne une mémoire incorporant un circuit de pilotage de ligne de mot selon le second aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de commande d'un circuit de pilotage selon le second aspect de l'invention, dans lequel : ù en mode actif, le signal de polarisation de grille arrière du premier circuit d'une paire de circuits est le complémentaire du signal de grille arrière du second circuit de la paire de circuits ; ù en mode inactif, la première borne d'application d'un potentiel d'alimentation et les signaux de polarisation de grilles arrière de chacun des circuits d'une paire sont à l'état bas. BREVE DESCRIPTION DES DESSINS D'autres aspects, buts et avantages de la présente invention 3o apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels, outre les figures 1, 2a et 2b déjà commentées précédemment : - les figures 3a et 3b représentent des exemples de transistors disposant de grille de contrôle arrière : - la figure 4 illustre la modulation de la tension de seuil d'un transistor en fonction de la polarisation de sa grille de contrôle arrière ; - la figure 5 représente un mode de réalisation possible du circuit selon le premier aspect de l'invention assurant la fonction logique NOR ; - la figure 6 représente un mode de réalisation possible d'un circuit de pilotage de ligne de mot conforme au second aspect de l'invention ; - la figure 7 représente un mode de réalisation possible du circuit selon le premier aspect de l'invention assurant la fonction logique NAND. DESCRIPTION DETAILLEE DE L'INVENTION L'invention concerne selon un premier aspect un circuit réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante. Le circuit comporte un transistor d'un premier type de canal en série avec un transistor d'un deuxième type de canal entre une première et une seconde bornes d'application d'un potentiel d'alimentation, chacun des transistors comprenant une région de drain et une région de source dans la couche mince, un canal s'étendant entre la région de source et la région de drain, et une grille de contrôle avant située au-dessus du canal. Dans le mode de réalisation représenté sur les figures 5-7, le circuit comprend un transistor de canal P Tp dont la source est reliée à la première borne d'application d'un potentiel d'alimentation et un transistor de canal N TN dont la source est reliée à la seconde borne d'application d'un potentiel d'alimentation. Les grilles des transistors TP, TN du circuit sont connectées ensemble et 30 reliées à une entrée commune (B sur les figures 5 et 7, MWL# sur la figure 6). Le point milieu de l'association série des transistors TP, TN constitue la sortie du circuit (OUT sur les figures 5 et 7, LWLE et LWL0 sur la figure 6). Le circuit selon le premier aspect de l'invention est dit pseudo-inverseur en ce qu'il présente la structure classique d'un inverseur CMOS. Toutefois, comme cela sera décrit plus en avant par la suite, en fonction des entrées qui sont appliquées à ce circuit, ce dernier peut réaliser d'autres fonctions logiques On relèvera que la fonction logique d'inversion peut d'ailleurs être réalisée en positionnant, de manière classique la première borne d'application d'un potentiel d'alimentation à l'état haut VDD et en positionnant la seconde borne d'application d'un potentiel d'alimentation à l'état bas GND. Dans le cadre de l'invention, chacun des transistors possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor.

On a représenté sur la figure 3a un transistor de canal P disposant d'une grille de contrôle arrière BGp agencée dans le substrat de base sous la couche isolante BOX de manière à être positionnée en regard de la grille de contrôle avant G. La grille de contrôle arrière BGp est ici constituée par une région dopée de type P isolée du substrat de base par un caisson CN de conductivité N. On a représenté sur la figure 3b un transistor de canal N disposant d'une grille de contrôle arrière BGN agencée dans le substrat de base sous la couche isolante de manière à être positionnée en regard de la grille de contrôle avant G. La grille de contrôle arrière BGN est ici constituée par une région dopée de type N isolée du substrat de base par un caisson Cp de conductivité P. Sur les figures 3a et 3b, les transistors sont totalement déplétés (« fully depleted » selon la terminologie anglo-saxonne) en ce sens que les régions de drain et de source s'étendent sur l'intégralité de l'épaisseur de la couche mince, jusqu'à la couche isolante.

Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité P présente une tension de seuil très élevée. Cette tension de seuil peut alors être réduite en appliquant une tension positive sur la grille de contrôle arrière. Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité N présente quant à lui une tension seuil nominale qui peut être réduite en appliquant une tension positive sur la grille de contrôle arrière. Cette variation de la tension de seuil du transistor via la grille de contrôle arrière peut être formulée selon Vth = VtO ù a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille de contrôle arrière, Vto la tension de seuil nominale (qui peut être décalée par la fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor. Tel que présenté dans la thèse « Architectures innovantes de mémoire non-volative embarquée sur film mince de silicium» soutenue par Germain Bossu en juin 2009 à l'Université de Provence Aix Marseille I, le coefficient a peut notamment être approximé selon a = 3.t°x , où t0 désigne tsl +3.t BOX l'épaisseur de la couche diélectrique de grille séparant la grille de contrôle avant du canal, tBOX désigne l'épaisseur de la couche isolante séparant la grille de contrôle arrière du canal et ts; désigne l'épaisseur de la couche mince. On comprend donc que le type de dopage de la grille de contrôle arrière associé à un transistor décale ou non la tension de seuil nominale, et que la polarisation de la grille de contrôle arrière permet d'ajuster la tension de seuil. La figure 4 illustre à cet égard la modulation de la tension de seuil VTH d'un transistor en fonction de la polarisation VBG de sa grille de contrôle arrière. Cette polarisation est typiquement dans la gamme OV-VDD. Un transistor de type N présente une tension de seuil nominale VTNO. La tension de seuil effective de ce transistor peut être réduite depuis la tension de seuil nominale VTNO en augmentant la polarisation VBG de sa grille de contrôle arrière, et ce globalement linéairement selon une pente correspondant au coefficient a lié à la géométrie du transistor. On a représenté sur la figure 4, respectivement en traits pleins et en traits pointillés, deux variations possibles de la tension de seuil d'un transistor de canal N en fonction du coefficient de géométrie a. On constate qu'il s'avère possible (cf. courbe en pointillés) d'adopter une géométrie du transistor telle que le transistor soit en mode de déplétion (tension de seuil négative) lorsqu'une polarisation suffisamment importante est appliqué à sa 1 o grille de contrôle arrière. Un transistor de type P présente une tension de seuil nominale VTPO. La tension de seuil effective de ce transistor peut être augmentée depuis la tension de seuil nominale VTPO en réduisant la polarisation VBG de sa grille de contrôle arrière, et ce globalement linéairement selon une pente 15 correspondant au coefficient a lié à la géométrie du transistor. On a représenté sur la figure 4, respectivement en traits pleins et en traits pointillés, deux variations possibles de la tension de seuil d'un transistor de canal P en fonction du coefficient de géométrie a. On constate qu'il s'avère possible (cf. courbe en pointillés) d'adopter une géométrie du 20 transistor telle que le transistor soit en mode de déplétion (tension de seuil positive) lorsqu'une polarisation suffisamment faible est appliquée à sa grille de contrôle arrière. De manière préférentielle, on prévoit que les transistors du circuit selon le premier aspect de l'invention sont totalement déplétés. On bénéficie ainsi 25 du fait que de tels transistors présentent une très faible fluctuation de dopants (RDF : « Random Dopant Fluctuation ») : la tension de seuil nominale est alors très précisément définie, de même que la variation de la tension de seuil en fonction de la polarisation de la grille de contrôle arrière. Revenant à la description de l'invention, on prévoit que l'un au moins 30 des transistors du circuit est configuré pour fonctionner en mode de déplétion sous l'action d'un signal de grille arrière venant suffisamment moduler sa tension de seuil. On peut également avantageusement prévoir que les grilles de contrôle arrière des transistors Tp et TN sont polarisées par un même signal de grille arrière (éventuellement avec une modification de l'amplitude du signal de grille arrière). On relèvera à ce stade que selon les applications envisagées, on peut choisir des transistors dont les tensions de seuil nominales (VTNO et VTPO) ne sont pas identiques (en valeur absolue), de sorte qu'un seul des deux transistors du circuit est susceptible de fonctionner en mode déplétion. Alternativement, on peut également appliquer à la grille de contrôle arrière de chacun des transistors Tp et TN un signal de grille arrière ne présentant pas la même amplitude. Selon un premier mode de réalisation possible du circuit selon le premier aspect de l'invention représenté sur la figure 5, le circuit pseudoinverseur assure la fonction logique NOR. Sur la figure 5, les grilles de contrôle arrière sont polarisées par un même signal de grille arrière A#. La première borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire A du signal de grille arrière, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée à un état bas GND. Le transistor du deuxième type de canal TN est quant à lui configuré pour fonctionner en mode de déplétion lorsque le signal de grille arrière A# est à l'état haut H. Le fonctionnement du circuit de la figure 5 est le suivant selon l'état 25 haut H ou bas L des entrées A et B. B=H et A=H Lorsque l'entrée B du circuit pseudo-inverseur est à l'état haut, le transistor TN est passant tandis que le transistor Tp est bloqué. Le signal A appliqué à la première borne d'application d'un potentiel 3o d'alimentation étant haut, le circuit est alimenté.

Le signal complémentaire A# appliqué aux grilles de contrôle arrière est tel pour que le transistor Tp reste en mode enrichissement et donc bloqué. En variante, on peut adopter une géométrie de transistor (via les paramètres t0 , tBOX et ts;) telle que Tp soit en mode enrichissement lorsque A# = 0V. Cette variante doit bien entendu être compatible avec les propriétés que le transistor TN doit présenter dans les autres cas. La sortie OUT du circuit est alors à l'état bas. B=H et A=L L'entrée B du circuit pseudo-inverseur étant à l'état haut, le transistor TN 1 o est passant tandis que le transistor Tp est bloqué. Le signal A appliqué à la première borne d'application d'un potentiel d'alimentation étant (suffisamment) bas, le circuit n'est pas alimenté. Le signal de grille arrière A# étant à l'état haut, le transistor Tp est bloqué et présente un très faible courant de fuite IOFF. 15 Le signal de grille arrière A# étant à l'état haut, le transistor TN présente un fort courant de conduction et maintient donc parfaitement un état bas sur la sortie OUT du circuit. B=L et A=H L'entrée B du circuit pseudo-inverseur étant à l'état bas, le transistor TN 20 est bloqué tandis que le transistor Tp est passant. Le signal A appliqué à la première borne d'application d'un potentiel d'alimentation étant haut, le circuit est alimenté. Le signal complémentaire A# appliqué aux grilles de contrôle arrière est tel pour que le transistor Tp reste en mode enrichissement et donc passant 25 avec un fort courant de conduction. Un état haut est ainsi parfaitement maintenu sur la sortie OUT du circuit. B=L et A=L L'entrée B du circuit pseudo-inverseur étant à l'état bas, le transistor TN est bloqué tandis que le transistor Tp est passant. 30 Le signal A appliqué à la première borne d'application d'un potentiel d'alimentation étant (suffisamment) bas, le circuit n'est pas alimenté.

Le signal de grille arrière A# étant à l'état haut, le transistor Tp est bloqué et présente un très faible courant de fuite IOFF. Le transistor TN présente quant à lui un très bon courant de conduction et demeure passant dans la mesure où la combinaison des paramètres t0 , tBOX et TS; fait que ce transistor fonctionne alors en mode déplétion. La sortie OUT du circuit est alors à l'état bas. La table de vérité du circuit de la figure 5 est ainsi la suivante. B A A# OUT H H L L H L H L L H L H L L H L On relèvera que les signaux A et B agissent respectivement sur des grilles de contrôle arrière et de contrôle avant pour lesquelles les épaisseurs d'oxyde les séparant du canal du transistor ne sont pas les mêmes (l'épaisseur de la couche isolante enterrée BOX étant typiquement plus importante que la couche diélectrique de grille séparant la grille de contrôle avant du canal). Dès lors, les entrées A et B ne sont équivalentes : A est une entrée lente alors que B est, relativement, une entrée rapide.

On a représenté sur la figure 6 une application possible du circuit NOR de la figure 5 qui remplit la même fonction logique que le circuit de la figure 2a, à savoir la réalisation de deux portes NOR en parallèle. On fournit dans cette application un circuit de pilotage d'une ligne de mot d'une matrice mémoire comprenant une paire au moins de circuits 4, 5 selon la figure 5 agencés en parallèle, chaque circuit de la paire étant destiné à recevoir un signal d'entrée (signal de ligne de mot principal MWL#) issue d'un décodeur d'adresses de ligne 1 et fournissant en sortie un signal LWLE, LWL0 destiné à servir de ligne de mot locale pour une pluralité de cellules mémoires agencées en ligne.

La commande du circuit de pilotage représenté sur la figure 6 est la suivante.

Dans un mode actif, le signal de polarisation de grille arrière A# du premier circuit 4 de la paire de circuits est le complémentaire du signal de grille arrière A du second circuit 5 de la paire de circuits. De telle manière, lorsque le signal de ligne de mot principal MWL# est à l'état haut, le premier et le second circuits 4, 5 fournissent tout deux un état bas en sortie (LWLE=LWLo=L). En revanche, lorsque le signal de ligne de mot principal MWL# est à l'état bas, le premier circuit 4 fournit un état haut (LWLE=H), tandis que le second circuit 5 fournit un état bas (LWL0=L). Dans un mode inactif (mode veille), la première borne d'application d'un 1 o potentiel d'alimentation et les signaux de polarisation de grilles arrière de chacun des circuits de la paire sont à l'état bas. Dans le mode inactif, le signal de ligne de mot principal MWL# est à l'état haut. Les transistors TN des circuits 4,5 sont passants tandis que les transistors Tp des circuits 4,5 sont bloqués. 15 Dans la mesure où la première borne d'application d'un potentiel d'alimentation et les signaux de polarisation de grilles arrière de chacun des circuits de la paire sont à l'état bas, le circuit de pilotage n'est pas alimenté et on n'observe donc pas de fuites. Les sorties (lignes de mot locales LWLE et LWL0) sont en conséquence toutes deux à l'état bas. 20 La table de vérité du circuit de pilotage de la figure 6 est ainsi le suivant. MWL# A A# LWLE LWL0 Mode actif H H L L L H L H L L L H L H L L L H L H Mode veille H L L L L Le circuit de pilotage de ligne de mot de la figure 6 présente l'avantage d'une faible consommation de puissance. En effet, en mode veille, le circuit 25 de pilotage n'est pas alimenté. Par ailleurs, le circuit de pilotage comprend un nombre réduit d'éléments (deux transistors seulement) de sorte qu'en mode actif, on n'observe la commutation que d'un nombre réduit d'éléments. Selon un second mode de réalisation possible du circuit selon le premier aspect de l'invention représenté sur la figure 7, le circuit pseudo- inverseur assure la fonction logique NAND. Sur la figure 7, les grilles de contrôle arrière sont polarisées par un même signal de grille arrière A. La première borne d'application d'un potentiel d'alimentation est polarisée à un état haut VDD, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire A# du signal de grille arrière. Le transistor du premier type de canal Tp est quant à lui configuré pour fonctionner en mode de déplétion lorsque le signal de grille arrière A est à l'état bas L. Le fonctionnement du circuit de la figure 5 est le suivant selon l'état haut H ou bas L des entrées A et B.

B=L et A=L Le transistor Tp est passant et présente un fort courant de conduction du fait du signal de grille arrière à l'état bas. Le transistor TN est bloqué et présente peu de fuites (faible courant de fuites du fait du signal de grille arrière à l'état bas). En tout état de cause, il n'est pas alimenté. La sortie OUT est ainsi à l'état haut. B=H et A=L Le transistor TN est bloqué et présente peu de fuites (faible courant de fuites du fait du signal de grille arrière à l'état bas). En tout état de cause, il n'est pas alimenté. Le transistor Tp est passant dans la mesure où il fonctionne alors en mode déplétion sous l'action du signal de polarisation de grille arrière à l'état bas. La sortie OUT est ainsi à l'état haut. 3o B=L et A=H Le transistor Tp est passant (mais non boosté du fait de l'état haut appliqué au signal de grille arrière) Le transistor TN est bloqué (il n'est pas ici en mode déplétion) La sortie OUT est ainsi à l'état haut.

B=H et A=H Le transistor Tp est bloqué (et non boosté du fait de l'état haut appliqué au signal de grille arrière). Le transistor TN est passant (il n'est pas ici en mode déplétion) La sortie OUT est ainsi à l'état bas. 1 o La table de vérité du circuit de la figure 7 est ainsi la suivante B A A# OUT L L H H H L H L L H L L H H L L Dans le cadre de l'invention, les transistors TN et Tp peuvent être boostés (augmentation de leur courant de conduction) lorsque souhaité de part la polarisation de leur grille de contrôle arrière. Prenant l'exemple du circuit de pilotage de la figure 6, la tension 15 relativement importante nécessaire sur la ligne de mot locale peut être obtenue en utilisant des transistors globalement deux fois plus petits que ceux utilisés dans les solutions de pilotage conventionnelles. Ainsi la taille du transistor Tp est de l'ordre d'un tiers de celle du transistor 303 de la figure 1, tandis que la taille du transistor TN est de l'ordre 20 d'un tiers de celle du transistor 313 de la figure 1 (qui est approximative la même que celle du transistor 303). Ainsi, le circuit de pilotage présente une taille globalement égale à la taille (W303) du transistor 303 La solution proposée par l'invention est ainsi beaucoup plus dense (de 25 l'ordre de quatre fois plus en tenant compte de limitations liées aux métallisations) que celles des solutions de pilotage conventionnelles Comme indiqué précédemment, la consommation est également réduite. L'intégration d'un tel circuit est en outre plus simple à mettre en oeuvre. Elle ne nécessite pas d'avoir recours à l'empilement (« staggering ») et facilite l'introduction de cellules mémoire de surface 4F2 en en simplifiant les éléments périphériques. En outre, un avantage de l'invention est de disposer d'un circuit qui, selon les entrées qui lui sont appliquées, peut à la fois assurer les fonctions logiques INV, NOR et NAND, de sorte que l'ensemble de la bibliothèque 1 o standard de cellules CMOS peut être décrite sur la base du seul circuit de l'invention. Comme mentionné précédemment, les entrées ne sont pas équivalentes, en terme de vitesse notamment, mais un tel circuit peut s'avérer très intéressant dans des contextes identifiés tels que par exemple 15 pour des circuits décodeurs, ou des circuits de pilotage.

Claims

REVENDICATIONS1. Circuit réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, comportant un transistor d'un premier type de canal en série avec un transistor d'un deuxième type de canal entre une première et une seconde bornes d'application d'un potentiel d'alimentation, chacun des transistors comprenant une région de drain et une région de source dans la couche mince, un canal s'étendant entre la région de source et la région de drain, et une grille de contrôle avant située au-dessus du canal, caractérisé en ce que chaque transistor possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal du transistor et apte à être polarisée pour moduler la tension de seuil du transistor, et en ce que l'un au moins des transistors est configuré pour fonctionner en mode de déplétion sous l'action d'un signal de grille arrière venant suffisamment moduler sa tension de seuil.
2. Circuit selon la revendication 1, dans lequel les grilles de contrôle arrière sont polarisées par un même signal de grille arrière.
3. Circuit selon la revendication 2, dans lequel la première borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire dudit signal de grille arrière, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée à un état bas.
4. Circuit selon la revendication 3, dans lequel le transistor du deuxième type de canal est configuré pour fonctionner en mode de déplétion lorsque le signal de grille arrière est à l'état haut.
5. Circuit selon la revendication 2, dans lequel la seconde borne d'application d'un potentiel d'alimentation est polarisée par le complémentaire dudit signal de grille arrière, tandis que la première borne d'application d'un potentiel d'alimentation est polarisée à un état haut.
6. Circuit selon la revendication 5, dans lequel le transistor du premier type de canal est configuré pour fonctionner en mode de déplétion lorsque le signal de grille arrière est à l'état bas. 10
7. Circuit selon la revendication 6, dans lequel la première borne d'application d'un potentiel d'alimentation est polarisée à un état haut, tandis que la seconde borne d'application d'un potentiel d'alimentation est polarisée à un état bas. 15
8. Circuit selon l'une des revendications précédentes, comportant un noeud d'entrée relié à la grille de contrôle avant de chacun des transistors, et un noeud de sortie relié au point milieu de l'association série des transistors.
9. Circuit selon l'une des revendications précédentes, dans lequel le 20 transistor du premier type de canal est un transistor PFET et dans lequel le transistor du second type de canal est un transistor NFET.
10. Circuit selon l'une des revendications précédentes, dans lequel les transistors sont totalement déplétés. 25
11. Circuit de pilotage d'une ligne de mot comprenant une paire au moins de circuits selon l'une des revendications 3-4 agencés en parallèle, chaque circuit de la paire étant destiné à recevoir un signal d'entrée issue d'un décodeur d'adresses de ligne et fournissant en sortie un signal destiné à 30 servir de ligne de mot locale pour une pluralité de cellules mémoires agencées en ligne.5
12. Mémoire incorporant un circuit de pilotage de ligne de mot selon la revendication 11.
13. Procédé de commande d'un circuit de pilotage selon la revendication 11, dans lequel : en mode actif, le signal de polarisation de grille arrière du premier circuit d'une paire de circuits est le complémentaire du signal de grille arrière du second circuit de la paire de circuits ; en mode inactif, la première borne d'application d'un potentiel d'alimentation et les signaux de polarisation de grilles arrière de chacun des circuits d'une paire sont à l'état bas.15