FR3142832A1 - Procede de fabrication de plusieurs boitiers de circuits integres - Google Patents

Procede de fabrication de plusieurs boitiers de circuits integres Download PDF

Info

Publication number
FR3142832A1
FR3142832A1 FR2212804A FR2212804A FR3142832A1 FR 3142832 A1 FR3142832 A1 FR 3142832A1 FR 2212804 A FR2212804 A FR 2212804A FR 2212804 A FR2212804 A FR 2212804A FR 3142832 A1 FR3142832 A1 FR 3142832A1
Authority
FR
France
Prior art keywords
face
res
wall
trenches
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2212804A
Other languages
English (en)
Other versions
FR3142832B1 (fr
Inventor
Laurent Herard
Olivier ZANELLATO
Patrick Laurent
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
Original Assignee
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics International NV Switzerland, STMicroelectronics International NV filed Critical STMicroelectronics International NV Switzerland
Priority to FR2212804A priority Critical patent/FR3142832B1/fr
Priority to US18/529,064 priority patent/US20240186195A1/en
Priority to CN202311668439.7A priority patent/CN118156146A/zh
Priority to CN202323324787.0U priority patent/CN222106674U/zh
Publication of FR3142832A1 publication Critical patent/FR3142832A1/fr
Application granted granted Critical
Publication of FR3142832B1 publication Critical patent/FR3142832B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00Cutting or separating of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01Manufacture or treatment
    • H10W70/05Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10Containers or parts thereof
    • H10W76/12Containers or parts thereof characterised by their shape
    • H10W76/15Containers comprising an insulating or insulated base
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/60Seals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00Packaging processes not covered by the other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/0198Manufacture or treatment batch processes

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Selon un aspect, il est proposé un boîtier de circuits intégrés (BT) comportant un substrat support (SUB) possédant une face de montage (FM), une paroi latérale (RES) ayant une face interne (FINT) et une face externe (FEXT), la face interne (FINT) délimitant avec la face de montage (FM) une cavité (ZCI), la face externe (FEXT) comportant une marche (STP) s’étendant vers l’extérieur du boîtier (BT), une puce électronique (CHP) disposée dans la cavité (ZCI) et électriquement connectée à des plages de contact électriquement conductrices (PAD), un moyen d’obturation (CAP), collé au moyen d’une colle (GL2), sur une face supérieure (FH) de la paroi latérale (RES) et obturant la cavité (ZCI), ladite colle (GL2) ne débordant pas sur la face externe (FEXT) de la paroi latérale (RES), et des moyens de connexion électriquement conducteurs (BP) situés sur une face inférieure (FL) du substrat support (SUB) et en coopération électrique avec lesdites plages de contact (PAD) par l’intermédiaire d’un réseau d’interconnexion (INTCNX) situé dans le substrat support (SUB). Figure pour l’abrégé : Fig 6

Description

PROCEDE DE FABRICATION DE PLUSIEURS BOITIERS DE CIRCUITS INTEGRES
Des modes de réalisation et de mise en œuvre concernent le domaine de l’électronique, notamment le domaine du conditionnement (« packaging » en anglais) de circuits intégrés et plus particulièrement la fabrication de plusieurs boîtiers de circuits intégrés.
La fabrication de boîtiers de circuits intégrés peut être réalisée à partir d’une plaque ou substrat support, par exemple mais non limitativement du type substrat stratifié (« laminate substrate » en anglais) sur laquelle peuvent être réalisés les boîtiers avant leur individualisation par découpe de la plaque.
Les boîtiers peuvent être répartis par ligne et par colonne, dans des emplacements dédiés mutuellement séparés par une paroi qui, après découpe, va former une paroi latérale pour chaque boîtier individuel.
Cette paroi délimite pour chaque emplacement, une cavité où sont montés les différents éléments du boîtier correspondant, tels qu’une puce électronique et un moyen d’obturation de la cavité correspondante, par exemple un moyen d’obturation optiquement transparent tel qu’une vitre dans le cas d’un boîtier optique. En particulier, le moyen d’obturation est typiquement fixé, par exemple au moyen d’une colle, sur la paroi latérale de chaque boîtier.
Avant découpe, la paroi saillant de la plaque peut également servir à fixer plusieurs moyens d’obturation associés à des boîtiers respectivement assemblés dans des emplacements adjacents.
La paroi est alors suffisamment large pour permettre de fixer les moyens d’obturation mais assez étroite pour permettre de rapprocher les emplacements de boîtier les uns des autres, de façon à pouvoir fabriquer une plus grande quantité de boîtiers sur la plaque.
Il se pose néanmoins un problème lorsque les moyens d’obturation sont collés sur la paroi avant découpe de celle-ci.
En effet, une paroi trop mince ne permet pas d’espacer suffisamment les moyens d’obturation les uns des autres de sorte que, lorsque les moyens d’obturation sont plaqués sur la paroi avec de la colle entre la paroi et l’extrémité du moyen d’obturation, de la colle déborde dans les zones de découpe de la paroi.
Et la présence de colle dans les zones de découpe produit des défauts sur les bords de chaque boîtier, tels que des bavures (« burrs » en anglais), notamment lorsque la colle utilisée présente des propriétés mécaniques différentes du matériau de la paroi, ces bavures résultant d’un arrachement de la colle située dans les zones de découpe lors de la découpe de la paroi.
En effet, la découpe est typiquement précédée d’une étape de réticulation de la colle permettant de créer des liaisons chimiques entre les moyens d’obturation et la paroi.
Après formation de ces liaisons chimiques, la colle peut présenter une certaine élasticité.
La colle, du fait de son élasticité, peut alors être arrachée lors de la découpe de la paroi et fragiliser les moyens d’obturation des boîtiers respectifs.
Par ailleurs, les boîtiers, une fois individualisés, peuvent présenter des traces de colle arrachée sur le long de leur paroi latérale respective.
A cet égard, il peut être prévu de former une paroi plus large de façon à éloigner les moyens d’obturation des différentes zones de découpe afin d’empêcher la colle de déborder dans ces dernières lors de la fixation des moyens d’obturation.
Toutefois, en augmentant la largeur des parois formées sur la plaque, on augmente également la largeur des parois latérales des boîtiers après leur individualisation, rendant ainsi les boîtiers de circuits intégrés moins compacts.
Il existe par conséquent notamment un besoin de proposer une solution permettant d’éviter un arrachement de la colle lors de l’individualisation des boîtiers tout en obtenant des boîtiers compacts.
Selon un aspect, il est proposé un procédé de fabrication de plusieurs boîtiers de circuits intégrés, comprenant :
- une fourniture d’un substrat support possédant une face de montage et comprenant une paroi saillant sur la face de montage et délimitant avec la face de montage une matrice de cavités, chaque cavité comportant sur la face de montage des plages de contact électriquement conductrices, le substrat support comportant sous chaque cavité un réseau d’interconnexion entre les plages de contact et une face inférieure du substrat support,
- une formation de premières tranchées s’étendant partiellement dans la paroi autour de chaque cavité,
- des montages de puces électroniques sur la face de montage du substrat support dans respectivement lesdites cavités et coopérant électriquement avec les plages de contact correspondantes,
- des obturations des cavités par collage de moyens d’obturation respectifs sur une face supérieure de la paroi entre les premières tranchées à l’aide d’une colle adaptée pour ne pas déborder dans les premières tranchées, de façon à obtenir une matrice de boîtiers,
- une formation de moyens de connexion électriquement conducteurs sous chaque cavité coopérant électriquement avec le réseau d’interconnexion correspondant et
- une individualisation des boîtiers comprenant une découpe de ladite paroi et du substrat support par une formation dans ladite paroi et dans le substrat support de deuxièmes tranchées moins larges que les premières tranchées, prolongeant les premières tranchées jusqu’à la face inférieure du substrat support.
Ainsi, il est proposé de réaliser des premières tranchées, par exemple grâce à une découpe partielle de la paroi dans les zones de découpe, de sorte que la paroi présente, après cette découpe partielle, une forme en « U ». La forme en « U » de la paroi ainsi que les caractéristiques de la colle, par exemple la tension de surface, contribuent à éviter que de la colle située de part et d’autre des premières tranchées ne déborde dans les premières tranchées, notamment dans les zones de découpe, lors des obturations des cavités par les moyens d’obturation respectifs.
Par ailleurs, on peut réaliser avantageusement un mouillage partiel de la face supérieure de la paroi par la colle de sorte que la colle ne déborde pas dans les premières tranchées. Le mouillage de la colle correspond au comportement de la colle en contact avec la face supérieure de la paroi. On parle de mouillage total lorsque la colle s’étale sur la face supérieure et de mouillage partiel lorsque la colle forme une goutte sur cette face supérieure. Le mouillage de la colle peut notamment être déterminé par les caractéristiques de la colle telles que la tension de surface de la colle ou l’angle de contact de la colle sur la face supérieure de la paroi. L’homme du métier saura choisir une valeur convenable pour la tension de surface et/ou l’angle de contact en fonction de l’application envisagée.
Cela étant, à titre indicatif, la colle a typiquement un angle de contact (également désigné par les termes « angle de mouillage ») suffisamment élevé, par exemple un angle de contact supérieur à 30°, pour contribuer à son non débordement, en particulier après le dépôt de la colle sur la paroi ou suite à la fixation du moyen d’obturation sur la paroi. Par ailleurs, la formation des deuxièmes tranchées moins larges que les premières tranchées permet d’assurer une découpe finale, c’est-à-dire la découpe de la paroi et du substrat support dans les zones de découpe en vue d’individualiser les boîtiers, qui n’arrache pas la colle.
Par conséquent, le procédé selon cet aspect permet d’effectuer des découpes sur des parois relativement mince sans produire de défauts tels que de la colle arrachée de façon à fabriquer plusieurs boîtiers compacts ne présentant pas de traces de ces défauts.
Selon un mode de mise en œuvre, les premières tranchées ont une première largeur, les deuxièmes tranchées ont une deuxième largeur et la différence entre la première largeur et la deuxième largeur est supérieure ou égale à 100 µm.
Une telle différence entre la première largeur et la deuxième largeur permet d’éviter, lors de la formation des deuxièmes tranchées, une découpe de la paroi trop proche des bords des premières tranchées et de garantir autant que possible que la colle située de part et d’autre des premières tranchées ne soit pas arrachée lors de la formation des deuxièmes tranchées.
Dans certains cas, les premières tranchées peuvent avoir un fond incurvé de sorte que la forme incurvée du fond des tranchées peut se prolonger jusqu’aux bords des premières tranchées qui ne sont alors plus assez abrupts pour empêcher que la colle déborde dans les premières tranchées.
Il est donc particulièrement avantageux que les premières tranchées soient suffisamment profondes de façon à avoir des bords abrupts.
Ainsi, à cet égard et selon un mode de mise en œuvre, la profondeur des premières tranchées est comprise entre 50% et 80% de la hauteur de la paroi.
Selon un autre aspect, il est proposé un boîtier de circuit intégré comportant :
- un substrat support possédant une face de montage,
- une paroi latérale disposée sur la face de montage, ayant une face interne et une face externe, la face interne délimitant avec la face de montage une cavité, la face externe comportant une marche s’étendant vers l’extérieur du boîtier,
- une puce électronique disposée dans la cavité au-dessus de la face de montage du substrat support et électriquement connectée à des plages de contact électriquement conductrices situées sur la face de montage,
- un moyen d’obturation collé au moyen d’une colle sur une face supérieure de la paroi latérale et obturant la cavité, ladite colle ne débordant pas sur la face externe de la paroi latérale, et
-des moyens de connexion électriquement conducteurs situés sur une face inférieure du substrat support et en coopération électrique avec lesdites plages de contact par l’intermédiaire d’un réseau d’interconnexion situé dans le substrat support.
Selon un mode de réalisation, l’angle de contact de la colle sur la face supérieure de la paroi est supérieur à 30°.
Selon un mode de réalisation, la marche est située à distance de la face supérieure de la paroi latérale et a une largeur supérieure ou égale à 100 µm.
Selon un mode de réalisation, la distance est comprise entre 50% et 80% de la hauteur de la paroi latérale.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
;
;
;
;
; et
illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention.
La illustre une étape de fourniture (ou d’obtention) 100 d’un substrat support SUB selon une vue de dessus.
Le substrat support SUB possède une face de montage FM et comprend une paroi RES saillant sur la face de montage FM.
La paroi est typiquement en résine et possède une face supérieure FH à distance de la face de montage FM du substrat support SUB.
La formation d’une paroi à l’aide d’une résine est connue en soi par l’homme du métier.
La paroi RES délimite avec la face de montage FM une matrice de cavités ZCI et sert notamment à délimiter les cavités ZCI adjacentes sur une ligne ou une colonne de la matrice.
La paroi RES présente des zones de découpe ZSO réparties le long des lignes et des colonnes de la matrice et entre les cavités ZCI.
La est une vue partielle en coupe selon la ligne II-II de la .
A des fins de simplification, seules quelques portions de la paroi RES sont représentées.
La paroi RES présente une hauteur H comprise par exemple entre 270 µm et 370 µm .
Chaque cavité ZCI comporte, dans cet exemple de réalisation, sur la face de montage FM des plages de contact électriquement conductrices PAD.
Le substrat support SUB comprend une face inférieure FL opposée à la face de montage FM.
Sous chaque cavité ZCI, le substrat support SUB comporte un réseau d’interconnexion INTCNX, très schématiquement représenté et de structure classique, entre les plages de contact PAD et des plages de contact de la face inférieure FL.
Le réseau d’interconnexion INTCNX comprend des pistes conductrices, typiquement en cuivre (Cu), intégrées dans une ou plusieurs couches de matériau diélectrique tel que de la résine mélangée à de la fibre de verre, du substrat support SUB.
Le substrat support SUB est par conséquent dans cet exemple de réalisation une plaque stratifiée.
La illustre une étape de formation 101 de premières tranchées TRC1 dans la paroi RES.
La formation des premières tranchées TRC1 peut comprendre une découpe partielle de la paroi RES suivant les zones de découpe ZSO, de sorte que les premières tranchées TRC1 s’étendent partiellement dans la paroi RES autour de chaque cavité ZCI.
Plus particulièrement, les premières tranchées TRC1 ont ici une profondeur DTRC1 comprise entre 50% et 80% de la hauteur H de la paroi RES.
Elles possèdent une première largeur LTRC1 comprise dans cet exemple de réalisation entre 350 µm et 450 µm.
Les premières tranchées TRC1 sont ainsi suffisamment profondes pour éviter que la forme incurvée du fond des tranchées se prolonge jusqu’aux bords des premières tranchées TRC1.
Par conséquent, les premières tranchées TRC1 présentent avantageusement des bords relativement abrupts.
La paroi RES, dans laquelle les premières tranchées TRC1 sont respectivement formées, présente alors une forme de « U ». La forme de « U » de la paroi RES permet de définir, sur la face supérieure FH de la paroi RES, une surface de chaque côté de la zone de découpe ZSO entre les cavités ZCI.
Plus particulièrement, les premières tranchées TRC1 peuvent être formées par exemple par une lame de découpe SC1. D’autres moyens de découpe sont cependant possibles, par exemple un laser.
La illustre une étape d’assemblage 102 de boîtiers sur le substrat support SUB.
A des fins de simplification, seuls deux boîtiers adjacents BT1 et BT2 ont été représentés.
L’assemblage 102 comprend notamment une étape de montage de puces électroniques CHP sur la face de montage FM du substrat support SUB dans respectivement les cavités ZCI.
Les puces électroniques CHP coopèrent électriquement avec les plages de contact correspondantes PAD dans chaque cavité ZCI.
Par exemple, les puces électroniques CHP peuvent être fixées sur la face de montage FM entre les plages de contact PAD par de la colle GL1 et être reliées électriquement aux plages de contact PAD par des fils de liaison WB.
Selon une autre variante possible, les puces électroniques CHP peuvent comporter des billes de soudure soudées aux plages de contact PAD qui seraient alors situées sous les puces électroniques CHP.
Les billes de soudure seraient noyées dans une couche d’un matériau de sous-remplissage (connue de l’homme du métier sous le terme anglosaxon « underfill ») permettant de fixer mécaniquement les puces électroniques CHP sur la face de montage FM.
Les puces électroniques CHP sont alors connectées électriquement aux plages de contact PAD par l’intermédiaire des billes de soudure.
L’assemblage 102 comprend également une étape d’obturation des cavités ZCI par des moyens d’obturation respectifs CAP.
Les moyens d’obturation CAP sont fixés sur la paroi RES entre les premières tranchées TRC1 de façon à obtenir une matrice de boîtiers BT1, BT2.
Dans le cas de boîtiers optiques, le moyen d’obturation CAP peut être un moyen d’obturation optiquement transparent tel qu’une vitre par exemple.
En outre, l’obturation de chaque cavité ZCI comprend un collage du moyen d’obturation CAP sur une face supérieure FH de la paroi RES. Plus particulièrement, le collage du moyen d’obturation CAP positionné au-dessus de la puce électronique CHP correspondante, s’effectue au moyen d’une colle GL2 disposée entre une zone d’extrémité de la face de fixation FCAP du moyen d’obturation CAP et la face supérieure FH de la paroi RES.
La colle GL2 peut être une colle relativement molle, par exemple une colle de type acrylate capable de réticuler lorsqu’elle est exposée à un rayonnement ultraviolet (UV) et lors d’un recuit thermique. La colle GL2 possède typiquement des propriétés mécaniques différentes du matériau de la paroi RES, tel que la résine.
Selon une première possibilité, le collage du moyen d’obturation CAP comprend une étape de dépôt de la colle GL2 sur la face supérieure FH de la paroi RES, en particulier sur la surface située de part et d’autre des premières tranchées TRC1.
La colle GL2 située sur la face supérieure FH de la paroi RES a typiquement un angle de contact θ supérieur à 30°. L’angle de contact θ de la colle GL2 correspond plus particulièrement à l’angle formé entre la face supérieure FH de la paroi RES et la tangente à la surface de la colle GL2 au point de contact avec la face supérieure FH. L’angle de contact θ de la colle GL2 permet de réaliser un mouillage partiel de la face supérieure FH par la colle GL2 et permet donc de minimiser la surface sur laquelle la colle GL2 se répand, notamment lorsque les bords des premières tranchées TRC1 à l’extrémité de cette surface sont abrupts.
Le moyen d’obturation CAP est ensuite plaqué contre la face supérieure FH de la paroi RES, de sorte que la colle GL2 se répand sur la face supérieure FH sans déborder dans les premières tranchées TRC1 et adhère à la face de fixation FCAP du moyen d’obturation CAP.
En alternative à cette première possibilité, la colle GL2 peut également être déposée sur la zone d’extrémité de la face de fixation FCAP du moyen d’obturation CAP de sorte que, lorsque le moyen d’obturation CAP est plaqué contre la face supérieure FH de la paroi RES, la colle GL2 se répand sur la face supérieure FH, notamment sur la surface située de part et d’autre des premières tranchées TRC1, sans déborder dans les premières tranchées TRC1 et adhère à la face supérieure FH.
En particulier, quelle que soit l’alternative utilisée, la pression appliquée au moyen d’obturation CAP pour le plaquer contre la face supérieure FH est suffisamment élevée de sorte que la colle GL2 adhère à la face de fixation FCAP et à cette face supérieure FH.
Cette pression est, en outre, suffisamment faible pour éviter que la colle GL2 déborde dans les premières tranchées TRC1, en prenant en considération la tension de surface de la colle GL2 ou son angle de contact.
Cette pression dépend également de la contre pression à l’intérieur de la cavité et de l’épaisseur de colle souhaitée.
L’homme du métier saura ajuster cette pression en fonction de tous ces paramètres pour obtenir à la fois une adhésion convenable et un non débordement de la colle dans les premières tranchées TRC1.
A titre d’exemple, la pression appliquée au moyen d’obturation CAP est choisie de sorte que l’épaisseur de la colle GL2 entre la face supérieure FH et la face de fixation FCAP du moyen d’obturation CAP après la fixation du moyen d’obturation CAP soit comprise entre 100 µm et 250 µm.
La colle GL2 a donc typiquement un angle de contact θ suffisamment élevé pour contribuer au non débordement de la colle GL2, après dépôt de la colle GL2 sur la paroi RES et suite à la fixation du moyen d’obturation CAP à la paroi RES.
La forme en « U » de la paroi RES, ainsi que les caractéristiques de la colle GL2, par exemple la tension de surface ou l’angle de contact, permettent d’éviter que la colle GL2 située de part et d’autre des premières tranchées TRC1 ne déborde dans les premières tranchées TRC1, notamment dans les zones de découpe ZSO dans lesquelles est réalisée la découpe finale comme décrit par la suite en relation avec la .
On peut ainsi obtenir, après l’étape d’assemblage 102, des boîtiers de circuits intégrés BT1 et BT2 réalisés sur le même substrat support SUB et délimités par les premières tranchées TRC1 dépourvues de colle GL2.
La illustre une étape de formation de moyens de connexion électriquement conducteurs BP et une étape 103 d’individualisation des boîtiers BT1 et BT2.
Les moyens de connexion électriquement conducteurs BP, par exemple des billes de soudure, sont formés sur la face inférieure FL du substrat support SUB, en dessous de chaque cavité ZCI.
Les moyens de connexion BP coopèrent électriquement avec le réseau d’interconnexion correspondant INTCNX par l’intermédiaire des plages de contact situées sur la face inférieure FL du substrat support SUB et permettent, en particulier de connecter électriquement les puces électroniques CHP respectives à une carte de circuit imprimé.
L’étape d’individualisation 103 des boîtiers BT1 et BT2 comprend une découpe de la paroi RES et du substrat support SUB par une formation dans ladite paroi RES et le substrat support SUB de deuxièmes tranchées TRC2.
Plus particulièrement, les deuxièmes tranchées TRC2 peuvent être formées par exemple par une lame de découpe SC2 différente de la lame de découpe SC1 par exemple. Là encore d’autres moyens de découpe peuvent être envisagés, par exemple un laser.
Quel que soit le moyen de découpe utilisé, les deuxièmes tranchées TRC2 sont moins larges que les premières tranchées TRC1 et prolongent les premières tranchées TRC1 jusqu’à la face inférieure FL du substrat support SUB.
En particulier, les deuxièmes tranchées TRC2 possèdent une deuxième largeur LTRC2 comprise entre 200 µm et 300 µm.
La formation des deuxièmes tranchées TRC2 moins larges que les premières tranchées TRC1 permet d’assurer une découpe finale, c’est-à-dire la découpe de ladite paroi RES et du substrat support SUB, qui n’arrache pas la colle GL2.
Par ailleurs, la différence LSTP entre la première largeur LTRC1 et la deuxième largeur LTRC2 est avantageusement supérieure ou égale à 100µm.
Une telle différence entre la première largeur LTRC1 et la deuxième largeur LTRC2 permet d’éviter une découpe trop proche des bords des premières tranchées TRC1 et de garantir autant que possible que la colle GL2 située de part et d’autre des premières tranchées TRC1 ne soit pas arrachée lors de la formation des deuxièmes tranchées TRC2.
Par conséquent, le procédé permet autant que possible d’effectuer des découpes sur des parois RES relativement mince sans produire de défauts tels que de la colle GL2 arrachée de façon à fabriquer plusieurs boîtiers de circuits intégrés BT1 et BT2 compacts ne présentant pas de traces de ces défauts.
La illustre schématiquement une vue en coupe d’un exemple de boîtier BT selon un aspect de l’invention et par exemple obtenu par le procédé décrit précédemment en relation avec les figures 1 à 5.
Le boîtier BT comporte un substrat support SUB, une puce électronique CHP et un moyen d’obturation CAP. Le substrat support SUB possède une face de montage FM et une face inférieure FL opposée à la face de montage FM.
Le boîtier BT comprend, en outre, une paroi latérale RES disposée sur la face de montage FM.
La paroi latérale RES possède une face interne FINT, une face externe FEXT et une face supérieure FH à distance de la face de montage FM.
La face interne FINT délimite avec la face de montage FM une cavité ZCI et la face externe FEXT comporte une marche STP.
La marche STP s’étend vers l’extérieur du boîtier BT et est située à une distance DTRC1 de la face supérieure FH de la paroi latérale RES.
La distance DTRC1 est comprise entre 50% et 80% de la hauteur H de la paroi latérale RES.
En outre, la marche STP a une largeur LSTP supérieure ou égale à 100 µm.
La puce électronique CHP est disposée dans la cavité ZCI au-dessus de la face de montage FM du substrat support SUB.
La puce électronique CHP est électriquement connectée à des plages de contact électriquement conductrices PAD situées sur la face de montage FM.
En particulier, les plages de contact PAD sont situées autour de la puce électronique CHP qui est fixée sur la face de montage FM par de la colle GL1 et qui est reliée électriquement aux plages de contact PAD par des fils de liaison WB.
Selon une variante possible, les plages de contact PAD peuvent être situées sous la puce électronique CHP. La puce électronique CHP peut comporter alors des billes de soudure fixées aux plages de contact PAD permettant de connecter électriquement la puce CHP aux plages de contact PAD. Les billes de soudure de la puce électronique CHP, selon cette variante, sont noyées dans une couche de matériau de sous-remplissage.
Le moyen d’obturation CAP est collé au moyen d’une colle GL2 sur la face supérieure FH de la paroi latérale RES et obture la cavité ZCI.
Le moyen d’obturation CAP peut être un moyen d’obturation transparent tel qu’une vitre dans le cas d’un boîtier optique.
En particulier, le moyen d’obturation CAP comporte une face de fixation FCAP ayant une zone d’extrémité collée sur la face supérieure FH de la paroi latérale RES, par la colle GL2.
La colle GL2 située sur la face supérieure FH de la paroi RES, a typiquement un angle de contact θ supérieur à 30° et ne déborde pas sur la face externe FEXT de la paroi latérale RES.
Par ailleurs, le boîtier de circuit intégré BT comporte des moyens de connexion électriquement conducteurs BP, tels que des billes de soudure. Les moyens de connexion BP sont situés sur la face inférieure FL du substrat support SUB et sont en coopération électrique avec les plages de contact PAD par l’intermédiaire d’un réseau d’interconnexion INTCNX situé dans le substrat support SUB.

Claims (8)

  1. Procédé de fabrication de plusieurs boîtiers de circuits intégrés (BT), comprenant :
    - une fourniture d’un substrat support (SUB) possédant une face de montage (FM) et comprenant une paroi (RES) saillant sur la face de montage (FM) et délimitant avec la face de montage (FM) une matrice de cavités (ZCI), chaque cavité comportant sur la face de montage (FM) des plages de contact électriquement conductrices (PAD), le substrat support (SUB) comportant sous chaque cavité un réseau d’interconnexion (INTCNX) entre les plages de contact (PAD) et une face inférieure (FL) du substrat support (SUB),
    - une formation de premières tranchées (TRC1) s’étendant partiellement dans la paroi (RES) autour de chaque cavité (ZCI),
    - des montages de puces électroniques (CHP) sur la face de montage (FM) du substrat support (SUB) dans respectivement lesdites cavités (ZCI) et coopérant électriquement avec les plages de contact correspondantes (PAD),
    - des obturations des cavités (ZCI) par collage de moyens d’obturation respectifs (CAP) sur une face supérieure (FH) de la paroi (RES) entre les premières tranchées (TRC1) à l’aide d’une colle (GL2) adaptée pour ne pas déborder dans les premières tranchées (TRC1), de façon à obtenir une matrice de boîtiers,
    - une formation de moyens de connexion électriquement conducteurs (BP) sous chaque cavité (ZCI) coopérant électriquement avec le réseau d’interconnexion (INTCNX) correspondant et
    - une individualisation des boîtiers (BT) comprenant une découpe de ladite paroi (RES) et du substrat support (SUB) par une formation dans ladite paroi (RES) et dans le substrat support (SUB) de deuxièmes tranchées (TRC2) moins larges que les premières tranchées (TRC1), prolongeant les premières tranchées (TRC1) jusqu’à la face inférieure (FL) du substrat support (SUB).
  2. Procédé selon la revendication 1, dans lequel l’angle de contact (θ) de la colle (GL2) sur la face supérieure (FH) de la paroi (RES) est supérieur à 30°.
  3. Procédé selon l’une des revendications 1 ou 2, dans lequel les premières tranchées (TRC1) ont une première largeur (LTRC1), les deuxièmes tranchées (TRC2) ont une deuxième largeur (LTRC2) et la différence (LSTP) entre la première largeur et la deuxième largeur est supérieure ou égale à 100 µm.
  4. Procédé selon l’une des revendications précédentes, dans lequel la profondeur (DTRC1) des premières tranchées (TRC1) est comprise entre 50% et 80% de la hauteur (H) de la paroi (RES).
  5. Boîtier de circuit intégré (BT) comportant :
    - un substrat support (SUB) possédant une face de montage (FM),
    - une paroi latérale (RES) disposée sur la face de montage (FM), ayant une face interne (FINT) et une face externe (FEXT), la face interne (FINT) délimitant avec la face de montage (FM) une cavité (ZCI), la face externe (FEXT) comportant une marche (STP) s’étendant vers l’extérieur du boîtier (BT),
    - une puce électronique (CHP) disposée dans la cavité (ZCI) sur la face de montage (FM) du substrat support (SUB) et coopérant électriquement avec des plages de contact électriquement conductrices (PAD) situées sur la face de montage (FM),
    - un moyen d’obturation (CAP), collé au moyen d’une colle (GL2), sur une face supérieure (FH) de la paroi latérale (RES) et obturant la cavité (ZCI), ladite colle (GL2) ne débordant pas sur la face externe (FEXT) de la paroi latérale (RES), et
    -des moyens de connexion électriquement conducteurs (BP) situés sous la cavité sur une face inférieure (FL) du substrat support (SUB) et en coopération électrique avec lesdites plages de contact (PAD) par l’intermédiaire d’un réseau d’interconnexion (INTCNX) situé sous la cavité entre les plages de contact (PAD) et la face inférieure (FL) du substrat support (SUB).
  6. Boîtier selon la revendication 5, dans lequel l’angle de contact (θ) de la colle (GL2) sur la face supérieure (FH) de la paroi (RES) est supérieur à 30°.
  7. Boîtier selon l’une des revendications 5 ou 6, dans lequel la marche (STP) est située à distance (DTRC1) de la face supérieure (FH) de la paroi latérale (RES) et a une la largeur (LSTP) supérieure ou égale à 100 µm.
  8. Boîtier selon l’une des revendications 5 à 7, dans lequel la distance (DTRC1) est comprise entre 50% et 80% de la hauteur (H) de la paroi latérale (RES)
FR2212804A 2022-12-06 2022-12-06 Procede de fabrication de plusieurs boitiers de circuits integres Active FR3142832B1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR2212804A FR3142832B1 (fr) 2022-12-06 2022-12-06 Procede de fabrication de plusieurs boitiers de circuits integres
US18/529,064 US20240186195A1 (en) 2022-12-06 2023-12-05 Method for manufacturing several integrated circuit packages
CN202311668439.7A CN118156146A (zh) 2022-12-06 2023-12-06 制造若干集成电路包装的方法
CN202323324787.0U CN222106674U (zh) 2022-12-06 2023-12-06 一种集成电路包装

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2212804A FR3142832B1 (fr) 2022-12-06 2022-12-06 Procede de fabrication de plusieurs boitiers de circuits integres
FR2212804 2022-12-06

Publications (2)

Publication Number Publication Date
FR3142832A1 true FR3142832A1 (fr) 2024-06-07
FR3142832B1 FR3142832B1 (fr) 2024-12-13

Family

ID=86764605

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2212804A Active FR3142832B1 (fr) 2022-12-06 2022-12-06 Procede de fabrication de plusieurs boitiers de circuits integres

Country Status (3)

Country Link
US (1) US20240186195A1 (fr)
CN (2) CN118156146A (fr)
FR (1) FR3142832B1 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027296A1 (en) * 1999-12-10 2002-03-07 Badehi Avner Pierre Methods for producing packaged integrated circuit devices & packaged integrated circuit devices produced thereby
US20070190691A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level chip packaging
US7473583B1 (en) * 2004-03-19 2009-01-06 Xilinx, Inc. Integrated circuit having a lid and method of employing a lid on an integrated circuit
US20140203424A1 (en) * 2011-11-22 2014-07-24 Fujitsu Limited Electronic device and manufacturing method thereof
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027296A1 (en) * 1999-12-10 2002-03-07 Badehi Avner Pierre Methods for producing packaged integrated circuit devices & packaged integrated circuit devices produced thereby
US7473583B1 (en) * 2004-03-19 2009-01-06 Xilinx, Inc. Integrated circuit having a lid and method of employing a lid on an integrated circuit
US20070190691A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level chip packaging
US20140203424A1 (en) * 2011-11-22 2014-07-24 Fujitsu Limited Electronic device and manufacturing method thereof
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法

Also Published As

Publication number Publication date
CN118156146A (zh) 2024-06-07
US20240186195A1 (en) 2024-06-06
FR3142832B1 (fr) 2024-12-13
CN222106674U (zh) 2024-12-03

Similar Documents

Publication Publication Date Title
EP0207853B1 (fr) Procédé de montage d'un circuit intégré sur un support, dispositif en résultant et son application à une carte à microcircuits électroniques
FR2966283A1 (fr) Procede pour realiser une structure de collage
WO2008022901A2 (fr) Procede de fabrication collective de modules electroniques 3d
EP0982770B1 (fr) Procédé d'isolation physique de régions d'une plaque de substrat
EP0593330B1 (fr) Procédé d'interconnexion 3D de boítiers de composants électroniques, et composant 3D en résultant
WO2006120309A2 (fr) Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette
EP1076882A1 (fr) Carte a circuit integre comportant un bornier d'interface et procede de fabrication d'une telle carte
EP1312116A1 (fr) Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions
FR2486755A1 (fr) Support de composants electroniques pour circuits hybrides de grandes dimensions
FR3142832A1 (fr) Procede de fabrication de plusieurs boitiers de circuits integres
EP0688050A1 (fr) Procédé d'assemblage de carte à circuit intégré et carte ainsi obtenue
WO1999066445A1 (fr) Procede de fabrication d'une carte a circuit integre et carte obtenue
FR2795201A1 (fr) Dispositif et procede de fabrication de dispositifs electroniques comportant au moins une puce fixee sur un support
EP1427008B1 (fr) Procédé de fabrication d'un module électronique comportant un composant actif sur une embase
EP0969410B1 (fr) Carte à microcircuit incluant une antenne
EP0793269A1 (fr) Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif
EP1624493A2 (fr) Procédé de fabrication de module optique pour boîtier semiconducteur à capteur optique
EP3171395B1 (fr) Realisation d'interconnexions par recourbement d'elements conducteurs sous un dispositif microelectronique tel qu'une puce
EP3020068B1 (fr) Module electronique et son procede de fabrication
FR3117667A1 (fr) Boîtier optique de circuit integre
FR2819100A1 (fr) Procede d'empilage de circuits integres
EP4716451A1 (fr) Boîtier de circuit intégré et procédé de fabrication
FR3136588A1 (fr) Boîtier, par exemple boîtier optique, de circuit integre
FR2795200A1 (fr) Dispositif electronique comportant au moins une puce fixee sur un support et procede de fabrication d'un tel dispositif
WO2001045164A1 (fr) Procede d'interconnexion de circuits integres

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20240607

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4