HK100795A - Multiple frequency digital phase locked loop - Google Patents

Multiple frequency digital phase locked loop

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HK100795A
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signal
frequency
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HK100795A
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Steven N Levine
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Motorola Inc.
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Claims (7)

  1. Digitale Mehrfrequenz-Phasenverriegelungsschleife (DPLL) zum Verarbeiten eines erhaltenen Signals und zum Erzeugen eines Ausgangssignals, das mit dem empfangenen Signal phasenverriegelt ist, mit:
    (a) einer Phasenkomparatorvorrichtung (18) mit ersten und zweiten Eingängen, wobei der erste Eingang mit dem erhaltenen Datensignal verbunden ist und der zweite Eingang mit dem DPLL-Ausgangssignal verbunden ist, und einem Ausgang zum Erzeugen eines Ausgangssignals, das die relative Phase zwischen dem eingehenden Datensignal und dem DPLL-Ausgangssignal angibt;
    (b) einer Taktgebervorrichtung zum Erzeugen eines Referenztaktsignals;
    (c) einer programmierbaren Teilervorrichtung (26, 28, 30), die mit dem Referenztaktsignal verbunden ist und einen Ausgang und programmierbare Eingänge besitzt, um ein programmierbares Taktsignal zu erzeugen, das mit dem Referenztaktsignal entsprechend einem von den programmierbaren Eingängen geregelten Verhältnis verbunden ist;
    (d) einer digitalen Vorrichtung (101, 103, 105), die mit dem Ausgang der Taktsignalerzeugungsvorrichtung und der Vorrichtung zum Erzeugen eines Referenztaktsignals verbunden ist, zum Erzeugen von ersten und zweiten Taktsignalen, wobei eines dieser Signale bezüglich des anderen verzögert ist;
    (e) einer Phasen- und Frequenzeinstellvorrichtung (12), die mit der Vorrichtung zum Erzeugen eines Referenztaktsignals verbunden ist, zum Erzeugen eines zusammengesetzten Taktsignals durch periodisches, selektives Addieren oder Subtrahieren der ersten und zweiten Taktsignale mit einer Rate, die durch das programmierbare Taktsignal definiert wird, um eine Frequenzeinstellung zu bewirken, oder durch einzelnes Addieren oder subtrahieren von Impulsen in Abhängigkeit von dem Phasenkomparatorausgangssignal, um eine Phaseneinstellung zu bewirken;
    (f) einer Frequenzteilervorrichtung (16), die mit der Phasen- und Frequenzeinstellvorrichtung verbunden ist, um das zusammengesetzte Taktsignal zu verarbeiten, um das Ausgangssignal der digitalen Phasenverriegelungsschleife zu erzeugen.
  2. Digitale Phasenverriegelungsschleife nach Anspruch 1, die ein Phasen- und Frequenzausgleichsnetzwerk besitzt, wobei die Mehrfrequenz-Phasenverriegelungsschleife außerdem umfaßt:
    (a) eine erste Invertervorrichtung (191) mit einem mit den programmierbaren Eingängen verbundenen Eingang, der positive oder negative Frequenzeinstellungen angibt;
    (b) eine erste NAND-Gattervorrichtung (193) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem programmierbaren Taktsignal und der zweite Eingang mit den programmierbaren Eingängen verbunden ist;
    (c) eine zweite NAND-Gattervorrichtung (203) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem programmierbaren Taktsignal und der zweite Eingang mit dem Ausgang der ersten Invertervorrichtung (191) verbunden ist;
    (d) eine erste UND-Gattervorrichtung (207) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem Ausgang der zweiten NAND-Gattervorrichtung (203) verbunden ist und der zweite Eingang einen Eingang zur Verfügung stellt, in dem der Eingang eine positive Phaseneinstellung angibt;
    (e) eine zweite Invertervorrichtung (195) mit einem Eingang und einem Ausgang, wobei der Eingang mit dem Ausgang der ersten NAND-Gattervorrichtung (193) verbunden ist;
    (f) eine dritte Invertervorrichtung (205) mit einem Eingang und einem Ausgang, wobei der Eingang mit dem Ausgang der zweiten NAND-Gattervorrichtung (203) verbunden ist;
    (g) eine erste Flip-Flop-Vorrichtung (197) mit Verzögerungs- und Takteingängen und einem nicht-invertierenden Ausgang, wobei der Verzögerungseingang mit dem Ausgang der zweiten Invertervorrichtung (195) und der Takteingang mit dem zweiten, abgeleiteten Taktsignal verbunden ist;
    (h) eine zweite Flip-Flop-Vorrichtung (111) mit Verzögerungs- und Takteingängen und einem nicht-invertierenden Ausgang, wobei der Verzögerungseingang mit dem Ausgang der dritten Invertervorrichtung (205) und der Takteingang mit dem ersten, abgeleiteten Taktsignal verbunden ist;
    (i) eine dritte Flip-Flop-Vorrichtung (211) mit Verzögerungs- und Takteingängen und einem nicht-invertierenden Ausgang, wobei der Verzögerungseingang mit dem Ausgang der ersten UND-Gattervorrichtung (207) und der Takteingang mit dem ersten, abgeleiteten Taktsignal verbunden ist;
    (j) eine zweite UND-Gattervorrichtung (201) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem Ausgang der ersten NAND-Gattervorrichtung (193) verbunden ist und der zweite Eingang einen Eingang zur Verfügung stellt, in dem der Eingang eine negative Phaseneinstellung angibt;
    (k) eine vierte Flip-Flop-Vorrichtung (209) mit Verzögerungs- und Takteingängen und einem nicht-invertierenden Ausgang, wobei der Verzögerungseingang mit dem Ausgang der zweiten UND-Gattervorrichtung (201) und der Takteingang mit dem zweiten, abgeleiteten Taktsignal verbunden ist;
    (l) eine NOR-Gattervorrichtung (215) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem Ausgang der zweiten Flip-Flop-Vorrichtung (111) und der zweite Eingang mit dem Ausgang der dritten Flip-Flop-Vorrichtung (211) verbunden ist;
    (m) eine erste ODER-Gattervorrichtung (213) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem Ausgang der ersten Flip-Flop-Vorrichtung (197) und der zweite Eingang mit dem Ausgang der vierten Flip-Flop-Vorrichtung (209) verbunden ist;
    (n) eine dritte NAND-Gattervorrichtung (135) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem zweiten, abgeleiteten Taktsignal und der zweite Eingang mit dem Ausgang der NOR-Gattervorrichtung (125) verbunden ist;
    (o) eine vierte NAND-Gattervorrichtung (113) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem ersten, abgeleiteten Taktsignal und der zweite Eingang mit dem Ausgang der ersten ODER-Gattervorrichtung (213) verbunden ist; und
    (p) eine fünfte NAND-Gattervorrichtung (217) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang mit dem Ausgang der dritten NAND-Gattervorrichtung (135) und der zweite Eingang mit dem Ausgang der vierten NAND-Gattervorrichtung (113) verbunden ist und wobei der Ausgang den Ausgang des Phasen- und Frequenzeinstellnetzwerks umfaßt.
  3. Vorrichtung nach Anspruch 2, wobei eine Bandbreiteneinstellung durchgeführt werden kann, indem eine reduzierte Taktrate jeweils an die dritte und vierte Flip-Flop-Vorrichtung angelegt wird.
  4. Verfahren zum Durchführen von Phasen- und Frequenzeinstellungen in einer digitalen Mehrfrequenz-Phasenverriegelungsschleife, die einen Phasenkomparator mit Daten- und Schleifeneingängen und ein Phasen- und Frequenzeinstellnetzwerk mit einem zusammengesetzten Ausgangssignal umfaßt, wobei das Verfahren folgende Verfahrensschritte umfaßt:
    (a) Erzeugen eines Referenztaktsignals;
    (b) Erzeugen eines programmierbar entsprechend einem Teilerverhältnis, das von einem ersten programmierbaren Signal geregelt wird, aus dem Referenztaktsignal geteilten Taktsignals;
    (c) Erzeugen eines abgeleiteten Taktsignals und eines verschobenen, abgeleiteten Taktsignals aus dem programmierbar geteilten Taktsignals, wobei das abgeleitete Taktsignal und das verschobene, abgeleitete Taktsignal mit derselben Frequenz arbeiten und einen relativ kleinen Arbeitszyklus aufweisen, wobei das verschobene, abgeleitete Taktsignal in einer zeitverzögerten Beziehung zum abgeleiteten Taktsignal verschoben ist;
    (d) Eingeben in das Phasen- und Frequenzeinstellnetzwerk eines zweiten programmierbaren Signals, das positive oder negative Frequenzverschiebungen angibt, und Eingeben eines dritten programmierbaren Signals, das das von dem Phasenkomparator erzeugte Ausgangssignal umfaßt und positive oder negative Phasenverschiebungen angibt, wobei das dritte programmierbare Signal auf einem Phasenvergleich zwischen den Daten- und Schleifeneingängen basiert; und
    (e) Erzeugen eines zusammengesetzten Taktsignals durch selektives, periodisches Kombinieren oder Subtrahieren des Referenztaktsignals und des verschobenen, abgeleiteten Taktsignals mit einer Rate, die durch das programmierbar geteilte Taktsignals bestimmt wird, um Frequenzeinstellungen durchzuführen, und durch selektives Kombinieren oder Subtrahieren des abgeleiteten Taktsignals und des verschobenen, abgeleiteten Taktsignals auf einer Einzelimpulsbasis und unabhängig von den Frequenzeinstellungen, um Phaseneinstellungen durchzuführen, wobei das zusammengesetzte Taktsignal das zusammengesetzte Ausgangssignal des Phasen- und Frequenzeinstellnetzwerks umfaßt.
  5. Verfahren nach Anspruch 4, wobei die Phaseneinstellungen verzögert werden, wenn im Augenblick eine Frequenzeinstellung durchgeführt wird.
  6. Verfahren nach Anspruch 4 oder 5, wobei der programmierbar geteilte Taktsignalerzeugungsschritt von einer Mehrzahl von programmierbaren Eingaben abhängt, um eine Frequenzsteuerung zu erzeugen.
  7. Verfahren nach einem der Ansprüche 4 bis 6, wobei die Anzahl der pro Phasenvergleich durchgeführten Phaseneinstellungen variabel in Abhängigkeit von programmierbaren Eingangssignalen erhöht oder erniedrigt wird, um eine Einstellung in der Bandbreite der Phasenverriegelungsschleife durchzuführen.
HK100795A 1984-01-03 1995-06-22 Multiple frequency digital phase locked loop HK100795A (en)

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US06/567,715 US4574243A (en) 1984-01-03 1984-01-03 Multiple frequency digital phase locked loop
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