HK123797A - Printed circuit board with built-in testing of connections to ICS - Google Patents

Printed circuit board with built-in testing of connections to ICS Download PDF

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HK123797A
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HK
Hong Kong
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test
effect transistor
terminals
field
circuit
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HK123797A
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Inventor
Michael Ewald
Original Assignee
Siemens Aktiengesellschaft
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences

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Claims (10)

  1. Platine ayant les caractéristiques suivantes:
    - elle comporte deux circuits (10) intégrés qui comportent chacun un dispositif (20) de base et un dispositif (21) de test,
    - les dispositifs (20) de base contiennent des composants qui, pendant un fonctionnement normal des circuits (10) intégrés, remplissent les fonctions pour lesquelles le circuit (10) associé est prévu,
    - chaque dispositif (20) de base comporte des entrées (25) et des sorties (26) qui sont chacune reliées à une première (5) ou à une deuxième (6) borne du circuit (10) intégré associé,
    - chaque dispositif (21) de test comporte des entrées (23) et au moins une sortie, chaque entrée (23) étant reliée à une des premières bornes (5), afin que, pendant un fonctionnement de test de chaque circuit (10), des signaux de test s'appliquant aux premières bornes (5) puissent être reçus par le dispositif (21) de test
    - chaque sortie (24) des dispositifs (21) de test est reliée à une des deuxièmes bornes (6), afin que, au moyen du dispositif (21) de test, en fonction des signaux de test, des signaux de résultat puissent être transmis aux deuxièmes bornes (6) correspondantes,
    - les dispositifs (20) de base n'influencent pas des signaux de test et des signaux de résultat pendant que ces signaux sont appliqués,
    - chacune des premières bornes (5) est reliée à une première surface (1) de contact de la platine (11) et chacune des deuxièmes bornes (6) est reliée à une deuxième surface (2) de contact de la platine (11),
    - les signaux de test peuvent être appliqués aux premières surfaces (1) de contact dont la liaison électrique avec les premières bornes (5) correspondantes doit être testée,
    - les signaux de résultat peuvent être prélevés sur les deuxièmes surfaces (2) de contact,
    - chacune des premières bornes (5) d'un circuit (10) intégré est reliée électriquement à l'une des premières bornes (5) d'un autre circuit (10) intégré par l'intermédiaire des premières surfaces (1) de contact correspondantes et ces bornes peuvent être testées en même temps.
    - les deuxièmes bornes (6), associées aux premières bornes (5) par l'intermédiaire des dispositifs (21) de test, sont séparées électriquement les unes des autres.
  2. Platine suivant la revendication 1, caractérisée en ce qu'un des dispositifs (20) de base peut être désactivé pendant le test.
  3. Platine suivant l'une des revendications précédentes, caractérisée en ce qu'un des dispositifs (21) de test peut être activé par un signal (C) d'activation pour effectuer le test.
  4. Platine suivant la revendication 3, caractérisée en ce que le signal (C) d'activation est un signal de sortie d'un circuit (22) de reconnaissance de mode de test.
  5. Platine suivant l'une des revendications précédentes, caractérisée en ce que plusieurs des premières bornes (5) d'un des circuits (10) intégrés sont combinées par l'intermédiaire d'un élément logique ET (U) qui fait parti intégrante de son dispositif (21) de test.
  6. Platine suivant l'une des revendications précédentes, caractérisée en ce que, dans un des circuits (10) intégrés, les potentiels des signaux de test différent des potentiels des signaux s'appliquant en fonctionnement normal aux premières bornes (5).
  7. Platine suivant l'une des revendications précédentes, caractérisée en ce que, dans un des circuits (10) intégrés, les potentiels des signaux de résultat différent des potentiels des signaux s'appliquant en fonctionnement normal aux deuxièmes bornes (6).
  8. Platine suivant la revendication 6, caractérisée en ce que, dans un des circuits (10) intégrés, les potentiels des signaux de test sont négatifs par rapport à un potentiel (Vref) de référence, et en ce que le dispositif (21) de test comporte entre une des premières bornes (5) et une des deuxièmes bornes (6) un circuit-série constitué au moins d'une première diode (D1) et d'un premier transistor (N1) à effet de champ à canal de type de conductivité n, la cathode de la première diode (D1) étant reliée à la première borne (5), en ce que la grille du premier transistor (N1) à effet de champ est reliée au potentiel (Vref) de référence, en ce qu'un premier noeud (A) de circuit, situé entre la première diode (D1) et le premier transistor (N1) à effet de champ, est relié, par l'intermédiaire de la section de canal d'un deuxième transistor (N2) à effet de champ à canal de type de conductivité n, au potentiel (Vref) de référence, et en ce que la grille du deuxième transistor (N2) à effet de champ est reliée à un potentiel (VCC) d'alimentation.
  9. Platine suivant la revendication 6, caractérisée en ce que, dans un des circuits (10) intégrés, les potentiels des signaux de test sont positifs par rapport à un potentiel (Vref) de référence, et en ce que le dispositif (21) de test comporte entre une des premières bornes (5) et une des deuxièmes bornes (6) un circuit-série constitué au moins d'une deuxième diode (D2) et d'une troisième diode (D3), l'anode de la deuxième diode (D2) étant reliée à la première borne (5) et la cathode de la troisième diode (D3) étant reliée à la deuxième borne (6), en ce qu'un deuxième noeud (B) de circuit, situé entre la deuxième (D2) et la troisième (D3) diodes, est reliée, par l'intermédiaire de la section de canal d'un troisième transistor (N3) à effet de champ à canal de type de conductivité n, au potentiel (Vref) de référence, et en ce que la grille du troisième transistor (N3) à effet de champ est reliée à un potentiel (VCC) d'alimentation.
  10. Platine suivant une des revendications 1 à 5, caractérisée en ce que, dans un des circuits (10) intégrés, il est monté, entre un potentiel (VCC) d'alimentation et un potentiel (Vref) de référence, un premier circuit-série (s1) et un deuxième circuit-série (s2), en ce que le premier circuit-série (s1) comporte au moins un septième (N7) et un huitième (N8) transistor à effet de champ à canal de type de conductivité n, une première résistance (R1) et un neuvième transistor (N9) à effet de champ, en ce que le deuxième circuit-série (s2) comporte au moins une quatrième diode (D4), une deuxième résistance (R2) et un dixième transistor (N10) à effet de champ et en ce que le drain du dixième transistor (N10) à effet de champ est relié à la grille du neuvième transistor (N9) à effet de champ, en ce qu'il est monté entre le potentiel (VCC) d'alimentation) et la deuxième borne (6), un onzième transistor (N11) à effet de champ, et qu'un troisième noeud (C de circuit, situé entre le huitième (N8) transistor à effet de champ et la première résistance (R1), est relié à la grille du onzième transistor (N11) à effet de champ.
HK123797A 1995-03-16 1997-06-26 Printed circuit board with built-in testing of connections to ICS HK123797A (en)

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EP95103881A EP0733910B1 (fr) 1995-03-16 1995-03-16 Circuit imprime avec test des connections incorporé pour des circuits intégrés

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HK123797A true HK123797A (en) 1997-09-12

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ID=8219075

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HK123797A HK123797A (en) 1995-03-16 1997-06-26 Printed circuit board with built-in testing of connections to ICS

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US (1) US5815001A (fr)
EP (1) EP0733910B1 (fr)
JP (1) JP3902808B2 (fr)
KR (1) KR100279198B1 (fr)
AT (1) ATE146282T1 (fr)
DE (1) DE59500064D1 (fr)
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE512916C2 (sv) 1998-07-16 2000-06-05 Ericsson Telefon Ab L M Metod och anordning för feldetektering i digitalt system
JP4036554B2 (ja) * 1999-01-13 2008-01-23 富士通株式会社 半導体装置およびその試験方法、および半導体集積回路
US6498507B1 (en) * 2000-04-20 2002-12-24 Analog Devices, Inc. Circuit for testing an integrated circuit
DE10114291C1 (de) * 2001-03-23 2002-09-05 Infineon Technologies Ag Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer
TW594025B (en) * 2002-12-31 2004-06-21 Via Tech Inc Method and device for determining signal transmission quality of circuit board
DE102004014242B4 (de) 2004-03-24 2014-05-28 Qimonda Ag Integrierter Baustein mit mehreren voneinander getrennten Substraten

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3867693A (en) * 1974-02-20 1975-02-18 Ibm LSI chip test probe contact integrity checking circuit
US4220917A (en) * 1978-07-31 1980-09-02 International Business Machines Corporation Test circuitry for module interconnection network
US4504784A (en) * 1981-07-02 1985-03-12 International Business Machines Corporation Method of electrically testing a packaging structure having N interconnected integrated circuit chips
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4509008A (en) * 1982-04-20 1985-04-02 International Business Machines Corporation Method of concurrently testing each of a plurality of interconnected integrated circuit chips
US4894605A (en) * 1988-02-24 1990-01-16 Digital Equipment Corporation Method and on-chip apparatus for continuity testing
US4963824A (en) * 1988-11-04 1990-10-16 International Business Machines Corporation Diagnostics of a board containing a plurality of hybrid electronic components

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Publication number Publication date
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US5815001A (en) 1998-09-29
DE59500064D1 (de) 1997-01-23
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EP0733910B1 (fr) 1996-12-11
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ATE146282T1 (de) 1996-12-15

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