HK203796A - Voltage boosting circuits for dynamic memories - Google Patents

Voltage boosting circuits for dynamic memories

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Hwang Wei
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Claims (14)

  1. Circuit horloge de suralimentation en tension pour lignes de mémoire à semi-conducteur comprenant:
    un dispositif de chargement (34) pour charger une charge capacitive à un premier niveau de potentiel, placé en connexion conductrice entre une source de potentiel (VDD) et la charge capacitive dans un premier cycle,
    un moyen de déchargement (24) pour décharger la charge capacitive au niveau du potentiel de la terre (TER), placé en connexion conductrice entre la charge capacitive et une source de potentiel de la terre (TER),
    des dispositifs de suralimentation (32, 42) pour survolter la charge capacitive jusqu'au niveau d'un second potentiel, les dits dispositifs de suralimentation (32, 42) comprenant un dispositif de commutation (32) couplé entre un condensateur de suralimentation (42) et la charge capacitive,
    par quoi
    une première électrode principale du dit dispositif de commutation (32) est reliée à la charge capacitive, une seconde électrode principale du dit dispositif de commutation est reliée à une première électrode du condensateur de suralimentation (42) et une électrode de commande du dit dispositif de commutation est reliée à une source de signaux de synchronisation, une seconde électrode du dit condensateur de suralimentation (42) étant connectée à la dite source de signaux de synchronisation;
    caractérisé en ce que
    la charge capacitive est survoltée jusqu'au niveau du second potentiel, dans un troisième cycle, après que la charge capacitive a été déchargée jusqu'au potentiel de la terre (TER) ou presque, lors d'un second cycle.
  2. Circuit horloge de suralimentation en tension tel que revendiqué dans la revendication 1, caractérisé en ce que
    le niveau du second potentiel est plus négatif que le niveau du potentiel de la terre (TER).
  3. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    le dispositif de chargement (34) comprend une premier transistor (34) où une première électrode principale est reliée à la source de potentiel (VDD), une seconde électrode principale est reliée à la charge capacitive et une électrode de commande est reliée à la source des signaux de synchronisation.
  4. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    le dit dispositif de commutation (32) est un second transistor (32).
  5. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    en réponse aux signaux de synchronisation, le dit dispositif de déchargement (24) forme une diode entre la charge capacitive et la source de potentiel de la terre (TER).
  6. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    le dit dispositif de déchargement (24) comprend un troisième transistor (24), un quatrième transistor (28) et un cinquième transistor (40),
    où une première électrode principale du dit troisième transistor (24) est reliée à la charge capacitive et une seconde électrode principale du dit troisième transistor (24) est reliée à la source du potentiel de la terre (TER), une première électrode principale du dit quatrième transistor (28) est reliée à la dite première électrode principale du dit troisième transistor (24), une première électrode principale du dit cinquième transistor (40) est reliée à la dite source de potentiel (VDD), une seconde électrode principale du dit quatrième transistor (28) et une seconde électrode principale du dit cinquième transistor (40) sont reliées à une électrode de commande du dit troisième transistor (24), une électrode de commande du dit quatrième transistor (28) et une électrode de commande du dit cinquième transistor (40) sont reliées à la dite source des signaux de synchronisation,
    où, en réponse aux signaux de synchronisation, le dit troisième transistor (24) peut être mis complètement hors service au moyen du dit quatrième transistor (28) (voir la figure 2).
  7. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    dans un premier état de niveau, la dite source des signaux de synchronisation fait charger la charge capacitive au premier niveau de potentiel par le dit dispositif de chargement (34),
    et en réponse à un second niveau de la dite source des signaux de synchronisation, le dit dispositif de déchargement (24) décharge la charge capacitive jusqu'au niveau du potentiel de la terre (TER) et le dit dispositif de suralimentation (32, 42) survolte la charge capacitive jusqu'au second niveau de potentiel après que la charge capacitive a été suffisamment déchargée.
  8. Circuit horloge de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    la charge capacitive peut être déchargée par un transistor unique (24) (voir la figure 3).
  9. Circuit horloge de suralimentation en tension tel que revendiqué dans les revendications 1 à 7, caractérisé en ce que
    une première porte logique (60) ayant un raccord terminal de sortie relié à l'électrode de commande du dit cinquième transistor (40) et ayant une première borne d'entrée reliée à la dite source de signaux de synchronisation sur un second noeud (36),
    un premier circuit de temporisation de l'ondulateur (62, 64, 66, 68) ayant une borne d'entrée reliée à la dite source de signaux de synchronisation au dit second noeud (36) et une borne de sortie (110) reliée à une seconde borne d'entrée de la dite première porte logique (60),
    une seconde porte logique (98) ayant un premier raccord terminal d'entrée relié à la dite source de signaux de synchronisation au dit second noeud (36),
    un second circuit de temporisation inverseur (78, 80, 82 84, 86, 88, 90) ayant une borne d'entrée reliée à la borne de sortie de la dite première porte logique (60) ayant une première borne de sortie reliée à une seconde borne d'entrée de la dite seconde porte logique (98), et ayant une seconde borne de sortie reliée au dit condensateur de suralimentation (42) (voir la figure 4).
  10. Circuit horloge de suralimentation en tension tel que revendiqué dans la revendication 9, caractérisé en ce que
    au dit second noeud (36) les signaux de synchronisation sont dans le premier état de niveau, le dit premier transistor (34) ayant l'électrode de commande reliée au dit second noeud (36) est initialement en service, mettant la charge capacitive au premier niveau de potentiel et, le dit second transistor (32) est initialement hors service, mettant un troisième noeud (26) au niveau du potentiel de la terre (TER), le dit cinquième transistor (40) est inialement en service et le dit quatrième transistor (28) est initialement hors service, le dit troisième transistor (24) est en service, puisque son électrode de commande est reliée à la dite source de potentiel (VDD) par le dit cinquième transistor (40) qui est en service,
    et où, en réponse à la transition vers le second niveau des signaux de synchronisation dans le dit second noeud (36), le dit premier transistor (34) s'éteint, le dit second transistor (32) continue, au dit second noeud (36) l'état du second niveau des signaux de synchronisation est inversé par le dit premier circuit de temporisation de l'ondulateur (62-68) et il maintient en service le dit cinquième transistor (40), par quoi le dit troisième transistor (24) reste en service et le premier niveau de potentiel de la charge capacitive est déchargé jusqu'au niveau du potentiel de la terre (TER) en traversant les dits second (32) et troisième (24) transistors (voir la figure 4).
  11. Circuit de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications 9 à 10, caractérisé en ce qu'il comprend en outre:
    un sixième transistor (102) ayant une électrode de commande reliée à la sortie de la dite seconde porte logique (98), une première électrode principale reliée au dit condensateur de suralimentation (42) et une seconde électrode principale reliée à la dite source de potentiel (VDD),
    un septième transistor (94) ayant une électrode de commande reliée à une seconde borne de sortie du dit second circuit de temporisation de l'ondulateur (78-90), une première électrode principale reliée à la dite première électrode principale du dit sixième transistor (102) et une seconde électrode principale reliée à la dite source de potentiel de la terre (TER),
    un huitième transistor (92) ayant une première électrode principale reliée à la dite source de potentiel (VDD), une électrode de commande reliée au premier noeud terminal de sortie (74) du dit second circuit de temporisation de l'ondulateur (78-90) et au second raccord terminal d'entrée de la dite seconde porte logique (98) et une seconde électrode principale reliée aux premières électrodes principales des dits sixième (102) et septième (94) transistors et au dit condensateur de suralimentation (42),
    où le dit sixième transistor (102), mis en connexion conductrice par la dite seconde porte logique (98), s'enclenche en réponse au passage du second signal des signaux de synchronisation par le dit second noeud (36), où le dit septième transistor (94) s'enclenche en réponse à la sortie provenant du dit second circuit de temporisation de l'ondulateur (78-90), déchargeant de ce fait le dit condensateur de suralimentation (42) jusqu'au niveau du potentiel de la terre (TER), par quoi le dit troisième noeud (26) et la charge capacitive se trouvent au second niveau de potentiel (voir la figure 4).
  12. Circuit horloge de suralimentation en tension tel que revendiqué dans les revendications 1 à 8, caractérisé en ce qu(il comprend en outre:
    une première porte logique (60) et une seconde porte logique (178),
    une troisième porte logique (120) ayant une borne de sortie reliée à l'électrode de commande du dit cinquième transistor (40) et ayant une première borne d'entrée reliée à la source des signaux de synchronisation au dit second noeud (36),
    la dite première porte logique (6à) ayant une borne de sortie reliée à une seconde borne d'entrée de la dite troisième porte logique (120) et une première borne d'entrée reliée à la dite source de signaux de synchronisation au dit second noeud (36),
    un premier circuit de temporisation inverseur (134-144) ayant une borne d'entrée reliée à la dite source des signaux de synchronisation au dit second noeud (36) et une borne de sortie reliée à une seconde borne d'entrée de la dite première porte logique (60),
    la dite seconde porte logique (178) ayant une sortie reliée à l'électrode de commande du dit troisième transistor (24) et ayant une première borne d'entrée reliée aux signaux de synchronisation au dit second noeud (36),
    un second circuit de temporisation de l'ondulateur (160-174) ayant une borne d'entrée reliée à la borne de sortie de la dite première porte logique (60) ayant une première borne de sortie (176) reliée à la dite seconde borne d'entrée de la dite seconde porte logique (178) et ayant une seconde borne de sortie (174) reliée au dit condensateur de suralimentation (42) (voir la figure 8).
  13. Circuit horloge de suralimentation en tension tel que revendiqué dans la revendication 12, caractérisé en ce que
    au dit second noeud (36) les signaux de synchronisation se trouvent dans les conditions du premier niveau, le dit premier transistor (34) ayant l'électrode de commande reliée au dit second noeud (36) est inialement en service, plaçant la charge capacitive au premier niveau de potentiel et, le dit troisième transistor (24) et le dit quatrième transistor (28) sont initialement hors service, le dit cinquième transistor (40) est initialement hors service et le dit quatrième transistor (28) est initialement hors service et le dit cinquième transistor (40) est en service,
    et où, en réponse à la transition vers l'état du second niveau des signaux de synchronisation, au dit second noeud (36), le dit premier transistor (34) s'éteint, le dit second transistor (32) continue et décharge la charge capacitive, sur le dit second noeud (36) l'état du second niveau des signaux de synchronisation est inversé par le dit premier circuit de temporisation inverseur (134-144) et il met hors service le dit cinquième transistor (40), par quoi le dit quatrième transistor (28) continue et, sur la charge capacitive, le potentiel passe au second niveau de potentiel en traversant le dit second transistor (32) (voir la figure 8).
  14. Circuit de suralimentation en tension tel que revendiqué dans l'une quelconque des revendications précédentes, caractérisé en ce que
    les dits premier (34) et cinquième transistors (40) sont des transistors de type MOS positif et les dits second (32), troisième (24) et quatrième (28) transistors sont de type NMOS.
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