HK68894A - Semiconductor memory with signal change detector circuit - Google Patents

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HK68894A
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HK
Hong Kong
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semiconductor memory
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HK68894A
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Dr. Hans-Juergen Mattausch
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Siemens Aktiengesellschaft
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Claims (13)

  1. Mémoire à semiconducteurs comportant une multiplicité de cellules de mémoire, qui peuvent être raccordées par l'intermédiaire de lignes de transmission de données (Li, Li ) au choix à un circuit d'enregistrement (7) ou à un amplificateur de lecture (6) et, par l'intermédiaire de ces derniers, à une entrée de données (DE) ou à une sortie de données (DA), et dans laquelle il est prévu un circuit de précharge (9) pouvant être activé et qui, à l'état activé, charge des lignes de transmission de données à un potentiel prédéterminé, et dans lequel il est prévu un circuit (4) d'identification de changement de signaux, qui désactive le circuit de précharge (9), lors de l'apparition d'un changement de signal, et dans lequel le circuit de précharge (9) est réactivé, d'une manière retardée, après l'apparition du changement de signal, caractérisée par le fait qu'il est prévu un générateur de tension de cadence (26), qui produit une première tension de cadence qui commande le circuit de précharge et est influencé par le circuit (24) d'identification de changement de signal de telle sorte que, lors de l'apparition d'un changement de signal, il commute la première tension de cadence sur un premier niveau de tension, qui désactive le circuit de précharge (9), et que l'amplificateur de lecture (6) est raccordé à un circuit de commande (28) qui influence le générateur de tension de cadence (26) en fonction de l'apparition du signal de sortie de l'amplificateur de lecture (6) de telle sorte que la première tension de cadence est commutée sur un second niveau de tension qui active le circuit de précharge (9).
  2. Mémoire à semiconducteurs suivant la revendication 1, caractérisée par le fait que lors de l'interruption du signal de sortie de l'amplificateur de lecture (6), le circuit de commande (28) sensibilise le générateur de tension de cadence (26) pour la commande par le circuit (24) d'identification du changement de signal.
  3. Mémoire à semiconducteurs suivant la revendication 1 ou 2, caractérisée par le fait que le générateur de tension de cadence (26) produit une seconde tension de cadence servant à activer un circuit de décodage de colonnes (17) et qui, en même temps que se produit la commutation de la première tension de cadence sur le premier niveau de tension, est commutée sur un second niveau de tension, qui active le circuit de décodage de colonnes (17), et qu'avant la commutation de la première tension de cadence sur le second niveau de tension, la seconde tension de cadence est conmutée sur un premier niveau de tension, qui désactive le circuit de codage de colonnes (17).
  4. Mémoire à semiconducteurs suivant la revendication 3, caractérisée par le fait qu'avec son second niveau, la seconde tension de cadence est utilisée en supplément pour activer un circuit de décodage de lignes (16).
  5. Mémoire à semiconducteurs suivant l'une des revendications précédentes, caractérisée par le fait qu'il est prévu un circuit d'enregistrement/lecture (17), qui lors d'une opération de lecture, active l'amplificateur de lecture (6) et une mémoire intermédiaire (12) branchée en aval de cet amplificateur, et, lors d'une opération d'enregistrement, active l'amplificateur de lecture (6) ainsi que le circuit d'enregistrement (7), sans activer cependant la mémoire intermédiaire (12).
  6. Mémoire à semiconducteurs suivant la revendication 4, caractérisée par le fait qu'en amont des entrées, qui sont chargées par les signaux d'adresses, du circuit de décodage de lignes (16) et du circuit de décodage de colonnes (17) est branché un circuit de porte (19a), qui est commandé au moyen de la seconde tension de cadence de sorte que ce circuit de porte est bloqué pendant l'apparition du second niveau de cette tension.
  7. Mémoire à semiconducteurs suivant l'une des revendications 1 à 6, caractérisée par le fait que le générateur de tension de cadence (26) comporte deux transistors à effet de champ (P1, N1) possédant des types de canaux différents et dont les bornes de drain sont raccordées à un premier noeud (K1), tandis que la borne de source du premier transistor à effet de champ (P1) est placée à la tension d'alimentation (VDD) et que la borne de source du second transistor à effet de champ (N1) est placée au potentiel de référence (VSS), que la borne de grille du premier transistor à effet de champ (P1) représente une entrée du générateur de tension de cadence (26), qui est raccordée au circuit d'identification de changement de signal, que la borne de grille du second transistor à effet de champ (N1) représente une entrée (27), qui est raccordée au circuit de commande (28), du générateur de tension de cadence, que le premier noeud (K1) est raccordé directement à la première entrée d'une porte NON-OU (39) et à la seconde entrée de cette porte par l'intermédiaire d'un circuit de retardement (40), et que la première sortie (29) du générateur de tension de cadence est raccordée à la sortie de la porte NON-OU (39) et que la seconde entrée (30) du générateur de tension de cadence est raccordée au premier noeud (K1).
  8. Mémoire à semiconducteurs suivant la revendication 9, caractérisée par le fait que la borne de grille du second transistor à effet de champ (N1) est raccordée à la sortie d'une porte NON-ET (36), dont la première entrée représente l'entrée (27) du générateur de tension de cadence, qui est raccordée au circuit de commande (28) et dont la seconde entrée (37) est chargée par un signal de sélection de microplaquette.
  9. Mémoire à semiconducteurs suivant l'une des revendications 7 ou 8, caractérisée par le fait que la borne de grille du second transistor à effet de champ (N1) est raccordée à la borne de grille d'un troisième transistor à effet de champ (P2), qui possède le même type de canal que le premier transistor et est inséré, par sa voie source-drain, entre la borne de source du premier transistor à effet de champ (P1) et une borne (35') chargée par la tension d'alimentation.
  10. Mémoire à semiconducteurs suivant l'une des revendications 7 à 9, caractérisée par le fait que le premier noeud (K1) est raccordé à un circuit de maintien constitué par deux inverseurs (I1,I2) couplés selon un couplage croisé.
  11. Mémoire à semiconducteurs suivant l'une des revendications précédentes, caractérisée par le fait que le circuit de commande (28) comporte trois transistors à effet de champ possédant un premier type de canal (NE1 à NE3), dont deux sont raccordés par l'intermédiaire de leurs bornes de grille à deux sorties (11a, 11b) de l'amplificateur de lecture (6), que ces deux transistors à effet de champ (NE1, NE2) sont raccordés par leurs bornes de drain à deux noeuds (52, 53) du circuit et par leurs bornes de source à la borne de drain du troisième transistor à effet de champ (NE3), dont la borne de source est placée au potentiel de référence et dont la borne de grille est raccordée à une entrée de commande (55), que les deux noeuds (52,53) du circuit sont raccordés par l'intermédiaire des voies source-drain d'autres transistors à effet de champ respectifs (P1,P2) possédant le second type de canal, à des bornes (56,57) qui sont raccordées à la tension d'alimentation, la borne de grille de l'un de ces deux autres transistors à effet de champ étant raccordée à la borne de drain de l'autre de ces transistors, et que les noeuds (52,53) du circuit sont raccordés d'une part, par l'intermédiaire d'un transistor de compensation (PE3) dont la grille est raccordée à l'entrée de commande (55), entre eux et, par l'intermédiaire d'inverseurs respectifs (I3,I4), aux entrées d'une porte NON-OU (58), dont la sortie est raccordée à la sortie (28a) du circuit de commande (28).
  12. Mémoire à semiconducteurs suivant l'une des revendications 1 à 10, caractérisée par le fait que le circuit de commande (28) est constitué par deux inverseurs (I3 et I4), qui sont raccordés aux sorties (11a,11b) de l'amplificateur de lecture (6) et dont les sorties sont raccordées aux entrées d'une porte NON-OU (58), et que la sortie de la porte NON-OU est raccordée à la sortie du circuit de commande (28).
  13. Mémoire à semiconducteurs suivant l'une des revendications 1 à 10, caractérisée par le fait que le circuit de commande (28) comporte trois transistors à effet de champ possédant le premier type de canal (NE11 à NE13), dont deux sont raccordés par l'intermédiaire de leurs bornes de grille à deux sorties (11a,11b) de l'amplificateur de lecture (6), que l'un de ces deux transistors à effet de champ (NE11) est raccordé par l'intermédiaire de sa borne de drain à un premier noeud interne (52) du circuit tandis que l'autre (NE12) est raccordé par l'intermédiaire de sa borne de drain à un premier noeud de sortie (53), que ces deux transistors à effet de champ sont raccordés, par l'intermédiaire de leurs bornes de source, à la borne de drain du troisième transistor à effet de champ (NE13), dont la borne de source est placée au potentiel de référence et dont la borne de grille est raccordée à une entrée de commande (55), que le premier noeud interne (52) et le premier noeud de sortie (53) sont raccordés d'une part, par l'intermédiaire d'un premier transistor de compensation (PE13), entre eux et par l'intermédiaire des voies source-drain de transistors à effet de champ supplémentaires respectifs (PE11, PE12) possédant le second type de canal, à des bornes (56, 57) qui sont chargées par la tension d'alimentation, les bornes de grille des deux transistors à effet de champ supplémentaires étant raccordées à la borne de drain de l'un de ces transistors, qu'il est prévu trois transistors à effet de champ supplémentaires (NE21 à NE23) possédant le premier type de canal et qui sont raccordés, à l'exception des bornes de drain des deux premiers transistors à effet de champ (NE21 et NE22), conformément aux trois transistors à effet de champ possédant le premier type de canal, que la borne de drain du premier transistor à effet de champ supplémentaire (NE22) est raccordée au second noeud interne (52') du circuit et que la borne de drain du second transistor à effet de champ supplémentaire (NE21) est raccordée à un second noeud de sortie (53'), que le second noeud interne (52') et le second noeud de sortie (53') sont raccordés, d'une part, par l'intermédiaire d'un second transistor de compensation (P23), entre eux, et, par l'intermédiaire des voies source-drain d'autres transistors respectifs supplémentaires à effet de champ (PE21, PE22), aux bornes (56, 57) qui sont chargées par la tension d'alimentation, les bornes de grille des autres transistors supplémentaires à effet de champ étant raccordées à la borne de drain de l'un de ces transistors, que les bornes de grille des premier et second transistors de compensation (PE13, PE23) sont raccordées à l'entrée de commande (55) et que les premier et second noeuds de sortie (53,53') sont raccordés par des inverseurs respectifs (I5, I6) aux entrées d'une porte NON-OU (61), dont la sortie est raccordée à la sortie (28a) du circuit de commande (28).
HK68894A 1987-08-18 1994-07-14 Semiconductor memory with signal change detector circuit HK68894A (en)

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