HK95691A - Monolithic integrated semiconductor device - Google Patents

Monolithic integrated semiconductor device Download PDF

Info

Publication number
HK95691A
HK95691A HK956/91A HK95691A HK95691A HK 95691 A HK95691 A HK 95691A HK 956/91 A HK956/91 A HK 956/91A HK 95691 A HK95691 A HK 95691A HK 95691 A HK95691 A HK 95691A
Authority
HK
Hong Kong
Prior art keywords
decoder
test
address
semiconductor circuit
tde
Prior art date
Application number
HK956/91A
Other languages
German (de)
English (en)
Inventor
Ewald Dipl.-Phys. Michael
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Publication of HK95691A publication Critical patent/HK95691A/xx

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Bipolar Transistors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Claims (15)

1. Circuit numérique à semiconducteurs, du type à intégration monolithique, avec un décodeur d'adresse (ADE) auquel sont susceptibles d'être appliqués des signaux d'adresse externes et qui sert à commander une partie adressable du circuit numérique à semiconducteurs, et avec un décodeur d'essai (TDE), caractérisé par les particularités suivantes :
- le décodeur d'essai (TDE) est relié, du côté sortie, avec des parties (SPM) du circuit numérique à semiconducteurs et/ou avec des circuits d'essai (TE,, TE2, ...), les circuits d'essai (TE,, TE2, ...) étant réunis monolithiquement avec le circuit numérique à semiconducteurs,
- le décodeur d'essai (TDE) est, sans l'intermédiaire du décodeur d'adresse (ADE), susceptible d'être commandé au moins par une partie des signaux d'adresse applicable à des entrées d'adresse externes (Ai, A2, ...) du circuit numérique à semiconducteurs,
- il est en outre prévu une unité de commuta-
tion (US, U, USS) qui, en réponse à un signal de commutation spécifique (X1 ; X2), provoque simultanément une activation du décodeur d'essai (TDE) et une désactivation du décodeur d'adresse (ADE).
2. Circuit à semiconducteurs selon la revendication 1, caractérisé par le fait que le signal de commutation (X1) est susceptible d'être appliqué par l'intermédiaire d'une borne externe prévue expressement à cet effet.
3. Circuit à semiconducteurs selon la revendication 1 ou 2, caractérisé par le fait qu'il est prévu une unité de circuit (USS) pour la production d'un signal de commutation (X2) pour l'unité de commutation (US, U), laquelle unité de circuit (USS) répond à une combinaison spécifique de signaux numériques d'entrée (B1, B2, ...) appliquée à des entrées de signaux qui ne sont pas prévus pour charger le décodeur d'adresse (ADE).
4. Circuit à semiconducteurs selon l'une des revendications 1 à 3, caractérisé par le fait que le décodeur d'essai (TDE) concorde, du point de vue de la circuiterie, avec le décodeur d'adresses (ADE) et que l'unité de commutation (US, U) est constituée par une installation qui, à l'apparition du signal de commutation (X1, X2) débranche le décodeur d'adresses (ADE) de la tension d'alimentation (Vcc) tout en reliant, en même temps, le décodeur d'essai (TDE) à la tension d'alimentation.
5. Circuit à semiconducteurs selon l'une des revendications 1 à 3, caractérisé par le fait que le décodeur d'essai (TDE) est adapté, du point de vue de la circuiterie, de telle façon au décodeur d'adresses (ADE), que l'état activé du décodeur d'essai (TDE), bloque automatiquement le fonctionnement du décodeur d'adresses.
6. Circuit à semiconducteurs selon l'une des revendications 1 à 5, caractérisé par le fait qu'au moins les transistors qui sont prévus dans les décodeurs d'adresses (ADE) et ceux qui sont prévus dans le décodeur d'essai (TDE), sont formés par des transistors à effet de champ MOS à autoblocage, en particulier d'un même type de canal.
7. Circuit à semiconducteurs selon la revendication 6, caractérisé par le fait que les parties du circuit du décodeur d'adresses (ADE) qui sont identiques entre elles et qui mènent respectivement à une sortie de signaux (1) des décodeurs d'adresses sont chargés, d'une part, par le potentiel de référence (Vss), et, d'autre part, par l'autre potentiel d'alimentation du circuit numérique à semiconducteurs (Vcc) réalisé sous la forme d'une mémoire (RAM), que chacune des entrées d'adresse (A1, A2, ..., Am), qui sont prévues pour charger le décodeur d'adresses (ADE), est prévue pour la commande d'un transistor à effet de champ MOS (t1, t2, ... , tn), dont les bornes de source sont portées au potentiel de référence (Vss) et dont la borne de drain est reliée à un nœud commun (K) qui est relié, par l'intermédiaire d'un transistor à effet de champ MOS commandé par un signal de précharge (φ1), à l'autre potentiel d'alimentation (Vcc). et, d'autre part, et par l'intermédiaire d'un autre transistor (T2) dont la grille est reliée à l'autre potentiel d'alimentation (V cc), à la grille d'un transistor (T1) dont le drain est chargé par une cadence de déclenchement et dont la borne de source forme la sortie des signaux (1), et est en outre, relié à l'une des bornes d'un condensateur (C) et, par l'intermédiaire de ce condensateur (C), au potentiel de référence (Vss).
8. Circuit à semiconducteurs selon la revendication 7, caractérisé par le fait qu'à chaque entrée d'adresses externes (A1, A2, .... An), prévue pour charger un décodeur d'adresses (ADE), est associé un inverseur pour produire un signal d'adresses (Ai2) inversé par rapport au signal d'adresses (Ai1).
9. Circuit à semiconducteurs selon la revendication 5 ou 8, caractérisé par le fait que la sortie des signaux (3) du décodeur d'essai (TDE) est formée par la borne de source d'un transistor à effet de champ MOS (T1 *) et par la borne de drain d'un second transistor à effet de champ MOS (T2 *), que le drain du premier transistor (T1 *) est commandé par la cadence de déclenchement (φ2) et la grille du second transistor (T2 *) est commandée par la cadence de précharge (φ1) du circuit numérique à semiconducteurs formé, en particulier, comme mémoire (RAM) dynamique, qu'en outre, la borne de source du second transistor (T2 *) est reliée au potentiel de référence (Vss) et la grille du premier transistor (T1 *) est reliée, d'une part, par l'intermédiaire du montage parallèle d'un condensateur (C) et d'un transistor à effet de champ MOS (T8 *) commandé par l'impulsion de précharge (φ1), au potentiel de référence (Vss), et, d'autre part, par l'intermédiaire d'une première paire de transistors à effet de champ MOS montée en série, à un nœud du circuit (K*), qu'en outre ce noeud de circuit est de plus relié, par l'intermédiaire d'un autre transistor à effet de champ MOS (T7 *) commandé par la cadence de précharge (φ1) , au potentiel de référence (Vss) ainsi que par l'intermédiaire d'une seconde paire de transistors à effet de champ MOS montée-en série, à l'autre potentiel d'alimentation (V cc) et que finalement les transistors qui sont prévus dans la première paire de transistors à effet de champ MOS montée en série (T5*, T6 *) ainsi que les transistors prévus dans la seconde paire de transistors à effet de champ MOS montée en série (T3 *, T4 *), sont commandés par les paires de signaux (Ai1, Ai2) inversés l'un par rapport à l'autre, d'une entrée d'adresse externe associée (Ai).
10. Circuit à semiconducteurs selon la revendication 9, caractérisé par le fait que dans la liaison entre le noeud (K*) et le potentiel d'alimentation (Vcc) le transistor (T3 *) qui est éloigné du noeud, et dans la liaison entre le nœud (K*) et la grille du transistor de sortie (T1*) du transistor à effet de champ MOS (T5 *) qui est situé directement au niveau du noeud (K*), sont commandés par le signal d'adresse (Ai1) qui est présent directement à l'entrée d'adresses externe associée (A;), alors que les deux autres transistors à effet de champ MOS situés dans ces liaisons, à savoir le transistor (T4*) et le transistor (T6 *) sont commandés par le signal (Ai2) qui est inversé par rapport au signal d'adresse externe (Ai1).
11. Circuit à semiconducteurs selon la revendication 8 ou 9, caractérisé par le fait qu'une autre partie du décodeur d'essai (TDE), qui est constituée par trois transistors à effet de champ MOS (T9 *, T10*, T11*)' est prévue et est réalisée de telle façon que les deux premiers transistors (T9 *, T1o *) de cette partie sont montés l'un derrière l'autre, pour ce qui concerne leurs circuits source-drain et que les grilles de ces deux transistors (Tg*, Tio *) sont également reliées au point de liaison entre ces deux transistors (T9 *, T10*), qu'en outre, ledit point de liaison est relié, par l'intermédiaire d'un troisième transistor (T11*) commandé par le signal de précharge (φ1), au potentiel de référence (Vss) et est, en outre, susceptible d'être chargé directement par les signaux de commutation prévus (X1, X2), alors que par ailleurs, les deux bornes libres du montage série des deux premiers transistors à effet de champ (T9 *, T1o *) sont commandées respectivement par l'un des signaux d'adresse (Ai1, Ai2) inversés l'un par rapport à l'autre.
12. Circuit à semiconducteurs selon l'une des revendications 1 à 11, caractérisé par le fait que les différentes sorties (3) du décodeur d'essai (TDE) sont respectivement prévues pour la commande de l'activation d'une partie du circuit d'essai (TE,, TE2, ...) qui est prévue dans le circuit à semiconducteurs intégré.
13. Circuit à semiconducteurs selon l'une des revendications 1 à 12, caractérisé par le fait que les entrées des signaux des parties du circuit d'essai (TE1, TE2, ...), qui sont susceptibles d'être attaquées par le décodeur d'essai (TDE), sont susceptibles d'être reliées par l'intermédiaire d'un transistor de transfert respectif, à une sortie d'essai extérieure commune (Y) et que la grille de ces transistors de transfert est chacune commandée par une des sorties de signaux (3) qui sont prévues dans le décodeur d'essai (TDE).
14. Circuit à semiconducteurs selon l'une des revendications 1 à 13, caractérisé par le fait que dans le circuit numérique à semiconducteurs, réalisé sous la forme d'une mémoire à matrice adressable, sont prévues des cellules de mémoire supplémentaires et adressables uniquement par l'intermédiaire du décodeur d'essai (TDE), lesquelles cellules de mémoire adressable ont des propriétés différentes du point de vue du dimensionnement et des propriétés différentes des cellules de mémoire qui servent au fonctionnement normal de la mémoire.
15. Circuit à semiconducteurs selon l'une des revendications 1 à 14, caractérisé par le fait que soit le fonctionnement avec le décodeur d'adresses (ADE) ou le fonctionnement avec le décodeur d'essai (TDE) a la priorité.
HK956/91A 1982-08-30 1991-11-28 Monolithic integrated semiconductor device HK95691A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19823232215 DE3232215A1 (de) 1982-08-30 1982-08-30 Monolithisch integrierte digitale halbleiterschaltung

Publications (1)

Publication Number Publication Date
HK95691A true HK95691A (en) 1991-12-06

Family

ID=6172049

Family Applications (1)

Application Number Title Priority Date Filing Date
HK956/91A HK95691A (en) 1982-08-30 1991-11-28 Monolithic integrated semiconductor device

Country Status (6)

Country Link
US (1) US4603405A (fr)
EP (1) EP0104442B1 (fr)
JP (1) JPS5960800A (fr)
AT (1) ATE49823T1 (fr)
DE (2) DE3232215A1 (fr)
HK (1) HK95691A (fr)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
KR900005666B1 (ko) * 1984-08-30 1990-08-03 미쓰비시전기 주식회사 반도체기억장치
EP0197363B1 (fr) * 1985-03-26 1990-05-30 Siemens Aktiengesellschaft Procédé d'exploitation d'une mémoire à semi-conducteur avec possibilité de test parallèle intégré et circuit d'évaluation pour la réalisation de ce procédé
FR2587531B1 (fr) * 1985-04-26 1991-04-26 Eurotechnique Sa Memoire morte programmable electriquement une seule fois
FR2581231B1 (fr) * 1985-04-26 1991-05-03 Eurotechnique Sa Memoire morte programmable electriquement
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
JPH0682405B2 (ja) * 1986-01-14 1994-10-19 カシオ計算機株式会社 テストプログラム起動方式
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
KR910001534B1 (ko) * 1986-09-08 1991-03-15 가부시키가이샤 도시바 반도체기억장치
JPH0752217B2 (ja) * 1986-12-20 1995-06-05 富士通株式会社 半導体装置
JPS63244400A (ja) * 1987-03-16 1988-10-11 シーメンス・アクチエンゲゼルシヤフト メモリセルの検査回路装置および方法
JP2684365B2 (ja) * 1987-04-24 1997-12-03 株式会社日立製作所 半導体記憶装置
JP2602225B2 (ja) * 1987-04-24 1997-04-23 株式会社日立製作所 ダイナミツクｒａｍ
FR2622019B1 (fr) * 1987-10-19 1990-02-09 Thomson Semiconducteurs Dispositif de test structurel d'un circuit integre
FR2623652A1 (fr) * 1987-11-20 1989-05-26 Philips Nv Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites
KR910005615B1 (ko) * 1988-07-18 1991-07-31 삼성전자 주식회사 프로그래머블 순차코오드 인식회로
JP2773271B2 (ja) * 1989-07-26 1998-07-09 日本電気株式会社 半導体記憶装置
EP0434904B1 (fr) * 1989-12-28 1995-11-08 International Business Machines Corporation Système de test de marge de signal
DE69130210T2 (de) * 1990-11-16 1999-01-21 Fujitsu Ltd., Kawasaki, Kanagawa Halbleiterspeicher mit hochgeschwindigkeitsadressendekodierer
DE4132072A1 (de) * 1991-09-26 1993-04-08 Grundig Emv Pruefeinrichtung fuer integrierte schaltkreise
JPH06162798A (ja) * 1993-04-16 1994-06-10 Hitachi Ltd ダイナミック型ｒａｍ
JP2697574B2 (ja) * 1993-09-27 1998-01-14 日本電気株式会社 半導体メモリ装置
JP2591468B2 (ja) * 1994-04-20 1997-03-19 株式会社日立製作所 ダイナミックｒａｍのテスト方法
JP2725615B2 (ja) * 1994-10-31 1998-03-11 日本電気株式会社 集積回路試験装置
JP3204450B2 (ja) * 1998-04-15 2001-09-04 日本電気株式会社 アドレスデコード回路及びアドレスデコード方法
DE10102349C1 (de) * 2001-01-19 2002-08-08 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Kennzeichnung einer Betriebseigenschaft einer integrierten Schaltung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3420991A (en) * 1965-04-29 1969-01-07 Rca Corp Error detection system
FR2330014A1 (fr) * 1973-05-11 1977-05-27 Ibm France Procede de test de bloc de circuits logiques integres et blocs en faisant application
US4128873A (en) * 1977-09-20 1978-12-05 Burroughs Corporation Structure for an easily testable single chip calculator/controller
JPS5853440B2 (ja) * 1978-11-25 1983-11-29 富士通株式会社 テストビット選択用論理回路
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
JPS5622278A (en) * 1979-07-27 1981-03-02 Fujitsu Ltd Decoder selection system
JPS57117200A (en) * 1980-11-25 1982-07-21 Raytheon Co Programmable read only memory circuit and method of testing the same

Also Published As

Publication number Publication date
EP0104442A3 (en) 1986-11-26
ATE49823T1 (de) 1990-02-15
JPH0524599B2 (fr) 1993-04-08
EP0104442B1 (fr) 1990-01-24
JPS5960800A (ja) 1984-04-06
US4603405A (en) 1986-07-29
DE3381155D1 (de) 1990-03-01
DE3232215A1 (de) 1984-03-01
EP0104442A2 (fr) 1984-04-04

Similar Documents

Publication Publication Date Title
HK95691A (en) Monolithic integrated semiconductor device
KR920008055B1 (ko) 반도체기억장치
US4916700A (en) Semiconductor storage device
US4839864A (en) Semiconductor memory device comprising programmable redundancy circuit
US4701889A (en) Static semiconductor memory device
US5384734A (en) Multiport memory device and an operation method thereof
US5912850A (en) Multi-port RAM with shadow write test enhancement
JP2560020B2 (ja) 半導体記憶装置
JPS6337899A (ja) 半導体記憶装置
US5029330A (en) Semiconductor memory device
US6502214B1 (en) Memory test circuit
US5862087A (en) Redundancy circuit for memory devices having high frequency addressing cycles
KR920015384A (ko) 반도체 메모리 장치
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
JPH07211077A (ja) 半導体記憶装置
US6310818B1 (en) Semiconductor memory device and method of changing output data of the same
JP3039793B2 (ja) 半導体メモリ装置
US6373764B2 (en) Semiconductor memory device allowing static-charge tolerance test between bit lines
US5936909A (en) Static random access memory
US5365482A (en) Semiconductor memory device with provision of pseudo-acceleration test
US5894442A (en) Semiconductor memory device equipped with an equalizing control circuit having a function of latching an equalizing signal
US5493537A (en) Semiconductor memory with edge transition detection pulse disable
KR100302424B1 (ko) 논리하이브리드메모리용반도체메모리
KR950011730B1 (ko) 동적 랜덤 액세스 메모리 장치
US6487138B2 (en) Semiconductor memory

Legal Events

Date Code Title Description
PC Patent ceased (i.e. patent has lapsed due to the failure to pay the renewal fee)