IT9020459A1 - Circuito di comando di amplificatore di rilevamento da usarsi in un dispositivo di memoria - Google Patents
Circuito di comando di amplificatore di rilevamento da usarsi in un dispositivo di memoriaInfo
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Description
D E S C R I Z I O N E
annessa a domanda di brevetto per INVENZIONE INDUSTRIALE dal titolo;
"CIRCUITO DI COMANDO DI AMPLIFICATORE DI RILEVAMENTO DA USARSI IN UN DISPOSITIVO DI MEMORIA"
R I A S S U N T O
Viene descritto un circuito di comando di ampiificatore di rilevamento per dispositivo di memoria comprendente; un primo invertitore per invertire impulsi d'orologio di rilevamento; un secondo invertitore per reinvertire le uscite del primo invertitore; resistenze di temporizzazione disposte tra le ρorte del secondo invertitore in parallelo con i terminali d'uscita del secondo invertitore in modo che vengano messe in tensione in successione in tempi differenti in risposta alle uscite del secondo invertitore; un terzo invertitore consistente di transistori MOS a canale N aventi pozzi (canali per la corrente di drenaggio) comunemente collegati al terminale a basso potenziale dell'amplificatore di rilevamento; ed un mezzo di scarico per scaricare forzatamente il ivello di terra la tensione d'entrata di almeno un transistore MOS a canale N disposto entro il terzo invertitore. In accordo con la presente invenzione, in corrente massima può essere ridotta e la potenza operativa può essere mantenuta al minimo, D E S C R IZ IO N E CAMPO DELL'INVENZIONE
La presente invenzione si riferisce ad una circuiteria amplificatrice di rilevamento per rilevare dati di cella di memoria, e particolarmente ad un ciruito di comando di amplificatore di rilevamento in cui la dissipazione dinamica dovuta a corrente transitoria viene ridotta eliminando il percorso di corrente dal circuito di comando degli impulsid'orologio di rilevamento e dal circuito di comando degli impulsi d'orologio di ripristino in caso del ritorno del funzionamento ad uno stato di precarico, in un circuito di comando di amplificatore di rilevamento atto a comandare la cella di memoria per mezzo di impulsi d'orologio di ripristino ed impulsi d' orologio di rilevamento aventi pendenze multiple, per ridurre la corrente massima durante il processo di ripristino dei dati nella cella o durante il processo di rilevamento dei dati dalla cella di memoria RAM dinamica CMOS, SFONDO DELL'INVENZIONE
Generalmente, una circuiteria di amplificatore di rilevamento per rilevare dati memorizzati in una cella di memoria RAM dinamica CMOS comprende un circuito di comando di impulsi d'orologio di rilevamento, un circuito di comando di impulsi d'orologio di ripristino, una sezione di ritardo, ed un amplificatore di rilevamento,
Un impulso d'orologio di rilevamento per rilevare i dati dalla cella ed un impulso d'orologio di ripristino per ripristinare i dati della cella aumentano la corrente massima se hanno una pendenza ripida nel processo in cui vengono commutati da un alto livello ad un basso livello o da un basso livello ad un alto livello. L'aumento della corrente massima causerà disturbo, per cui indurrà la circuiteria di amplificatore di rilevamento a produrre errori. Il metodo convenzionale di soluzione di tali inconvenienti è di modificare la pendenza variabile ripida in una pendenza a due fasi o multifase nel processo di commutazione degli impulsi d'orologio di rilevamento e degli impulsi d'orologio di riprìstino, in tal modo ottenendo un segnale di orologio a pendenza moderata,
La circuiteria convenzionale del circuito di comando di amplificatore di rilevamento è mostrata in figura 1 che illustra le caratteristiche descritte in precedenza.
Tuttavia, nonostante i meriti che sono stati descritti, questa circuiteria di amplificatore di rilevamento convenzionale presenta gli inconvenienti descritti qui di seguito,
Vale a dire, quando viene iniziata un'operazione di precarico su detto amplificatore di rilevamento in tempo per terminare il rilevamento e ripristinare le operazioni, i transistori MOS entro il circuito di comando degli impulsi d'orologio di rilevamento vengono simultaneamente attivati entro un breve periodo di tempo, a causa dell'effetto ritardante dei bordi d'uscita degli impulsi d'orologio di ripristino e dagli impulsi d'orologio di rilevamento, l'effetto ritardante essendo a sua volta causato dalle caratteristiche di pendenza multipla degli impulsi d'orologio di rilevamento e degli impulsi d'orologio di ripristino. L'attivazione simultanea dei transistori dissiperà la corrente continua attraverso il percorso della corrente continua, Inoltre, i transistori MOS entro il circuito di comando degli impulsi d'orologio di ripristino formeranno pure percorsi di corrente continua assieme al circuito di comando dello amplificatore di rilevamento, per cui la corrente continua verrà dissipata. Ciò causerà il problema di portare una grande perdita di potenza dinamica in tutto il dispositivo di memoria ad alta densità. SOMMARIO DELL'INVENZIONE
La presente invenzione è prevista per ovviare ai summenzionati svantaggi della tecnica convenzionale ,
Pertanto, un oggetto della presente invenzione è di fornire un circuito di comando di amplificatore di rilevamento per impedire la dissipazione della corrente continua eliminando i percorsi di corrente continua del circuito di comando degli impulsi d'orologio di rilevamento in tempo per terminare l'operazione di rilevamento.
Onde ottenere il summenzionato oggetto, il circuito di comando di amplificatore di rilevamento secondo la presente invenzione comprende:
- un primo invertitore per invertire gli impulsi d'orologio di rilevamento;
- un secondo invertitore per reinvertire le uscite del primo invertitore; e
- un terzo invertitore comprendente resistenze di temporizzazione disposte tra le porte dei transistori in parallelo con i terminali del secondo invertitore in modo che i transistori siano attivati in successione in tempi differenti in risposta alle uscite del secondo invertitore,
- e comprendente pure transistori MOS a canale N come transistori di rilevamento aventi pozzi collegati comunemente al terminale a basso potenziale dell'amplificatore di rilevamento,
- e funzionanti in modo che il segnale che consente il rilevamento emesso dal nodo d'uscita del transistore di rilevamento abbia una pendenza a gradini multipli.
Di conseguenza è necessario che i transistori a canale N siano disposti in parallelo con il transistore di scarico del secondo invertitore in modo che le tensioni d'entrata della pluralità dei transistori di rilevamento, disposti in parallelo, vengano forzatamente scaricate immediatamente quando l'impulso d'orologio di rilevamento viene invalidato,
BREVE DESCRIZIONE DEI DISEGNI
Il summenzionato oggetto ed altri vantaggi della presente invenzione saranno più evidenti descrivendo in dettaglio la forma di realizzazione preferita della presente invenzione con riferimento agli allegati disegni, in cui;
- la figura 1 è un'illustrazione circuitale dettagliata del circuito di comando di amplificatore di rilevamento convenzionale;
- la figura 2 mostra diagrammi di temporizzazione che illustrano il funzionamento delle entrate e delle uscite delle parti critiche della circuiteria di figura 1;
- la figura 3 è un'illustrazione circuitale dettagliata che illustra la costituzione della sezione ritardante degli impulsi d'orologio di rilevamento di figura 1;
- la figura 4 mostra diagrammi di temporizzazione per illustrare il funzionamento del circuito di figura 3;
- la figura 5 è un'illustrazione circuitale dettagliata del circuito di comando di amplificatore di rilevamento secondo la presente invenzione; e
- la figura 6 mostra diagrammi di temporizzazione che illustrano le operazioni di entrata e di uscita delle parti critiche del circuito di figura 5.
DESCRIZIONE DETTAGLIATA DELL'INVENZIONE
Per una migliore comprensione della presente invenzione, la circuiteria di comando della tecnica convenzionale sull' amplificatore di rilevamento ad accoppiamento incrociato verrà descritta con riferimento alle figure 1 e 4,
Come illustrato in figura 1, una circuiteria ampiificatrice di rilevamento per rilevare dati di una cella di memoria comprende un circuito di comando di impulsi d'orologio di rilevamento 1, un circuito di comando degli impulsi d'orologio di ripristino 2, un mezzo ritardante 3 ed un amplificatore di rilevamento 4.
In tale circuito di comando di amplificatore di rilevamento, il circuito di comando degli impulsi d'orologio di rilevamento 1 è costituito in modo che un transistore TS di rilevamento NMOS venga controllato per mezzo di un impulso d'orologio di rilevamento Qs passando attraverso un primo invertitore ed un secondo circuito invertitore IV3, consistente di transistori Te, Tf, NMOS, Il circuito di comando degli impulsi d'orologio di rilevamento 1 é inoltre costituito in modo che il transistore di rilevamento Ts NMQS sia anche controllato per mezzo dell'uscita di un transistore Td PMOS controllata per mezzo degli impulsi d'orologio di rilevamento QS che passano attraverso il primo invertitore IVI ed una resistenza ritardante R3,
Il circuito di comando degli impulsi d'orologio di ripristino 2 è costituito in modo che le resistenze ritardanti R1 - R2 siano installate tra le porte dei transistori Ta-To PMOS in modo che gli impulsi d'orologio di ripristino Qsd emessi dalla sezione ritardante 3 in accordo con gli impulsi d'orologio di rilevamento Qs attivino successivamente una pluralità di transistori Ta-Tc PMOS disposti in parallelo con un altro secondo invertitore IV4 attraverso l'invertitore IV2,
L'amplificatore di rilevamento 4 comprende transistori TSP1 TSP2 PMOS e transistori TSN1, TSN2 NMOS ad accoppiamento incrociato, e le loro operazioni di ripristino e di rilevamento dei dati vengono effettuate per mezzo dei segnali d'uscita LAB del circuito di comando degli impulsi d'orologio di rilevamento 1 inviati al nodo di potenziale basso dell'amplificatore di rilevamento, e per mezzo dei segnali d'uscita LA del circuito di comando degli impulsi d'orologio di ripristino 2 inviati al nodo di potenziale alto dell'amplificatore di rilevamento,
Il circuito di comando di amplificatore di rilevamento convenzionale costituito come menzionato verrà descritto per quanto riguarda il suo funzionamento facendo riferimento alla figura 2, dove sono illustrati i suoi diagrammi di temporizzazione. Se l'impulso d'orologio di controllo di equalizzazione Qeq ha un livello Vss, e l'impulso d'orologio di rilevamento Qs ha un livello Vcc per formare uno stato di abilitazione di rilevamento, il nodo d del circuito di comando degli impulsi d'orologio di rilevamento 1 viene fatto scorrere ad un basso livello. Pertanto, il transistore Tr PMOS viene attivato, ma il transistore Te ha una capacità di comando a corrente relativamente bassa, cor.il risultato che non può attivare sufficientemente il transistore di rilevamento Ts NliOS, Di conseguenza, il transistore Ts NMOS non risponde immediatamente al segnale dal nodo d avente una pendenza relativamente ripida, ma viene attivato lentamente.
Dopo il ritardo di un certo periodo di tempo attraverso la resistenza R3, se il potenziale del nodo e raggiunge il livello Vss, il transistore Td PMGS addizionale, avente una capacità di comando di corrente maggiore del transistore Te, verrà attivato ,
Di conseguenza, il potenziale del nodo LAG raggiunge il livello Vcc attraverso una lieve pendenza per attivare completamente il transistore di rilevamento NMGS, e quindi, il segnale di rilevamento LAG raggiunge pure il livello Vss attraverso una lieve pendenza per rilevare i dati, Nel frattempo, l'impulso di orologio di rilevamento Qs passa attraverso la sezione ritardante 3 per formare un impulso d'orologio di ripristino Qsd che deve essere inviato al circuito di comando dell'impulso di orologio di ripristino 2, Il processo di formazione dell'impulso d'orologio di ripristino Qad della sezione ritardante 3 verrà decritto in dettaglio con riferimento alle figure 3 e A, L'impulso di orologio di rilevamento Qs viene inviato attraverso una resistenza ritardante Ro ad uno dei terminali d'entrata di una porta G1 NAND mentre viene collegato un condensatore G tra una linea di terra Vss ed uno dei terminali d'entrata della porta 61 NAND, Nel frattempo, un segnale di campionatura di rilevamento/ripristino SRS viene inviato ad un altro dei terminali d'entrata della porta G1 NAND,
Un invertitore Gl inverte l'uscita della porta Gl NAND per generare un impulso d'orologio di ripristino Qsd.
Il segnale di campionatura di rilevamento/ripristino viene mantenuto al livello Vcc quando vengono effettuate dette operazioni di rilevamento e di ripristino, mentre, poiché l'impulso d'orologio di rilevamento Qs viene alzato dal livello Vss al livello Vcc allo scopo di abilitare il transistore di rilevamento Ts, il potenziale di uno dei terminali d'entrata Qsm della porta G1 NAND aumenta dal livello Vss al livello Vcc grazie alla funzione della resistenza di ritardo Ro e grazie all'operazione di carico del condensatore C dopo che è trascorso un certo periodo di tempo.
Allo stesso tempo, il potenziale del terminale d'uscita dell'invertitore G2 aumenta pure dal livello Vss al livello Vcc per iniziare un'operazione di abilitazione di ripristino dopo aver ottenuto un impulso d'orologio di ripristino Qsd.
Nel frattempo, l'invalidazione dell'operazione di rilevamento viene sincronizzata con l'invalidazione del segnale di campionatura di rilevamento/ ripristino in modo che quando appare il bordo di caduta dell'impulso d'orologio di rilevamento Qs, il potenziale di uno dei terminali d'entrata della porta Gl NAND, cioè il potenziale di uno dei terminali Qsm del condensatore C viene diminuito dal livello Vcc al livello Vss a causa delle carati-eristiche ritardanti della resistenza ritardante Ro dopo che è trascorso un certo periodo di tempo.
Come descritto in precedenza, tuttavia, per il fatto che un segnale di campionatura di rilevamento/ ripristino in discesa SRS viene inviato ad un altro dei terminali di ingresso della porta Gl NAND, l'uscita Qsd dell'invertitore G1, l'uscita Qsd dell'invertitore G2 viene forzatamente abbassata dal livello Vcc al livello Vss in sincronizzazione con il bordo di caduta del segnale di campionatura di rilevamento/ripristino SRS, Pertanto, lo stato invalidato dell'impulso di ripristino Qsd appare quasi simultaneamente allo stato invalidato dell'impulso d'orologio di rilevamento Qs,
In accordo con l'abilitazione dell'impulso d'orologio di ripristino Qsd dopo che è trascorso un certo periodo di tempo dal momento in cui l'impulso d'orologio di rilevamento Qs è abilitato, il transistore Ta PMOS viene attivato, e dopo che un certo periodo di tempo viene fatto trascorrere dalla resistenza R1, il transistore Tb PMOS viene attivato ed il transistore Tc PMOS viene attivato dopo che la resistenza R2 ha fatto passare un altro periodo di tempo, Quindi, il potenziale del segnale di ripristino La del circuito di comando degli impulsi d'orologio di ripristino 2, inviato al nodo ad alto potenziale dell'amplificatore di rilevamento 4, viene aumentato dalla metà del livello Vcc al livello Vcc per ripristinare i dati all'amplificatore di rilevamento 4,
Tuttavia, in tale circuiteria convenzionale, quando un impulso di orologio di rilevamento Qs viene invalidato, un percorso di corrente continua viene formato tra la linea di potenza e la linea di terra poiché il transistore Td PMOS del circuito di comando dell'orologio di rilevamento 1 viene ritardato prima di essere disattivato. Cioè, un percorso di corrente continua viene formato attraverso i transistori Td, Tf NMQS P tra la linea di potenza e la linea di terra durante il periodo dal tempo t1 quando il potenziale del nodo d del circuito di comando dell'orologio di rilevamento 1 viene alzato per diventare la tensione di soglia di attivazione Vtn del transistore Tf NMOS, al tempo quando il potenziale del nodo e. del circuito di comando degli impulsi d'orologio di rilevamento 1 viene alzato per diventare la tensione di soglia di disattivazione Vtp del transistore Td PMOS, Inoltre, durante il periodo dal tempo t2, quando l'impulso di orologio di controllo di equalizzazione viene elevato al livello Vcc, al tempo t3, quando il transistore di rilevamento Ts viene disattivato, si forma un percorso di corrente attraverso i seguenti: transistore TSP1 PMOS— transistore di equalizzazione Teq→ transistore TSN2 NMOS → transistore di rilevamento Ts NMOS; o attraverso transistore TSP2 PMOS → transistore di equalizzazione Teq— > transistore TSN1 NMOS→ transistore di rilevamento Ts NMOS,
Pertanto, quando l'impulso d'orologio di rilevamento Qs e l'impulso d'orologio di ripristino Qsd vengono invalidati, la corrente massima viene aumentata per un certo periodo di tempo e viene causata una perdita di potenza non necessaria.
Le figure 5 e 6 illustrano rispettivamente una circuiteria di comando dell'amplificatore di rilevamento secondo la presente invenzione che è atta a dare una soluzione al problema summenzionato ed i suoi diagrammi di temporizzazione,
Come illustrato in figura 5, il circuito di comando degli impulsi d'orologio di rilevamento 10 in accordo con la presente invenzione comprende; un primo invertitore IV10 per invertire l'impulso d'orologio di rilevamento Qs; un secondo invertitore IV30 per invertire le uscite del primo invertitore XV10; un terzo invertitore ZV50 avente una pluralità di mezzi di ritardo che vengono attivati in successione in tempi diversi in risposta alle uscite del secondo invertitore IV30, e transistori MQS a canale N di scarico Tf1, Tf2, Tf 3 disposti tra le porte dei transistori NMQS TS2, TS3, che a loro volta hanno caratteristiche di ritardo entro il terzo invertitore IV50.
Il secondo invertitore IV30 consiste di un transistore Tf1 MOS a canale N ed un transistore Tc MQS a canale N, ed il terminale d'uscita del transistore Tc MOS a canale N è collegato al terzo invertitore IV50, mentre il terzo invertitore IV50 si collega sequenzialmente ai transistori MOS a canale N Ts1,Ts2,Ts3,
Tra i transistori MOS Ts1,Ts2,Ts3 sono installate resistenze R11, R12 allo scopo di fornire caratteristiche di ritardo,
Inoltre, i transistori MOS a canale N di scarico Tf2, Tf3 sono costituiti in modo che le loro porte siano comunemente collegate alla porta del transistore Tfl MOS a canale N del secondo invertitore IV30,mentre i loro pozzi sono collegati ai terminali LAG2,LAG3 del terzo invertitore IV50, Nel frattempo, il circuito di comando dell'impulso d'orologio di ripristino 20 è costituito in modo che l'impulso d'orologio di ripristino Qsd, emesso dai mezzi ritardanti 30 aventi la stessa costituzione dei mezzi di ritardo 3 di figura 3, venga inviato attraverso l'invertitore IV20 alle porte di una pluralità di transistori MOS a canale P Ta-Tc dell'invertitore IV40,mentre le resistenze R1, R2 vengono installate tra le loro porte in modo che i transistori MOS a canale N Ta-Tc vengano successivamente ritardati, Inoltre, l'impulso d'orologio di ripristino Qsd emesso dal mezzi ritardanti 30 viene inviato alle porte di una pluralità di transistori di carico MOS a canale P Ti,Tj e quindi, all'introduzione di un impulso d'orologio di ripristino avente il livello Vss, viene inviata una tensione Vcc che è passata attraverso i rispettivi transistori MOS a canale P Ti-Tj alle porte dei transistori MOS a canale P Tb-Tc.
Di conseguenza, allo scopo di impedire la formazione di un percorso di corrente continua durante l'invalidazione dell'impulso d'orologio di ripristino Qsd, i summenzionati transistori di carico MOS-a canale P Ti, Tj vengono adottati come mezzi per caricare forzatamente le tensioni delle porte dei transistori MOS a canale P Tb, Tc, aventi le caratteristiche di ritardo, entro l'invertitore IV40,
Gli impulsi d'orologio di rilevamento e di ripristino LAG, LA emessi dal pozzo del transistore di rilevamento MOS a canale N TS e dai pozzi dei transistori MOS a canale P Ta-Tc vengono rispettivamente inviati alla sorgente comune {nodo a basso potenziale) dei due transistori MOS a canale N TSN1, TSN2 dei quattro transistori ad accoppiamento incrociato, ad inviati alla sorgente comune (nodo ad alto potenziale) di altri due transistori MOS a canale P, TSP1,TSP2, in modo che siano effettuate le operazioni di rilevamento o di ripristino per i dati di cella.
Verrà ora descritta la circuiteria della presente invenzione formata come menzionato per quanto riguarda le sue operazioni ed effetti facendo riferimento al diagrammi di temporizzazione di figura 6.
Se un impulso d'orologio di controllo di equalizzazione Qeq avente un livello Vss ed un impulso d'orologio di rilevamento Qs avente pure un livello Vss vengono inviati al circuito di comando degli impulsi d'orologio di rilevamento 10, il segnale di livello L verrà inviato al secondo invertitore IV30; dopo essere stato invertito dal primo invertitore TV10, IV30 attiverà il transistore Tc MOS a canale P, con il risultato che verrà inviato un segnale di alto livello al nodo e .Questo segnale di livello H verrà inviato al terzo invertitore IV50,e successivamente attiverà i transistori MOS a canale N Ts1, Ts2, Ts3 che visualizzeranno curatteristiche di ritardo grazie alla funzione delle resistenze R11, RI2,
Vale a dire, come illustrato in figura 6, i nodi LAG1, LAG2, LAG3 del terzo invertitore IV50 produrranno successivamente uscite ritardate, in modo che il segnale d'uscita LAB, inviato all'amplificatore di rilevamento 40, abbia una pendenza a gradini multipli a metà livello Vcc prima di raggiungere il livello V/ss,
Di conseguenza, i transistori MOS a canale N Tf2, Tf3 di scarico sono in condizione inattiva e quindi non influenzeranno le operazioni di rilevamento, L'impulso di orologio di ripristino Qsd passerà attraverso l'invertitore IV/20 per attivare successivamente la pluralità di transistori di ripristino MOS a canale P Ta-To, e di conseguenza i dati rilevati vengono ripristinati per mezzo del segnale LA di ripristino di livello Vcc,
Di conseguenza, i transistori MOS a canale P di carico Ti-Tj sono in condizione inattiva e, quindi, non possono influenzare l'operazione di ripristino, Verrà ora descritto il caso in cui l'orologio di rilevamento Qs viene invalidato.
Se l'impulso di orologio di rilevamento Qs viene fatto scorrere ad un livello basso, un segnale di livello H ,che è stato invertito dal primo invertitore IV10, verrà inviato attraverso il nodo d al secondo invertitore IV30, Questo segnale di livello H manterrà il transistore MOS a canale P Tc in condizione bloccata ed attiverà il transistore MOS a canale N Tf1.
Di conseguenza, i transistori MOS a canale N Ts1, Ts2, Ts3 del terzo invertitore IV50, collegato al secondo invertitore IV30, verranno mantenuti in condizione bloccata, ma la corrente residua dovuta al ritardo da parte delle resistenze RII, RI2 e la corrente di perdita dei transistori MOS formeranno un circuito chiuso attraverso il transistore MOS a canale N Tfl, in tal modo formando un percorso di corrente continua per dissipare una perdita di potenza „
Tuttavia, in accordo con la presente invenzione, nel momento in cui il transistore MOS a canale N Tfl del secondo invertitore IV30 viene attivato, i transistori MOS a canale N di scarico Tf2, Tf, collegati alla porta del transistore Tf1 vengono pure attivati. Di conseguenza, la corrente residua rimasta nel terzo invertitore IVSO verrà scaricata attraverso i nodi LAG2, LA63 ai transistori MOS a canale N Tf2, Tf3, in tal modo impedendo la formazione di un percorso di corrente continua che può causare una perdita di potenza,
Nel frattempo, il segmento di basso livello dell'impulso d'orologio di ripristino Qsd disattiva una serie di transistori MOS a canale P Te-Tc entro l'invertitore IV40 dopo essere passato attraverso l'invertitore IV20 e, di conseguenza, l'impulso d'orologio di ripristino a basso livello Qsd attiva i transistori di carico Ti-Tj immediatamente, senza un ritardo di tempo,
Di conseguenza, le porte dei transistori MOS a canale P Tb,Te, che sono collegate in un tipo a circolazione, vengono caricati al livello Vcc e quindi i transistori MOS a canale P Tb, Te vengono tutti immediatamente disattivati senza avere un ritardo di tempo al tempo t3, per cui, per il momento in cui l'impulso d'orologio di equalizzazione Qeq è abilitato, il percorso di erogazione di potenza dalla linea di sorgente di potenza non esisterà più.
Quindi, la formazione del percorso di corrente contiua attraverso il transistore MOS a canale P, Te, l'amplificatore di rilevamento 40, ed il transistore MOS a canale N, Ts tra la linea di potenza e la linea di terra, viene invalidato e soltanto la tensione del nodo di ripristino La verrà abbassata dal livelo Vcc ad 1/2 del livello Vcc attraverso l'amplificatore di rilevamento 40 in sincronizzazione con il bordo di salita degli impulsi d'orologio di equalizzazione Qeq,
In accordo con la presente invenzione qui descritta, quando vengono effettuati un rilevamento ed un ripristino di dati in una cella di memoria RAM dinamica CMDS, la corrente massima può essere ridotta e la potenza operativa può essere mantenuta al minimo, in tal modo ottenendo un risparmio di energia ed un circuito di comando di amplificatore di rilevamento affidabile per il dispositivo di memoria,
Claims (1)
- R I V E N D I C A Z I O N I 1, Circuito di comando di amplificatore di rilevamento per dispositivo di memoria comprendente un circuito di comando di impulsi d'orologio di rilevamento per comandare, per mezzo di un segnale di abilitazione di rilevamento con pendenza a gradini multipli, un transistore di rilevamento accoppiato ad un terminale a basso potenziale di un amplificatore di rilevamento per rilevare i dati memorizzati in celle di memoria, caratterizzato dal fatto di comprendere: - un primo invertitore per invertire impulsi d'orologio di rilevamento; - un secondo invertitore per re-invertire le uscite di detto primo invertitore; - un terzo invertitore comprendente resistenze di temporizzazione disposte tra le porte di transistori ed in parallelo con i terminali di detto secondo invertitore in modo che detti transistori vengano attivati in successione in momenti differenti in risposta alle uscite di detto secondo invertitore, e comprendente pure transistori MOS a canale N aventi pozzi comunemente inilegati al terminale a basso potenziale di detto amplificatore di rilevamento; e - un mezzo di scenico per scaricare forzatamente al livello di terra la tensione di porta di almeno un transistore MOS a canale N avente caratteristiche di ritardo e dispo to entro detto terzo invertitore, all'invalidazione dell' impulso d'orologio di rilevamento, 2. Circuito di comando di amplificatore di rilevamento sfrondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi di scarico per la porta di detto transistore MOS a canale N aventi caratteristiche di ritardo e disposti entro detto invertitore consistono di; almeno un transistore a canale N collegato ad uno dei terminali d'entrata di detto secondo invertitore, e anche collegato alla porta di un altro transistore MOS a canale N avente caratteristiche ritardanti; detti mezzi di essendo azionati in modo che, quando gli impulsi di orologio di rilevamento vengono invalidati, detto transistore MOS a canale N, avente le caratteristiche di ritardo e disposto entro detto terzo invertitore, viene forzatamente scaricato in accordo con l'attivazione di detti mezzi di scarico, in modo che rispettivi transistori MOS a canale N di detto terzo invertitore vengano simultaneamente disattivati, in tal modo impedendo la formazione di un percorso di corrente continua tra la linea di potenza e la linea di terra,
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