JPH0312894A - メモリ素子内のセンスアンプドライバー - Google Patents
メモリ素子内のセンスアンプドライバーInfo
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- JPH0312894A JPH0312894A JP2048203A JP4820390A JPH0312894A JP H0312894 A JPH0312894 A JP H0312894A JP 2048203 A JP2048203 A JP 2048203A JP 4820390 A JP4820390 A JP 4820390A JP H0312894 A JPH0312894 A JP H0312894A
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- sensing
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C7/065—Differential amplifiers of latching type
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- Electronic Switches (AREA)
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- Static Random-Access Memory (AREA)
- Control Of Amplification And Gain Control (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリセルのデータセンシングのためのセンス
アンプ回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｃｉｒｃ
ｕｉｔｒｙ）に関するものであって、より詳しくはＣＭ
ＯＳＤＲＡＭのメモリセルからデータをセンシングする
過程又はセルにデータをレスドア（ｒｅｓｔｏｒｅ）す
る過程でピーク電流を減らすためにマルチ・スロープ（
ｍｕｌｔｉｐｌｅ ５ｌｏｐｅ）を有するセンシングク
ロック又はレストアクロツクで上記のセルをドライブす
るセンスアンプのドライバーにおいて、プレチャージ（
ｐｒｅｃｈａｒｇｅ）状態に復帰するとき、センシング
クロックドライバーとレストアクロツクドライバーから
、ＤＣ電流通路（ｃｕｒｒｅｎｔｐａｔｈ）を除去する
ことにより、過度電流による動的消耗（ｃｌｙｎａｍｊ
ｃ ｄｉｓｓｊｐａｔｊｏｎ ｄｕｅ ｔｏ ｔｒａｎ
ｓｉｅｎｔｃｕｒｒｅｎｔ）を減らすことができるよう
にしたセンスアンプのドライバーに関するものである。
アンプ回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｃｉｒｃ
ｕｉｔｒｙ）に関するものであって、より詳しくはＣＭ
ＯＳＤＲＡＭのメモリセルからデータをセンシングする
過程又はセルにデータをレスドア（ｒｅｓｔｏｒｅ）す
る過程でピーク電流を減らすためにマルチ・スロープ（
ｍｕｌｔｉｐｌｅ ５ｌｏｐｅ）を有するセンシングク
ロック又はレストアクロツクで上記のセルをドライブす
るセンスアンプのドライバーにおいて、プレチャージ（
ｐｒｅｃｈａｒｇｅ）状態に復帰するとき、センシング
クロックドライバーとレストアクロツクドライバーから
、ＤＣ電流通路（ｃｕｒｒｅｎｔｐａｔｈ）を除去する
ことにより、過度電流による動的消耗（ｃｌｙｎａｍｊ
ｃ ｄｉｓｓｊｐａｔｊｏｎ ｄｕｅ ｔｏ ｔｒａｎ
ｓｉｅｎｔｃｕｒｒｅｎｔ）を減らすことができるよう
にしたセンスアンプのドライバーに関するものである。
（従来の技術）
一般的にＣＭＯＳＤＲＡＭのメモリセルに貯蔵されたデ
ータをセンシングするためのセンスアンプ回路部（ｓｅ
ｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔｒｙ）は
、大体センシングクロックドライバー、レストアクロツ
タドライバー、遅延部及びセンスアンプとから構成され
る。
ータをセンシングするためのセンスアンプ回路部（ｓｅ
ｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔｒｙ）は
、大体センシングクロックドライバー、レストアクロツ
タドライバー、遅延部及びセンスアンプとから構成され
る。
上記のメモリセルからデータをセンシングするために使
用されるセンシングクロック信号及び上記のメモリセル
にデータを再書込み（ｒｅｓｔｏｒｅ）するために使用
されるレストアクロツタ信号は、ハイレベルかローレベ
ルに、又はローレベルからハイレベルにスイッチングさ
れる過程で急激なスロープ（ｓｌｏｐｅ）を有するよう
になれば、ピーク電流が増大するようになる。
用されるセンシングクロック信号及び上記のメモリセル
にデータを再書込み（ｒｅｓｔｏｒｅ）するために使用
されるレストアクロツタ信号は、ハイレベルかローレベ
ルに、又はローレベルからハイレベルにスイッチングさ
れる過程で急激なスロープ（ｓｌｏｐｅ）を有するよう
になれば、ピーク電流が増大するようになる。
これはノイズを発生させて回路の誤動作を調光するよう
になる。これに対する従来の解決策は上記のセンシング
クロック又はレストアクロツタ信号のスイッチング過程
で急変するスロープを２段又は多段スロープに形成する
ことにより比較的緩慢なりロック信号を得るようにした
のである。
になる。これに対する従来の解決策は上記のセンシング
クロック又はレストアクロツタ信号のスイッチング過程
で急変するスロープを２段又は多段スロープに形成する
ことにより比較的緩慢なりロック信号を得るようにした
のである。
本発明の適用対象となる多段スロープを有するようにす
る従来のセンスアンプドライバーの回路としては第１図
に図示されたものを例として挙げることができる。
る従来のセンスアンプドライバーの回路としては第１図
に図示されたものを例として挙げることができる。
しかし、そのような長所にも拘らず、上記の従来技術に
よる回路においては、第４Ｍのタイムチャートに示すよ
うにセンシング及びレスドア動作が終わる時点で上記の
センスアンプ４に対するプレチャージ（ｐｒｅｃｈａｒ
ｇｅ）動作が開始されるとき、上記のセンシングクロッ
クドライバー１０及びレストアクロツタドライバー２の
マルチスロープ特性に起因したセンシングクロックとレ
ストアクロツクの後縁（ｔｒａｉｌｉｎｇ ｅｄｇｅ）
の遅延効果のために、センシングクロックドライバー内
部のＭＯＳトランジスタＴｓ、Ｔｄ等が短い期間の間に
同時的にターン・オンされＤＣ電流通路を形成してＤＣ
電流を消耗する。
よる回路においては、第４Ｍのタイムチャートに示すよ
うにセンシング及びレスドア動作が終わる時点で上記の
センスアンプ４に対するプレチャージ（ｐｒｅｃｈａｒ
ｇｅ）動作が開始されるとき、上記のセンシングクロッ
クドライバー１０及びレストアクロツタドライバー２の
マルチスロープ特性に起因したセンシングクロックとレ
ストアクロツクの後縁（ｔｒａｉｌｉｎｇ ｅｄｇｅ）
の遅延効果のために、センシングクロックドライバー内
部のＭＯＳトランジスタＴｓ、Ｔｄ等が短い期間の間に
同時的にターン・オンされＤＣ電流通路を形成してＤＣ
電流を消耗する。
同時にレストアクロツタドライバ−２内部のＭＯＳ ト
ランジスタＴａ、 Ｔｂ、 Ｔｃ等もセンスアンプ４の
一部と共にＤＣ電流通路（ＤＣｃｕｒｒｅｎｔ ｐａｔ
ｈ）を形成してＤＣ電流を消耗することが発生する。こ
れは高密度メモリの全体に亙って大きな動的電力損失（
ｄｙｎａｍｉｃ ｐｏｗｅｒｌｏｓｓ）を形成する問題
点を惹起させる。
ランジスタＴａ、 Ｔｂ、 Ｔｃ等もセンスアンプ４の
一部と共にＤＣ電流通路（ＤＣｃｕｒｒｅｎｔ ｐａｔ
ｈ）を形成してＤＣ電流を消耗することが発生する。こ
れは高密度メモリの全体に亙って大きな動的電力損失（
ｄｙｎａｍｉｃ ｐｏｗｅｒｌｏｓｓ）を形成する問題
点を惹起させる。
以下に本発明の理解を助けるために、第３図乃至第６図
を参照して交差結合型センスアンプ（ｃｒ。
を参照して交差結合型センスアンプ（ｃｒ。
ｓｓ ｃｏｕｐｌｅｄ ５ｅｎｓｅ ａｍｐｌｉｆｉｅ
ｒ）に関する先行技術のドライバー回路を詳細に説明す
る。
ｒ）に関する先行技術のドライバー回路を詳細に説明す
る。
メモリセルのデータをセンシングするためのセンスアン
プドライバ回路は第３図において図示しているように、
大きくはセンシングクロツクドライバ（１）とレストア
クロツタドライバー（２）と遅延手段（３）及びセンス
アンプ（４）から構成される。
プドライバ回路は第３図において図示しているように、
大きくはセンシングクロツクドライバ（１）とレストア
クロツタドライバー（２）と遅延手段（３）及びセンス
アンプ（４）から構成される。
このようなセンスアンプ駆動回路において、センシング
クロックドライバー（１）は第１インバータ（ＩＶＩ）
とＰ、Ｎモストランジスタ（Ｔｅ、 Ｔｆ）からなる
第２インバータ回路（ＩＶ３）を通じたセンシングクロ
ック（Ｑｓ）でＮモスセンストランジスタ（Ｔｓ）が制
御されるように構成されている。
クロックドライバー（１）は第１インバータ（ＩＶＩ）
とＰ、Ｎモストランジスタ（Ｔｅ、 Ｔｆ）からなる
第２インバータ回路（ＩＶ３）を通じたセンシングクロ
ック（Ｑｓ）でＮモスセンストランジスタ（Ｔｓ）が制
御されるように構成されている。
又、上記第１インバータ（ＩＶ３）と遅延用抵抗（Ｒ３
）を通じたセンシングクロック（ＱＳ）によって駆動さ
れるＰモストランジスタ（Ｔｄ）の出力によっても上記
Ｎモスセンシングトランジスタ（Ｔｓ）が制御されられ
るように構成されている。
）を通じたセンシングクロック（ＱＳ）によって駆動さ
れるＰモストランジスタ（Ｔｄ）の出力によっても上記
Ｎモスセンシングトランジスタ（Ｔｓ）が制御されられ
るように構成されている。
レストアクロツクドライバー（２）には、センシングク
ロック（ＱＳ）に従って遅延部（３）から出力されるレ
スドア・クロック（ＱＳｄ）が他の１つのインバータ（
ＩＶ２）を通じて、他の１つの第２インバータ（ＩＶ４
）内の並列に配列された複数のＰモストランジスタ（Ｔ
ａ−Ｔｃ）を順次ターン・オンさせるように上記Ｐモス
トランジスタ（Ｔａ−Ｔｃ）のゲート間に遅延抵抗（Ｒ
１−Ｒ２）が設けられている。
ロック（ＱＳ）に従って遅延部（３）から出力されるレ
スドア・クロック（ＱＳｄ）が他の１つのインバータ（
ＩＶ２）を通じて、他の１つの第２インバータ（ＩＶ４
）内の並列に配列された複数のＰモストランジスタ（Ｔ
ａ−Ｔｃ）を順次ターン・オンさせるように上記Ｐモス
トランジスタ（Ｔａ−Ｔｃ）のゲート間に遅延抵抗（Ｒ
１−Ｒ２）が設けられている。
センスアンプ（４）は互いに交差結合された（ｃｒｏｓ
ｓ−ｃｏｕｐｌｅｄ） Ｐモストランジスタ（ＴＳＰＩ
ＴＳＰ２） とＮモストランジスタ（ＴＳＰＩ、 ＴＳ
’Ｐ２） とを含み、センスアンプの高電位ノードに印
加される上記レストアクロツタドライバー（２）の出力
信号（ＬＡ）とセンスアンプの低電位ノードに印加され
るセンシングクロックドライバー（１）の出力信号（Ｌ
ＡＢ）によってそれぞれデータのレスドア及びセンシン
グ動作が行われるようになっている。
ｓ−ｃｏｕｐｌｅｄ） Ｐモストランジスタ（ＴＳＰＩ
ＴＳＰ２） とＮモストランジスタ（ＴＳＰＩ、 ＴＳ
’Ｐ２） とを含み、センスアンプの高電位ノードに印
加される上記レストアクロツタドライバー（２）の出力
信号（ＬＡ）とセンスアンプの低電位ノードに印加され
るセンシングクロックドライバー（１）の出力信号（Ｌ
ＡＢ）によってそれぞれデータのレスドア及びセンシン
グ動作が行われるようになっている。
このように構成された従来のセンスアンプドライバーの
動作をそのタイミング図が図示された第４図を参照とし
て説明するとつぎのとおりである。等化制御クロック（
Ｑｅｑ）がＶｓｓレベルであり、センシングクロツタ（
ＱＳ）がＶｃｃレベルとなってセンシングエネイブル状
態となれば、センシングクロックドライバー（１）のノ
ード（ｄ）はローレベルに行く。
動作をそのタイミング図が図示された第４図を参照とし
て説明するとつぎのとおりである。等化制御クロック（
Ｑｅｑ）がＶｓｓレベルであり、センシングクロツタ（
ＱＳ）がＶｃｃレベルとなってセンシングエネイブル状
態となれば、センシングクロックドライバー（１）のノ
ード（ｄ）はローレベルに行く。
これによってＰモストランジスタ（Ｔｅｌがターン・オ
ンされるが、このトランジスタ（Ｔｅ）は電流駆動能力
は比較的に小さいためにＮモスセンストランジスタ（Ｔ
ｓ）を十分にターン・オンさせることはできない。これ
によってＮモスセンストランジスタ（Ｔｓ）比較的に急
激なスロープを有するノート（ｄ）の信号に直列的に応
答しないで徐々にターン・オンされる。
ンされるが、このトランジスタ（Ｔｅ）は電流駆動能力
は比較的に小さいためにＮモスセンストランジスタ（Ｔ
ｓ）を十分にターン・オンさせることはできない。これ
によってＮモスセンストランジスタ（Ｔｓ）比較的に急
激なスロープを有するノート（ｄ）の信号に直列的に応
答しないで徐々にターン・オンされる。
以後、抵抗（Ｒ３）による一定時間遅延後、ノード（ｅ
）の電位がＶｓｓレベルに到達するようになれば、トラ
ンジスタ（Ｔｅ）より大きな電流駆動能力を有する付加
的なＰモストランジスタ（Ｔｄ）がターン・オンされる
。
）の電位がＶｓｓレベルに到達するようになれば、トラ
ンジスタ（Ｔｅ）より大きな電流駆動能力を有する付加
的なＰモストランジスタ（Ｔｄ）がターン・オンされる
。
これによってノート（ＬＡＧ）の電位は緩慢なスロープ
で以てＶｃｃレベルに到達するようになり、Ｎモスセン
ストランジスタ（Ｔｓ）が完全にターン・オンされるの
で、センシング信号（ＬＡＢ）も亦緩慢にＶｓｓレベル
となりデータをセンシングするようになる。
で以てＶｃｃレベルに到達するようになり、Ｎモスセン
ストランジスタ（Ｔｓ）が完全にターン・オンされるの
で、センシング信号（ＬＡＢ）も亦緩慢にＶｓｓレベル
となりデータをセンシングするようになる。
一方、上記センシングクロツタ（ＱＳ）は遅延部（３）
を経てレストアクロツク（ＱＳｄ）を生成してレストア
クロツクドライバー（２）に提供される。上記の遅延部
（３）のレストアクロツク（Ｑｓｄ）の形成過程を第５
図及び第６図の図面を参照してもつと詳しく説明するこ
とにする。
を経てレストアクロツク（ＱＳｄ）を生成してレストア
クロツクドライバー（２）に提供される。上記の遅延部
（３）のレストアクロツク（Ｑｓｄ）の形成過程を第５
図及び第６図の図面を参照してもつと詳しく説明するこ
とにする。
上記のセンシングクロック（Ｑｓ）は遅延用抵抗（ＲＯ
）を経てナントゲート（Ｇ１）の１入力端子に印加され
、 又、該ナンドゲ−１−（Ｇｌ）の１入力端子と接地線（
Ｖｓｓ） との間にはコンデンサ（Ｃ）が接続されてい
る。そしてナントゲート（Ｇ１）の他入力端子に、はセ
ンシング／レスドアストローブ（ｓｅｎｓｉｎｇ／ｒｅ
ｓｔｏｒｅｓｔｒｏｂｅ）信号（ＳＲ３）が印加されて
いる。
）を経てナントゲート（Ｇ１）の１入力端子に印加され
、 又、該ナンドゲ−１−（Ｇｌ）の１入力端子と接地線（
Ｖｓｓ） との間にはコンデンサ（Ｃ）が接続されてい
る。そしてナントゲート（Ｇ１）の他入力端子に、はセ
ンシング／レスドアストローブ（ｓｅｎｓｉｎｇ／ｒｅ
ｓｔｏｒｅｓｔｒｏｂｅ）信号（ＳＲ３）が印加されて
いる。
インバータ（Ｇ２）は上記のナントゲート（Ｇ１）の出
力は反転してレストアクロツタ（ＱＳｄ）を発生するよ
うになっている。
力は反転してレストアクロツタ（ＱＳｄ）を発生するよ
うになっている。
上記のセンシング／レスドアストローブ信号（ＳＲ３）
はセンシング及びレスドア動作が行われる間にはＶｃｃ
のハイレベルに維持され、センストランジスタ（Ｔｓ）
をエネイブルさせるためにセンシングクロック（ＱＳ）
がＶｓｓレベルからＶｃｃレベルに上昇するするに従っ
て上記のナントゲート（Ｇ１）の１入力端子（ＱＳｍ）
の電位は遅延用抵抗（ＲＯ）によって一定時間が経過し
た後にコンデンサ（Ｃ）の充電動作に従ってＶｓｓレベ
ルからＶｃｃレベルに上昇するようになる。
はセンシング及びレスドア動作が行われる間にはＶｃｃ
のハイレベルに維持され、センストランジスタ（Ｔｓ）
をエネイブルさせるためにセンシングクロック（ＱＳ）
がＶｓｓレベルからＶｃｃレベルに上昇するするに従っ
て上記のナントゲート（Ｇ１）の１入力端子（ＱＳｍ）
の電位は遅延用抵抗（ＲＯ）によって一定時間が経過し
た後にコンデンサ（Ｃ）の充電動作に従ってＶｓｓレベ
ルからＶｃｃレベルに上昇するようになる。
これと同時にインバータ（Ｇ２）の出力端の電位もＶｓ
ｓレベルからＶｃｃレベルに上昇されてレスドアエネイ
ブル動作を開始できるレストアクロツタ（Ｑｓｄ）が得
られる。
ｓレベルからＶｃｃレベルに上昇されてレスドアエネイ
ブル動作を開始できるレストアクロツタ（Ｑｓｄ）が得
られる。
一方、センシング動作のディスエイブルは上記のセンシ
ング／レスドアストローブ（ＳＲ３）のディスエイブル
に同期されているが、上記のセンシングクロック（Ｑｓ
）の下降エツジ（ｆａｌｌｉｎｇ ｅｄｇｅ）が出現す
るときナントゲート（Ｇ１）の１入力端子、即ちコンデ
ンサ（Ｃ）の１側端子（Ｑｓｍ）の電位は上記の遅延用
抵抗（Ｒｏ）の遅延特性のために一定時間の経過後Ｖｃ
ｃレベルからＶｓｓレベルに下降するようになる。
ング／レスドアストローブ（ＳＲ３）のディスエイブル
に同期されているが、上記のセンシングクロック（Ｑｓ
）の下降エツジ（ｆａｌｌｉｎｇ ｅｄｇｅ）が出現す
るときナントゲート（Ｇ１）の１入力端子、即ちコンデ
ンサ（Ｃ）の１側端子（Ｑｓｍ）の電位は上記の遅延用
抵抗（Ｒｏ）の遅延特性のために一定時間の経過後Ｖｃ
ｃレベルからＶｓｓレベルに下降するようになる。
しかし、前述のように、ナントゲート（Ｇ１）の他入力
端子にローレベルで下降するセンシング／レスドアスト
ローブ（ＳＲ３）が印加されるため、インバータ（Ｇ２
）の出力（ＱＳｄ）は上記のセンシング／レスドアスト
ローブ（ＳＲ３）の下降エツジに同期されて強制的にＶ
ｃｃレベルからＶｓｓレベルに下降するようになる。こ
うしてレストアクロツタ（Ｑｓｄ）のディスエイブル状
態も上記のセンシングクロック（ＱＳ）のディスエイブ
ル状態と殆ど同時に現れるようになる。
端子にローレベルで下降するセンシング／レスドアスト
ローブ（ＳＲ３）が印加されるため、インバータ（Ｇ２
）の出力（ＱＳｄ）は上記のセンシング／レスドアスト
ローブ（ＳＲ３）の下降エツジに同期されて強制的にＶ
ｃｃレベルからＶｓｓレベルに下降するようになる。こ
うしてレストアクロツタ（Ｑｓｄ）のディスエイブル状
態も上記のセンシングクロック（ＱＳ）のディスエイブ
ル状態と殆ど同時に現れるようになる。
したがって、センシングクロック（ＱＳ）のエネイブル
された時点から一定時間遅延後１．レストアクロツク（
ＱＳｄ）がエネイブルされるに従ってＰモストランジス
タ（Ｔａ）がターン・オンされ、再び抵抗（旧）による
遅延後Ｐモストランジスタ（Ｔｂ）がターン・オンされ
、又再び抵抗（Ｒ２）による遅延後Ｐモストランジスタ
（Ｔｃ）がターン・オンされるので、センスアンプ（４
）の高電位ノードに印加されるレストアクロツタドライ
バー（２）のレスドア信号（１、Ａ）の電位は緩慢なス
ロープで以て坏ＶＣＣレベルから順次にＶｃｃレヘルに
上昇されてデータをセンスアンプ（４）にレスドアする
ようになる。
された時点から一定時間遅延後１．レストアクロツク（
ＱＳｄ）がエネイブルされるに従ってＰモストランジス
タ（Ｔａ）がターン・オンされ、再び抵抗（旧）による
遅延後Ｐモストランジスタ（Ｔｂ）がターン・オンされ
、又再び抵抗（Ｒ２）による遅延後Ｐモストランジスタ
（Ｔｃ）がターン・オンされるので、センスアンプ（４
）の高電位ノードに印加されるレストアクロツタドライ
バー（２）のレスドア信号（１、Ａ）の電位は緩慢なス
ロープで以て坏ＶＣＣレベルから順次にＶｃｃレヘルに
上昇されてデータをセンスアンプ（４）にレスドアする
ようになる。
１
しかしながら、このような従来の回路ではセンシングク
ロツタ（ＱＳ）がディスエイブルされるとき、 センシングクロックドライバー（１）のＰモストランジ
スタ（Ｔｄ）が遅延オフされるに従って、電源線と接地
線との間にＤＣ電流通路が形成される。即ちセンシング
クロックドライバー（１）ではノード（ｄ）の電位が上
昇されてＮモストランジスタ（Ｔｆ）のタン・オン閾値
電圧（Ｖｔｎ）になる時間（ｔｌ）からノード（ｅ）の
電位が上昇されＰモストランジスタ（Ｔｄ）のターン・
オフ閾値電圧（Ｖｔｐ）になる時間（ｔデルタ）までの
期間の間に電源線（Ｖｃｃ）と接地線（Ｖｓｓ） との
間に、Ｐ、Ｎモストランジスタ（ＴｄＴｆ）を通じたＤ
Ｃ電流通路が形成される。
ロツタ（ＱＳ）がディスエイブルされるとき、 センシングクロックドライバー（１）のＰモストランジ
スタ（Ｔｄ）が遅延オフされるに従って、電源線と接地
線との間にＤＣ電流通路が形成される。即ちセンシング
クロックドライバー（１）ではノード（ｄ）の電位が上
昇されてＮモストランジスタ（Ｔｆ）のタン・オン閾値
電圧（Ｖｔｎ）になる時間（ｔｌ）からノード（ｅ）の
電位が上昇されＰモストランジスタ（Ｔｄ）のターン・
オフ閾値電圧（Ｖｔｐ）になる時間（ｔデルタ）までの
期間の間に電源線（Ｖｃｃ）と接地線（Ｖｓｓ） との
間に、Ｐ、Ｎモストランジスタ（ＴｄＴｆ）を通じたＤ
Ｃ電流通路が形成される。
又、Ｖｃｃレベルの等化制御クロックが上昇される時点
（ｔ２）からセンストランジスタ（Ｔｓ）がターン・オ
フされる時間（ｔ３）までの期間の間にＰモストランジ
スタ（ＴＳＰＩ）→等化トランジスタ（Ｔｅｑ）→Ｎモ
ストランジスタ（ＴＳＮＩ）→Ｎモスセンストランジス
タ（Ｔｓ）を通じた電流通路や、Ｐモストランジス ２ り（ＴＳＰＩ）→等化トランジスタ（Ｔｅｑ）→Ｎモス
トランジスタ（ＴＳＮＩ）→Ｎモスセンストランジスタ
（Ｔｓ）を通じた電流通路が形成される。
（ｔ２）からセンストランジスタ（Ｔｓ）がターン・オ
フされる時間（ｔ３）までの期間の間にＰモストランジ
スタ（ＴＳＰＩ）→等化トランジスタ（Ｔｅｑ）→Ｎモ
ストランジスタ（ＴＳＮＩ）→Ｎモスセンストランジス
タ（Ｔｓ）を通じた電流通路や、Ｐモストランジス ２ り（ＴＳＰＩ）→等化トランジスタ（Ｔｅｑ）→Ｎモス
トランジスタ（ＴＳＮＩ）→Ｎモスセンストランジスタ
（Ｔｓ）を通じた電流通路が形成される。
このように、センシングクロック（Ｑｓ）及びレストア
クロツク（ＱＳｄ）がディスエイブルされるとき一定（
ｃｅｒｔａｉｎ）時間の間ピーク電流が増加するように
なり又不必要な動的電力消耗が生ずるようになる問題が
あるようになる。
クロツク（ＱＳｄ）がディスエイブルされるとき一定（
ｃｅｒｔａｉｎ）時間の間ピーク電流が増加するように
なり又不必要な動的電力消耗が生ずるようになる問題が
あるようになる。
（発明が解決しようとする課題）
本発明はかかる問題点を除去するためのものであって、
本発明の目的は、センシング動作が終わる時点てセンシ
ングクロックトライバにおけるＤＣ電流通路を除去して
ＤＣ電流の消耗を防止することができるセンスアンプド
ライバーを提供することにある。
本発明の目的は、センシング動作が終わる時点てセンシ
ングクロックトライバにおけるＤＣ電流通路を除去して
ＤＣ電流の消耗を防止することができるセンスアンプド
ライバーを提供することにある。
（課題を解決するための手段）
本発明の特徴として表われるセンスアンプドライバーは
、センシングクロックを反転するための第１インバータ
と、上記第１インバータの出力をさらに反転する第２イ
ンバータと、上記第２インハークの出力端子に対して並
列に配列され、」二記憶２インバータの出力に応答して
互いに異なる時間に順次ターン・オンされるようにそれ
らのゲート間に時間遅延要抵抗等が設けられ、それらの
ドレインはセンスアンプの低電位端子に共通的に接続さ
れたＮ−チャネルＭＯＳｌ−ランジスタから構成される
センス用トランジスタ等を具備する第３インバータと、
センシングクロックがディスエイブル状態となる場合、
直ちに、第３インバータ内の遅延特性を有する少なくと
も１つのＮ−チャネルトランジスタのゲート電圧を接地
線レベルで強制してフルダウンさせるためのフルダウン
手段とを含んで構成される。
、センシングクロックを反転するための第１インバータ
と、上記第１インバータの出力をさらに反転する第２イ
ンバータと、上記第２インハークの出力端子に対して並
列に配列され、」二記憶２インバータの出力に応答して
互いに異なる時間に順次ターン・オンされるようにそれ
らのゲート間に時間遅延要抵抗等が設けられ、それらの
ドレインはセンスアンプの低電位端子に共通的に接続さ
れたＮ−チャネルＭＯＳｌ−ランジスタから構成される
センス用トランジスタ等を具備する第３インバータと、
センシングクロックがディスエイブル状態となる場合、
直ちに、第３インバータ内の遅延特性を有する少なくと
も１つのＮ−チャネルトランジスタのゲート電圧を接地
線レベルで強制してフルダウンさせるためのフルダウン
手段とを含んで構成される。
（作用）
而して第３インバータ内のセンス用トランジスタの出力
ノードから出力されるセンシングエネイブル信号が多端
スロープ（Ｍｕｌｔｉｐｌｅ ５ｌｏｐｅ）を有し、デ
ィスエイブル状態となる場合フルダウン手段によって強
制的にフルダウンされる。
ノードから出力されるセンシングエネイブル信号が多端
スロープ（Ｍｕｌｔｉｐｌｅ ５ｌｏｐｅ）を有し、デ
ィスエイブル状態となる場合フルダウン手段によって強
制的にフルダウンされる。
（実施例）
以下本発明の実施例を添付の図面によって詳細に説明す
ればつぎのとおりである。
ればつぎのとおりである。
第１図及び第２図には上記の問題を解決することができ
る本発明によるメモリ素子のセンスアンプ駆動回路とそ
の動作タイミングチャートが図示されている。
る本発明によるメモリ素子のセンスアンプ駆動回路とそ
の動作タイミングチャートが図示されている。
第１図に図示されたようにセンシングクロックドライバ
ー（１０）はセンシングクロック（ＱＳ）を反転する第
１インバータ（ＩＶＩＯ）と、上記第１インバータ（Ｉ
ＶＩＯ）の出力を反転する第２インバータ（ＩＶ３０）
と、上記第２インバータ（ＩＮ３０）の出力に応答して
互いに異なる時間に順次ターン・オンされる遅延手段を
有する第３インバータ（ＩＶ５０）と上記第３インバー
タ（ＩＶ５０）内に遅延特性を有するＮＭＯＳトランジ
スタ（Ｔａ２） 、 （Ｔａ３）のゲート側間に構成さ
れるフルダウン用Ｎ−チャネルＭＯＳｌ−ランジスタ（
Ｔｆｌ）、（Ｔｆ２）から構成される。
ー（１０）はセンシングクロック（ＱＳ）を反転する第
１インバータ（ＩＶＩＯ）と、上記第１インバータ（Ｉ
ＶＩＯ）の出力を反転する第２インバータ（ＩＶ３０）
と、上記第２インバータ（ＩＮ３０）の出力に応答して
互いに異なる時間に順次ターン・オンされる遅延手段を
有する第３インバータ（ＩＶ５０）と上記第３インバー
タ（ＩＶ５０）内に遅延特性を有するＮＭＯＳトランジ
スタ（Ｔａ２） 、 （Ｔａ３）のゲート側間に構成さ
れるフルダウン用Ｎ−チャネルＭＯＳｌ−ランジスタ（
Ｔｆｌ）、（Ｔｆ２）から構成される。
上記第２インバータ（ＩＶ３０）はＮ−チャネルＭＯＳ
ｌ−ランジスタ（Ｔｆｌ） とＮ−チャネルＭＯＳｌ−
ランジスタ（Ｔｃ）とから構成されたＮ−チャネルＭＯ
Ｓトランジス ５ り（Ｔｃ）の出力には第３インバータ（ＩＶ５０）が連
結され、第３インバータ（ＩＶ５０）はＮ−チャネルＭ
ＯＳｌ−ランジスタ（Ｔｓｌ）； （Ｔａ２） 、 （
Ｔａ３）を順次に連結させる。このときＭＯＳ Ｉ−ラ
ンジスタ（Ｔｓｌ） 、 （Ｔａ２） 。
ｌ−ランジスタ（Ｔｆｌ） とＮ−チャネルＭＯＳｌ−
ランジスタ（Ｔｃ）とから構成されたＮ−チャネルＭＯ
Ｓトランジス ５ り（Ｔｃ）の出力には第３インバータ（ＩＶ５０）が連
結され、第３インバータ（ＩＶ５０）はＮ−チャネルＭ
ＯＳｌ−ランジスタ（Ｔｓｌ）； （Ｔａ２） 、 （
Ｔａ３）を順次に連結させる。このときＭＯＳ Ｉ−ラ
ンジスタ（Ｔｓｌ） 、 （Ｔａ２） 。
（Ｔａ３）間には遅延特性を有するだめの抵抗（Ｒ１１
）。
）。
（Ｒ１２）を挿入構成させる。
又、フルダウン用Ｎ−チャネルＭＯＳトランジスタ（Ｔ
ｆ２） 、 （Ｔｆ３）は上記第２インバータ（ＩＶ３
０）内のＮチャネルＭＯＳｌ−ランジスタ（Ｔｆｌ）の
ゲート側がフルダウン用Ｎ−チャネルＭＯＳトランジス
タ（Ｔｆ２）（Ｔｆ３）のゲート側と共通に接続される
ように構成し第３インバータ（ＩＶ５０）の端子（ｔ、
ＡＧ２） 、 （ＬＡＧ３）はフルダウン用Ｎ−チャネ
ルＭＯＳトランジスタ（Ｔｆ２）（Ｔｆ３）のドレイン
側が連結されるように構成する。
ｆ２） 、 （Ｔｆ３）は上記第２インバータ（ＩＶ３
０）内のＮチャネルＭＯＳｌ−ランジスタ（Ｔｆｌ）の
ゲート側がフルダウン用Ｎ−チャネルＭＯＳトランジス
タ（Ｔｆ２）（Ｔｆ３）のゲート側と共通に接続される
ように構成し第３インバータ（ＩＶ５０）の端子（ｔ、
ＡＧ２） 、 （ＬＡＧ３）はフルダウン用Ｎ−チャネ
ルＭＯＳトランジスタ（Ｔｆ２）（Ｔｆ３）のドレイン
側が連結されるように構成する。
又、レストアクロツクドライバー（２０）は、第５図に
図示された遅延手段（３）と同一な構成を有する遅延手
段（３０）から出力されるレストアクロツタ（Ｑｓｄ）
がインバータ（ＩＶ２０）を通じて他の１つのインバー
タ（ＩＶ４０）内の一連のＰ−チャネルＭＯＳトラン
６ ジスタ（Ｔａ−Ｔｃ）のゲートに印加されられるように
構成されており、上記ＰチャネルＭＯＳｌ−ランジスタ
（Ｔａ−Ｔｃ）が順次遅延動作されるようにそれらのゲ
ート間に抵抗（旧、Ｒ２）が設けられている。
図示された遅延手段（３）と同一な構成を有する遅延手
段（３０）から出力されるレストアクロツタ（Ｑｓｄ）
がインバータ（ＩＶ２０）を通じて他の１つのインバー
タ（ＩＶ４０）内の一連のＰ−チャネルＭＯＳトラン
６ ジスタ（Ｔａ−Ｔｃ）のゲートに印加されられるように
構成されており、上記ＰチャネルＭＯＳｌ−ランジスタ
（Ｔａ−Ｔｃ）が順次遅延動作されるようにそれらのゲ
ート間に抵抗（旧、Ｒ２）が設けられている。
又、遅延手段（３０）から出力されるレストアクロツク
（Ｑｓｄ）は複数のＰ−チャネルＭＯＳフル・アップト
ランジスタ（Ｔｉ、Ｔｊ）のゲートに印加されることに
より、Ｖｓｓレベルのレスドア信号入力時それぞれのＰ
−チャネルＭＯＳトランジスタ（Ｔｉ、Ｔｊ）を通じた
Ｖｃｃ電圧の上記Ｐ−チャネルＭＯＳトランジスタ（Ｔ
ｂ、 Ｔｃ）のゲートに供給されるようになっている。
（Ｑｓｄ）は複数のＰ−チャネルＭＯＳフル・アップト
ランジスタ（Ｔｉ、Ｔｊ）のゲートに印加されることに
より、Ｖｓｓレベルのレスドア信号入力時それぞれのＰ
−チャネルＭＯＳトランジスタ（Ｔｉ、Ｔｊ）を通じた
Ｖｃｃ電圧の上記Ｐ−チャネルＭＯＳトランジスタ（Ｔ
ｂ、 Ｔｃ）のゲートに供給されるようになっている。
ここで、上記のレストアクロツタ（ＱＳｄ）がディスエ
イブル状態になるとき、ＤＣ電流通路の形成を防ぐため
に、直ぐ上記のインバータ（ＩＶ４０）内の遅延特性を
有するＰ−チャネルＭＯＳＩ−ランジスタ（Ｔｂ） 、
（Ｔｃ）のゲート電圧を電源電圧レベルに強制してフ
ルアップさせるための手段として、上記のＰ−チャネル
ＭＯＳフルアップトランジスタ（Ｔｉ）。
イブル状態になるとき、ＤＣ電流通路の形成を防ぐため
に、直ぐ上記のインバータ（ＩＶ４０）内の遅延特性を
有するＰ−チャネルＭＯＳＩ−ランジスタ（Ｔｂ） 、
（Ｔｃ）のゲート電圧を電源電圧レベルに強制してフ
ルアップさせるための手段として、上記のＰ−チャネル
ＭＯＳフルアップトランジスタ（Ｔｉ）。
（Ｔｊ）が採用されている。
そして、上記Ｎ−チャネルＭＯＳセンストランジスタ（
Ｔｓ）のドレインと、Ｐ−チャネルＭＯＳトランジスタ
等（Ｔａ−Ｔｃ）のドレインから出力されるセンシング
及びレスドア出力信号（ＬＡＢ） 、 （ＬＡ）は交差
結合された４つのトランジスタの内２つのＮ−チャネル
ＭＯＳトランジスタ（ＴＳＮＩ、 ＴＳＮ２）の共通ソ
ース（低電位ノード）及び２つのＰ−チャネルＭＯＳｌ
−ランジスタ（ＴＳＰＩ、 ＴＳＰ２）の共通ソース（
高電位ノード）にそれぞれ入力されることによりセルデ
ータのセンシング及びレスドア動作を行うようになって
いる。
Ｔｓ）のドレインと、Ｐ−チャネルＭＯＳトランジスタ
等（Ｔａ−Ｔｃ）のドレインから出力されるセンシング
及びレスドア出力信号（ＬＡＢ） 、 （ＬＡ）は交差
結合された４つのトランジスタの内２つのＮ−チャネル
ＭＯＳトランジスタ（ＴＳＮＩ、 ＴＳＮ２）の共通ソ
ース（低電位ノード）及び２つのＰ−チャネルＭＯＳｌ
−ランジスタ（ＴＳＰＩ、 ＴＳＰ２）の共通ソース（
高電位ノード）にそれぞれ入力されることによりセルデ
ータのセンシング及びレスドア動作を行うようになって
いる。
（作 用）
このように構成された本発明による回路の作用及び効果
をその動作タイミングが図示されている第２図を参考と
して詳細に説明すればっぎのとおりである。
をその動作タイミングが図示されている第２図を参考と
して詳細に説明すればっぎのとおりである。
等化制御クロック（Ｑｅｑ）がＶｓｓレベルであり、セ
ンシングクロック（ＱＳ）がＶｓｓレベルとなりセンシ
ングクロックドライバー（１０）に印加されば、第１イ
ンバータ（ＩＶＩＯ）によって反転されたしレベル状態
信号が第２インバータ（ＩＶ３０）に印加される。
ンシングクロック（ＱＳ）がＶｓｓレベルとなりセンシ
ングクロックドライバー（１０）に印加されば、第１イ
ンバータ（ＩＶＩＯ）によって反転されたしレベル状態
信号が第２インバータ（ＩＶ３０）に印加される。
第１インバータ（ＩＶ３０）のノード（ｄ）に印加され
るＬレベル状態信号はＰ−チャネルＭＯＳトランジスタ
（Ｔｃ）をターン・オンさせるようになりノード（ｅ）
にＨレベルの状態信号を供給するようになる。このＨレ
ベルの状態信号は第３インバータ（ＩＶ５０）に印加さ
れ、Ｎ−チャネルＭＯＳトランジスタ（Ｔｓｌ） 、
（Ｔａ２） 、 （Ｔｓ３）を順次的にターン・オンさ
せるようになり、このとき抵抗（Ｒ１１）、 （Ｒ１２
）によって遅延特性を有するようになる。
るＬレベル状態信号はＰ−チャネルＭＯＳトランジスタ
（Ｔｃ）をターン・オンさせるようになりノード（ｅ）
にＨレベルの状態信号を供給するようになる。このＨレ
ベルの状態信号は第３インバータ（ＩＶ５０）に印加さ
れ、Ｎ−チャネルＭＯＳトランジスタ（Ｔｓｌ） 、
（Ｔａ２） 、 （Ｔｓ３）を順次的にターン・オンさ
せるようになり、このとき抵抗（Ｒ１１）、 （Ｒ１２
）によって遅延特性を有するようになる。
即ち、第２図のように第３インバータ（ＩＶ５０）のノ
ード（ＬＡＧＩ） 、 （ＬＡＧ２） 、 （ＬＡＧ３
）は順次的な遅延出力が表われるようになり、センスア
ンプ（４０）に印加される出力信号（ＬＡＢ）は、Ｖ２
Ｖｃｃレベルから多端スロープを以てＶｓｓレベルに
至るようになる。
ード（ＬＡＧＩ） 、 （ＬＡＧ２） 、 （ＬＡＧ３
）は順次的な遅延出力が表われるようになり、センスア
ンプ（４０）に印加される出力信号（ＬＡＢ）は、Ｖ２
Ｖｃｃレベルから多端スロープを以てＶｓｓレベルに
至るようになる。
このときフル・ダウン用Ｎ−チャネルＭＯＳｌ−ランジ
スタ（Ｔｉ２． Ｔｉ３）は動作をしなくなるのでセン
シング動作に影響を及ぼさないようになる。（ＱＳｄ）
はインバータ（ＩＶ２０）を通じて複数のＰ−チャネル
９ Ｍ０Ｓレスドアトランジスタ（Ｔａ−Ｔｃ）を順次ター
ン・オンさせるようになる。これにより上記のセンシン
グされたデータはＶｃｃレベルのレスドア信号（ＬＡ）
によってレスドアされる。
スタ（Ｔｉ２． Ｔｉ３）は動作をしなくなるのでセン
シング動作に影響を及ぼさないようになる。（ＱＳｄ）
はインバータ（ＩＶ２０）を通じて複数のＰ−チャネル
９ Ｍ０Ｓレスドアトランジスタ（Ｔａ−Ｔｃ）を順次ター
ン・オンさせるようになる。これにより上記のセンシン
グされたデータはＶｃｃレベルのレスドア信号（ＬＡ）
によってレスドアされる。
このときフル・アップ用Ｐ−チャネルＭＯＳトランジス
タ（Ｔｉ、Ｔｊ）は動作をしなくなるようになるので、
レスドア動作に影響を及ぼさないようになる。
タ（Ｔｉ、Ｔｊ）は動作をしなくなるようになるので、
レスドア動作に影響を及ぼさないようになる。
一方、センシングクロツタ（Ｑｓ）がディスエイブルさ
れるときを説明すればっぎのとおりである。
れるときを説明すればっぎのとおりである。
上記センシングクロック（Ｑｓ）がローレベルに行２く
と、第１インバータ（ＩＶＩＯ）から反転されたＨレベ
ルの信号がノード（ｄ）を通じて第２インバータ（ＴＶ
３０）に印加される。このＨレベルの信号はＰ−チャネ
ルＭＯＳｌ−ランジスタ（Ｔｃ）を遮断状態が維持され
るようにし、Ｎ−チャネルＭＯＳトランジスタ（Ｔｆｌ
）をターン・オンさせるようになる。
と、第１インバータ（ＩＶＩＯ）から反転されたＨレベ
ルの信号がノード（ｄ）を通じて第２インバータ（ＴＶ
３０）に印加される。このＨレベルの信号はＰ−チャネ
ルＭＯＳｌ−ランジスタ（Ｔｃ）を遮断状態が維持され
るようにし、Ｎ−チャネルＭＯＳトランジスタ（Ｔｆｌ
）をターン・オンさせるようになる。
したがって、第２インバータ（ＩＶ３０）と連結された
第３インバータ（ＩＶ５０）のＮ−チャネルＭＯＳトラ
ン ０ ジスタ（Ｔｓｌ） 、 （Ｔａ２）、、 （Ｔｓ３）は
遮断状態を維持スルようになるが、抵抗（Ｒ１１）、
（Ｒ１２）による遅延された残留電流とＭＯＳトランジ
スタ自体の漏れ電流がＮ−チャネルＭＯＳトランジスタ
（Ｔｆｌ）に流れて動的電力消耗を誘発させるＤＣ通路
を形成するようになる。
第３インバータ（ＩＶ５０）のＮ−チャネルＭＯＳトラ
ン ０ ジスタ（Ｔｓｌ） 、 （Ｔａ２）、、 （Ｔｓ３）は
遮断状態を維持スルようになるが、抵抗（Ｒ１１）、
（Ｒ１２）による遅延された残留電流とＭＯＳトランジ
スタ自体の漏れ電流がＮ−チャネルＭＯＳトランジスタ
（Ｔｆｌ）に流れて動的電力消耗を誘発させるＤＣ通路
を形成するようになる。
しかしながら、本発明では第２インバータ（ＩＶ３０）
（７） Ｎ−Ｆ−ヤネルＭＯＳトランジスタ（Ｔｆｌ
）がターン・オンされるときにそのゲート側に連結され
たフル・ダウン用Ｎ−チャネルＭＯＳｌ−ランジスタ（
Ｔｉ２） 、 （Ｔｉ３）をターン・オンさせるように
なる。
（７） Ｎ−Ｆ−ヤネルＭＯＳトランジスタ（Ｔｆｌ
）がターン・オンされるときにそのゲート側に連結され
たフル・ダウン用Ｎ−チャネルＭＯＳｌ−ランジスタ（
Ｔｉ２） 、 （Ｔｉ３）をターン・オンさせるように
なる。
したがって、第３インバータ（ＩＶ５０）に残っている
残留電流はノード（ＬＡＧ２）、 （ＬＡＧ３）を通じ
てＮチャネルＭＯＳトランジスタ（Ｔｉ２）、 （Ｔｉ
３）にフル・ダウンされることにより動的電力消耗を誘
発するＤＣ電流通路が形成されるのを防ぐことができる
ようになる。
残留電流はノード（ＬＡＧ２）、 （ＬＡＧ３）を通じ
てＮチャネルＭＯＳトランジスタ（Ｔｉ２）、 （Ｔｉ
３）にフル・ダウンされることにより動的電力消耗を誘
発するＤＣ電流通路が形成されるのを防ぐことができる
ようになる。
一方、レストアクロツタ（ＱＳｄ）のローレベルはイン
バータ（ＩＶ２０）を経た後、インバータ（ＩＶ４０）
内の入力のＰ−チャネルＭＯＳトランジスタ（Ｔａ−Ｔ
ｃ）をオフさせるようになるが、このとき上記のローレ
ベルのレストアクロツク（ＱＳｄ）は遅延時間を持たな
いでフルアップトランジスタ（Ｔｉ、Ｔｊ）を直ぐター
ン・オンさせるようになる。これによりＰチャネルＭＯ
Ｓトランジスタ（Ｔｂ） 、 （Ｔｅ）のゲートは純化
するのてＶｃｃレベルにフル・アップされるので、上記
Ｐ−チャネルＭＯＳトランジスタ（Ｔｂ、 Ｔｅ）は抵
抗（Ｒ１，Ｒ２）による遅延時間を持たないで全てタイ
ミング（ｔ３）で直ぐオフされるし、その結果等化クロ
ック（Ｑｅｑ）がエネイブルされる時点（Ｌ２）では既
に電源線からの電流供給通路は存在しなくなる。したが
って、電源線と接地線との間で、Ｐ−チャネルＭＯＳト
ランジスタ（Ｔｅ）、センスアンプ（４０）、Ｎ−チャ
ネルＭＯＳトランジスタ（Ｔｓ）を通じたＤＣ電流通路
の形成は禁止され、たＸレストアノード（ＬＡ）の電圧
は等化クロック（Ｑｅｑ）の上昇エツジ（ｒｉｓｉｎｇ
ｅｄｇｅ）に同期されてセンスアンプ（４０）を通じ
てＶｃｃレベルから１Ｖｃｃレベルに下降するようにな
る。
バータ（ＩＶ２０）を経た後、インバータ（ＩＶ４０）
内の入力のＰ−チャネルＭＯＳトランジスタ（Ｔａ−Ｔ
ｃ）をオフさせるようになるが、このとき上記のローレ
ベルのレストアクロツク（ＱＳｄ）は遅延時間を持たな
いでフルアップトランジスタ（Ｔｉ、Ｔｊ）を直ぐター
ン・オンさせるようになる。これによりＰチャネルＭＯ
Ｓトランジスタ（Ｔｂ） 、 （Ｔｅ）のゲートは純化
するのてＶｃｃレベルにフル・アップされるので、上記
Ｐ−チャネルＭＯＳトランジスタ（Ｔｂ、 Ｔｅ）は抵
抗（Ｒ１，Ｒ２）による遅延時間を持たないで全てタイ
ミング（ｔ３）で直ぐオフされるし、その結果等化クロ
ック（Ｑｅｑ）がエネイブルされる時点（Ｌ２）では既
に電源線からの電流供給通路は存在しなくなる。したが
って、電源線と接地線との間で、Ｐ−チャネルＭＯＳト
ランジスタ（Ｔｅ）、センスアンプ（４０）、Ｎ−チャ
ネルＭＯＳトランジスタ（Ｔｓ）を通じたＤＣ電流通路
の形成は禁止され、たＸレストアノード（ＬＡ）の電圧
は等化クロック（Ｑｅｑ）の上昇エツジ（ｒｉｓｉｎｇ
ｅｄｇｅ）に同期されてセンスアンプ（４０）を通じ
てＶｃｃレベルから１Ｖｃｃレベルに下降するようにな
る。
（発明の効果）
以上のように、動作する本発明はＣＭＯＳＤＲＡＭメモ
リセルからデータのセンシング時やレスドア（Ｒｅｓｔ
ｏｒｅ）のときピーク電流を減らすことができるし、且
つ動作電流を最小化させることができるようになるメモ
リ素子内のセンスアンプドライバーを提供することがで
きる。
リセルからデータのセンシング時やレスドア（Ｒｅｓｔ
ｏｒｅ）のときピーク電流を減らすことができるし、且
つ動作電流を最小化させることができるようになるメモ
リ素子内のセンスアンプドライバーを提供することがで
きる。
第１図は本発明によるセンスアンプドライバーの詳細な
回路図、 第２図は第１図に図示された回路内の主要部分の入力又
は出力の動作を説明するためのタイミングチャート、 第３図は従来技術によるセンスアンプドライバーの詳細
な回路図、 第４図は第３図に図示された回路内の主要部分の入力ま
たは出力の動作を説明するためのタイミングチャート、 第５図は第３図に図示されたセンシングクロックの遅延
部の詳細な構成を示す回路図、 ３ 第６図は第５図の動作を説明するためのタイミングチャ
ートである。 図面の主要部分に対する符号の説明 １．１０・・・センシングクロックドライバー２．２０
・・・レストアクロツタドライバー３．３０・・・セン
シングクロック遅延手段４．４０・・・センスアンプ ＩＶＩ、 ＩＶＩＯ・・・第１インバータ（センシング
クロックドライバー用） ＩＶ３． ｌＶ３Ｏ・・・第２インバータ（センシング
クロックドライバー用） ｌＶ５Ｏ・・・第３インバータ（センシングクロックド
ライバー用） Ｔｓ・・・センストランジスタ ＩＶ２． ｌＶ２Ｏ・・・第１インバータ（レストアク
ロツタドライバー用） ＩＶ４． ｌＶ４Ｏ・・・第２インバータ（レストアク
ロツクドライバー用） Ｒ１，Ｒ２・・・抵抗（時間遅延用） ４
回路図、 第２図は第１図に図示された回路内の主要部分の入力又
は出力の動作を説明するためのタイミングチャート、 第３図は従来技術によるセンスアンプドライバーの詳細
な回路図、 第４図は第３図に図示された回路内の主要部分の入力ま
たは出力の動作を説明するためのタイミングチャート、 第５図は第３図に図示されたセンシングクロックの遅延
部の詳細な構成を示す回路図、 ３ 第６図は第５図の動作を説明するためのタイミングチャ
ートである。 図面の主要部分に対する符号の説明 １．１０・・・センシングクロックドライバー２．２０
・・・レストアクロツタドライバー３．３０・・・セン
シングクロック遅延手段４．４０・・・センスアンプ ＩＶＩ、 ＩＶＩＯ・・・第１インバータ（センシング
クロックドライバー用） ＩＶ３． ｌＶ３Ｏ・・・第２インバータ（センシング
クロックドライバー用） ｌＶ５Ｏ・・・第３インバータ（センシングクロックド
ライバー用） Ｔｓ・・・センストランジスタ ＩＶ２． ｌＶ２Ｏ・・・第１インバータ（レストアク
ロツタドライバー用） ＩＶ４． ｌＶ４Ｏ・・・第２インバータ（レストアク
ロツクドライバー用） Ｒ１，Ｒ２・・・抵抗（時間遅延用） ４
Claims (2)
- （１）メモリセル内に貯蔵されたデータをセンシングす
るセンスアンプの低電位端子に結合されたセンストラン
ジスタを多端スロープ のセンシングエネイブル信号として駆動するセンシング
クロックドライバーを含むメモリ素子のセンスアンプド
ライバーにおいて、 センシングクロックを反転するための第１ インバータと、 上記第１インバータの出力を再び反転する 第２インバータと、 上記第２インバータの出力端子に対し並列 に配列され、上記第２インバータの出力に応答して互い
に異なる時間に順次ターン・オンされるようにそれらの
ゲート間に時間遅延要抵抗等が設けられ、それらのドレ
インはセンスアンプの低単位端子に共通的に接続された
Ｎ−チャネルＭＯＳトランジスタから構成されるセンス
用トランジスタを含む第３インバータと、 センシングクロックがディスエイブル状態 となる場合、直ぐ上記の第３インバータ内の遅延特性を
有する少なくとも１つのＮ−チャネルトランジスタのゲ
ート電圧を接地線レベルで強制してフルダウンさせるた
めのフルダウン手段とを含むメモリ素子内のセンスアン
プドライバー。 - （２）上記の第３インバータ内の遅延特性を有する少な
くとも１つのＮ−チャネルＭＯＳトランジスタのゲート
に対するフルダウン手段 は、 上記の第２インバータの１つの出力端子に 接続され、遅延特性を有するＮ−チャネルＭＯＳトラン
ジスタのゲートに接続される少なくとも１つのＮ−チャ
ネルトランジスタから構成して、センシングクロックが
ディスエイブル状態となる場合フルダウン手段のターン
・オンに伴い第３インバータ内に遅延特性を有する少な
くとも１つのＮ−チャネルＭＯＳトランジスタが強制し
てフルダウンされ、上記の第３インバータ内にそれぞれ
のＮ−チャネルＭＯＳトランジスタ等が同時にターン・
オフされ電源線と接地線との間にＤＣ電流通路が形成さ
れることを防止するようにしたことを特徴とする請求項
第（１）項記載のメモリ素子内のセンスアンプドライバ
ー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8066 | 1989-06-10 | ||
| KR1019890008066A KR920001325B1 (ko) | 1989-06-10 | 1989-06-10 | 메모리 소자내의 센스 앰프 드라이버 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312894A true JPH0312894A (ja) | 1991-01-21 |
| JPH07105141B2 JPH07105141B2 (ja) | 1995-11-13 |
Family
ID=19287012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048203A Expired - Fee Related JPH07105141B2 (ja) | 1989-06-10 | 1990-02-28 | メモリ素子内のセンスアンプドライバー |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5027324A (ja) |
| JP (1) | JPH07105141B2 (ja) |
| KR (1) | KR920001325B1 (ja) |
| CN (1) | CN1018402B (ja) |
| DE (1) | DE4006702C2 (ja) |
| FR (1) | FR2648290B1 (ja) |
| GB (1) | GB2232516B (ja) |
| IT (1) | IT1248660B (ja) |
| NL (1) | NL193259C (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
| KR920010346B1 (ko) * | 1990-05-23 | 1992-11-27 | 삼성전자 주식회사 | 반도체 메모리의 센스앰프 구동회로 |
| ATE114864T1 (de) * | 1990-09-20 | 1994-12-15 | Siemens Ag | Dynamischer halbleiterspeicher mit lokalen und hinsichtlich ihrer ansteuerfunktion optimierten leseverstärker-treiberschaltungen. |
| DE4205061C2 (de) * | 1991-02-19 | 2000-04-06 | Toshiba Kawasaki Kk | Nichtflüchtige Halbleiter-Speicheranordnung |
| KR0164385B1 (ko) * | 1995-05-20 | 1999-02-18 | 김광호 | 센스앰프회로 |
| JPH09198865A (ja) * | 1996-01-16 | 1997-07-31 | Hitachi Ltd | 半導体メモリ、半導体集積回路装置、制御回路、論理回路、および論理回路の特性を調節する方法 |
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