JPH08298444A

JPH08298444A - 電源検出回路

Info

Publication number: JPH08298444A
Application number: JP8096834A
Authority: JP
Inventors: Alan R Desroches; アラン・アール・デスロッシュズ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-04-19
Filing date: 1996-04-18
Publication date: 1996-11-12
Also published as: US5552736A; EP0739095A1; SG54324A1; TW293910B; CN1140903A; KR960038400A

Abstract

(57)【要約】【課題】利用する集積回路基板の表面積が最小限で、消
費する電力量が最小であり、電源初期化検出電圧を可変
にすることができる電源検出回路を提供する。【解決手段】本発明の一実施例によれば、電源が所定の
電圧レベルになったときに、第１の状態から第２の状態
へと変化する出力信号を発生する、集積回路に内蔵され
た電源検出回路が提供される。出力信号は、集積回路上
の電子回路を初期化状態にプリセットするのに用いられ
る。この電源検出回路は、電源電圧が周期的にオン、オ
フを継続するとき、出力プリセット信号を発生すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、オン・チップ
電源検出器を備えた集積回路に関するものであり、とり
わけ、電源が所定の値になると、リセット信号を発生す
る電源検出回路に関するものである。

【０００２】

【従来の技術】電子集積回路は、電源が指定の値に達し
た後の予測可能な動作を保証するため、該回路を初期化
する電源検出回路を必要とする場合が多い。従来、電源
リセット回路は、抵抗器とコンデンサの遅延定数を利用
して、遅延バージョンの電源を形成してきた。集積回路
は、遅延電源信号がその最終値に達する時間までには、
十分な電力供給を受けている。初期化が生じるのは、遅
延電源信号が所定の値になった時に限られる。従って、
集積回路は、初期化が生じるまでには完全に動作可能に
なっている。遅延の長さは、抵抗器とコンデンサの値を
変えることによって変更される。しかし、抵抗器・コン
デンサ（ＲＣ）時間遅延初期化回路は、その有効性に制
限がある。電源電圧の上昇は極めて緩やかな可能性があ
るので、値の大きい抵抗器及びコンデンサを利用しなけ
ればならない。集積回路で実施する場合、貴重な基板表
面積のかなりの部分が遅延抵抗器及びコンデンサによっ
て占められることになる。もう１つのアプローチは、遅
延抵抗器及びコンデンサを集積回路の外部に配置するこ
とである。貴重な集積回路のピンを用いて、遅延抵抗器
及びコンデンサにアクセスしなければならないので、こ
のアプローチにも問題がある。遅延抵抗器及びコンデン
サによって、プリント回路基板領域が使用され、プリン
ト回路基板に配置しなければならないコンポーネント数
が増す。電源電圧の上昇がＲＣ時定数よりも緩慢な場合
にも、問題が生じる可能性がある。この場合、回路の初
期化の実施が早すぎることになる可能性がある。例え
ば、電源がオフになると、ＲＣ時間遅延ネットワーク
は、電源をオンに戻すことが可能になる前に放電を行わ
なければならない。電源をオンに戻すのが早すぎると、
初期化の行われるのが早すぎることになる可能性があ
る。

【０００３】集積回路に物理的に存在し、抵抗器もコン
デンサも利用せず、標準エンハンスメント・モードのＮ
ＭＯＳ及びＰＭＯＳトランジスタだけしか利用しない電
源検出回路は、用いられる集積回路基板の面積が減少
し、集積回路ピンが用いられないので有利である。米国
特許第５，３２３，０６７号には、これらの利点を取り
入れた解決策の解説がある。しかし、この方法では、電
源のサイクリングが迅速な場合、集積回路の初期化を行
うことができない。すなわち、集積回路に対する電源
が、迅速に「オン」状態から「オフ」状態になり、さら
に、「オン」状態に戻される場合、集積回路の初期化が
行われるという保証はない。この特許の方法も、貴重な
集積回路の基板表面積を占める過剰な量の回路素子を必
要とする。

【０００４】電源検出回路システムは、利用する回路素
子の量を最小限にして、集積回路表面積の量を最小限に
抑えるのが望ましい。電源検出回路は、また、精確では
あるが、調整可能な電源電圧レベルで、確実に集積回路
を初期化することが望ましい。電源のサイクリング時に
おける集積回路の初期化を保証することによって、回路
素子の適正な初期化を確実に実施できるようにすること
が望ましい。

【０００５】

【発明が解決しようとする課題】本発明の目的は、利用
する集積回路基板の表面積が最小限で、消費する電力量
が最小であり、電源初期化検出電圧を可変にすることが
できる電源検出回路を提供することにある。本発明のも
う１つの目的は、電源のサイクリングが短い時間期間に
わたって迅速に行われる場合に、確実で、予測可能な電
源の初期化を行えるようにすることにある。

【０００６】

【課題を解決するための手段】本発明によれば、電源が
所定の値に達すると、検出器の出力に信号遷移を生じさ
せる集積回路用電源検出回路が得られる。該回路で利用
するのは能動素子だけである。回路素子の数は最小限に
抑えられるので、集積回路の基板面積も最小限の量で済
む。検出電圧値は、調整可能かつ予測可能である。電源
電圧がオフになると、検出回路は急速に放電するので、
この検出回路構成によれば、電源が、オフ後極めて短時
間のうちにオンに戻される場合にも、集積回路の初期化
が適正に行われることになる。本発明の構成において
は、電源検出回路によって、「高」の論理状態から
「低」の論理状態に遷移する信号が発生する。該信号の
立ち下がりエッジによって、集積回路の回路要素がトリ
ガされ、これによって、さらに、集積回路の論理が既知
の状態すなわち初期化状態にリセットされる。

【０００７】集積回路用電源検出回路は、電源電圧の遷
移中に、該回路に結合された電源電圧が所定の値を超え
ると、これを示す。この回路は、電源電圧を受けるため
の第１の電源端子と、大地基準電位を受けるための第２
の電源端子を備えている。該回路は、電源電圧が所定の
値を超えると、出力信号が第１の状態から第２の状態に
遷移する出力を備えている。該電源検出回路は、電源電
圧に結合されて、電源電圧がトランジスタのしきい値電
圧の所定の倍数に達すると、センス・ノードにセンス電
圧を印加する検出手段を備えている。電源電圧が、所定
の数分のトランジスタしきい値電圧より高いが、所定の
検出電圧より低い場合、センス電圧は、電源電圧より低
い所定の数分のしきい値電圧になる。センス・ノード電
圧が、所定の値を超える電源電圧に対応するトランジス
タのしきい値電圧を超えると、出力手段によってセンス
・ノードが出力に結合され、出力信号が第１の状態から
第２の状態へ遷移することになる。電源電圧が所定のレ
ベル未満で、トランジスタしきい値電圧を超える場合、
再生手段が、出力信号をセンス・ノードに再生式に結合
し、電源電圧の上昇のためにセンス・ノードに結合され
る電荷の放電経路が得られるようにする。電源がオフに
なると、放電手段が、検出手段の放電を生じさせ、反復
可能動作が容易になるようにする。

【０００８】電源電圧が比較的長い時間にわたってゼロ
・ボルトの場合、検出手段の全内部回路ノード及びセン
ス・ノードは、強制的にゼロ・ボルトにされる。電源電
圧が短い時間期間においてのみゼロになる場合、内部ノ
ードは、約．３ボルトになるまで放電し、これによっ
て、電源電圧の次の上昇時における反復可能動作が得ら
れることになる。

【０００９】望ましい実施例の場合、検出手段は、所定
数のＮＭＯＳトランジスタを備え、第１のＮＭＯＳトラ
ンジスタのゲート及びドレインが電源電圧に接続されて
おり、所定の数が１の場合、第１のＮＭＯＳトランジス
タのソースは、センス・ノードに接続される。所定の数
が２以上の場合、ｎ番目のＮＭＯＳトランジスタのソー
スがセンス・ノードに接続され、ｎ番目のＮＭＯＳトラ
ンジスタのゲート及びドレインは、（ｎ−１）番目のＮ
ＭＯＳトランジスタのソースに接続される。出力手段
は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタか
ら構成することが可能であり、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタのゲートは、センス・ノードに
接続され、ＰＭＯＳトランジスタのソースは、電源に接
続され、ＮＭＯＳトランジスタのソースは、アース基準
端子に接続され、ＮＭＯＳトランジスタのドレインは、
出力に接続されたＰＭＯＳトランジスタのドレインに接
続されている。再生手段は、ゲートが出力に接続され、
ドレインがセンス・ノードに接続され、ソースがアース
端子に接続された、ＮＭＯＳトランジスタから構成する
ことが可能である。放電手段は、ドレインが検出手段の
ｎ番目のＮＭＯＳトランジスタのソースに接続され、ゲ
ート及びドレインが電源電圧に接続されたｎ番目のＰＭ
ＯＳトランジスタから構成することが可能であり、放電
手段のｎ番目のＰＭＯＳトランジスタによって、検出手
段のｎ番目のＮＭＯＳトランジスタが放電することにな
る。

【００１０】

【実施例】図１には、本発明による電源検出回路１００
の略図が示されている。回路１００は、電源電圧Ｖｄｄ
１０４が指定の値に達すると、立ち下がりエッジを有す
る信号（Ｓ１）を出力１０２から発生する。この出力信
号（Ｓ１）は、一体化されたＣＭＯＳ集積回路の初期化
に利用される。

【００１１】本発明の回路１００の動作は、以下の通り
である。最初に、電源電圧Ｖｄｄ１０４は、電源がオフ
のため、ゼロ・ボルトのレベルにある。電源がオンにな
ると、電源電圧Ｖｄｄ１０４は、最終電圧レベルまで上
昇する。電源電圧レベルがゼロ・ボルトの時点と電源電
圧が最終電圧になる時点との間において、本発明の回路
の本質的な動作の特徴が生じる。

【００１２】電源電圧がゼロの時点では、図１に示す回
路のトランジスタはどれも電流を導通していない。電源
電圧がオンになり、電圧レベルＶｄｄ１０４が上昇を開
始すると、下記シーケンスの事象が生じる。電源電圧Ｖ
ｄｄ１０４がトランジスタ（Ｎ３）１０６のしきい値電
圧（約．５ボルト）に達すると、トランジスタ（Ｎ３）
１０６が電流の導通を開始する。同時に、トランジスタ
（Ｐ１）１０８が導通を開始する。トランジスタ（Ｐ
１）１０８は、抵抗の働きをするＰＭＯＳトランジスタ
であり、トランジスタ（Ｐ１）１０８の両端間における
電圧（ドレインからソースまでの電圧）は、低いままで
ある（約．０３０ボルト）。従って、出力１０２におけ
る電圧は、電源電圧レベルに従うことになる。電源電圧
が上昇を続ける間に、電源電圧レベルが２つ分のＮＭＯ
Ｓトランジスタしきい値電圧レベル（約１．０ボルト）
に達すると、トランジスタ（Ｎ４）１１０がオンになる
（導通を開始する）。この時点において、トランジスタ
（Ｎ３）１０６及びトランジスタ（Ｎ４）１１０が依然
導通している。電源電圧が上昇を続けるにつれて、ノー
ド（Ｓ２）１１２における電圧も上昇を開始する。電源
電圧Ｖｄｄ１０４が、３つ分のＮＭＯＳトランジスタの
しきい値電圧レベル（約２．１ボルト）に達すると、ト
ランジスタ（Ｎ１）１１４が導通を開始する。（Ｎ３）
１０６及び（Ｎ４）１１０に対する実質効果によって、
最初にオンになった後の、しきい値電圧の上昇が緩やか
になるため、３つ分のしきい値電圧は、３×．５ボルト
すなわち１．５ボルトではなく、２．１ボルトに等し
い。（Ｎ１）１１４がオンになると、（Ｎ３）１０６の
しきい値電圧は、約．８５ボルトになり、（Ｎ４）１１
０のしきい値電圧は、．７７ボルトになる。従って、
（Ｎ１）１１４がオンになると、電源電圧Ｖｄｄ１０４
は、．８５ボルト＋．７７ボルト＋．５ボルト＝２．１
ボルトになる。チャネル（Ｎ１）１１４の幅／長比は、
（Ｐ１）１０８のチャネルの幅／長比よりはるかに大き
い。従って、トランジスタ（Ｎ１）１１４は、そのゲー
ト電圧がＮＭＯＳトランジスタしきい値よりほんの数ミ
リボルト高いためにオンになる場合、（Ｐ１）１０８よ
りもはるかに大量の電流を導通することになる。その結
果、出力信号（Ｓ１）１０２は強制的にほぼゼロ・ボル
トになる（その抵抗動作モードにある場合、（Ｎ１）１
１４のＶｄｓ）。（Ｐ１）１０８のゲート幅は、約５ミ
クロンしかないが、（Ｎ１）１１４のゲート幅は、約１
００ミクロンである。（Ｎ１）１１４がオンになると、
出力１０２において立ち下がりエッジが発生する。

【００１３】トランジスタ（Ｎ２）１１６は、Ｖｄｄ１
０４の上昇によってノード（Ｓ２）に結合される電荷の
放電経路が得られるようにする。電源電圧Ｖｄｄ１０４
がほぼ１つ分のＮＭＯＳトランジスタしきい値電圧
（約．５ボルト）を超え、ノード（Ｓ２）１１２がほぼ
１つ分のＮＭＯＳトランジスタしきい値未満である場
合、トランジスタ（Ｎ２）１１６は、電流を導通するだ
けである。トランジスタ（Ｎ２）は、何らかの正のフィ
ードバックを行う。しかし、電源電圧Ｖｄｄ１０４が、
トランジスタ（Ｎ３）１０６及び（Ｎ４）１１０を介し
てノード（Ｓ２）１１２をプル・アップする際、（Ｎ
３）１０６及び（Ｎ４）１１０のゲート幅が約５０ミク
ロンになる可能性があるのに対し、（Ｎ２）１１６のゲ
ート幅は約４ミクロンになる可能性があるため、ノード
（Ｓ２）１１２は、（Ｎ２）によって低に保持されるこ
とはない。

【００１４】放電トランジスタ（Ｐ２）１１８及び（Ｐ
３）１２０は、電源がオフになると、電流放出経路を形
成する。電源電圧Ｖｄｄ１０４がオフになり、通常の電
圧源の動作電圧から急速な傾斜の降下を開始すると、ト
ランジスタ（Ｐ２）１１８及び（Ｐ３）１２０が導通を
始める。トランジスタ（Ｐ２）１１８及び（Ｐ３）１２
０は、オンになると、トランジスタ（Ｎ３）１０６及び
（Ｎ４）１１０から電荷を引き出す。従って、ノード
（Ｓ２）１１２及び（Ｓ３）１２２は、．３ボルトにな
るまで急速な放電を行う。Ｖｄｄ１０４が長い時間期間
にわたってゼロ・ボルトのままでいる場合、放出はゼロ
・ボルトに達するまで続行される。しかし、ノード（Ｓ
２）１１２及び（Ｓ３）１２２がゼロ・ボルトまたは．
３ボルトの場合、上昇する電源電圧Ｖｄｄ１０４が一貫
して検出される。（Ｐ２）１１８及び（Ｐ３）１２０が
ノードから電荷を引き出す速度は、そのゲート幅を変更
することによって調整可能である。電圧源検出トランジ
スタ（Ｎ３）及び（Ｎ４）１１０は、迅速な放電を可能
にするように構成されているので、電源電圧Ｖｄｄ１０
４のサイクリングが急速な場合でも、電源しきい値回路
要素は、正確に動作する。既述の回路構成に関して、電
源電圧Ｖｄｄ１０４がしきい値電圧を超える電圧レベル
にパルス化され、そのパルス幅が約５０ナノ秒になる
と、パルスの立ち上がり時間及び立ち下がり時間が約４
ナノ秒の場合、しきい値電圧の精度は約１０パーセント
変化する。パルス幅が５０ナノ秒のままで、パルスの立
ち上がり及び立ち下がり時間が８ナノ秒以上まで長くな
ると、しきい値検出電圧の精度は、０．５パーセントよ
りはるかに良くなる。

【００１５】電源電圧Ｖｄｄ１０４の電圧検出レベルを
修正するため、電源Ｖｄｄ１０４とセンス・ノード（Ｓ
２）１１２の間におけるＮＭＯＳトランジスタ数の修正
が可能である。検出電圧レベルは、トランジスタしきい
値電圧の（Ｎ＋１）倍に等しくなるが、ここで、Ｎは電
源Ｖｄｄ１０４とセンス・ノード（Ｓ２）１１２の間に
おけるＮＭＯＳトランジスタ数である。図１に示す回路
に関して、Ｎはトランジスタ（Ｎ３）１０６及び（Ｎ
４）１１０によって表現される。従って、Ｎは２であ
り、電圧検出レベルは、３つ分のトランジスタしきい値
電圧（約２．１ボルト）になる。（Ｎ３）１０６及び
（Ｎ４）１１０と直列をなすトランジスタをさらに追加
することによって、トランジスタのしきい値電圧の倍数
だけ、電源電圧検出レベルが高くなる。

【００１６】本発明の回路の利点は、該回路の消費する
電力が極めて少ないという点である。Ｖｄｄ１０４の上
昇中、トランジスタ（Ｎ２）１１６、（Ｎ３）１０６、
（Ｎ４）１１０、（Ｐ１）１０８、及び、（Ｎ１）１１
４に流れる直流電流はせいぜい約．０００３アンペアに
しかならない。Ｖｄｄがその定常状態値に達すると、
（Ｐ１）１０８及び（Ｎ１）１１４だけが、約．０００
３アンペアの少量の直流電流を引き出し、他のトランジ
スタは、電流を引き出さない。

【００１７】図２には、シミュレーションによって発生
した本発明の波形が示されている。電源Ｖｄｄ波形２０
２は、ゼロ・ボルトから３．３ボルトに上昇する傾斜を
示す。センス電圧２０４が緩やかに上昇し、０．５ボル
トに達すると、出力信号２０６の立ち下がりを生じる。
電源電圧Ｖｄｄが約２．１ボルトの検出電圧になると、
出力信号２０６は立ち下がりエッジを生じる。ノード
（Ｓ３）２０８における電圧は、トランジスタ（Ｎ３）
の電圧しきい値分だけオフセットして電源電圧Ｖｄｄ波
形２０２に追従する。集積回路の回路要素が、出力信号
２０６の立ち下がりエッジによってリセットする。

【００１８】図３には、パルス化電源電圧３０２に対す
る出力波形３０４の応答が示されている。ライン３０６
は、出力信号３０４の立ち下がりエッジが生じる電源電
圧Ｖｄｄを示している。パルス電源電圧波形３０２の周
期は、２００ナノ秒であり、電源電圧３０２のリセット
または検出電圧は、２つのパルスにわたって一定（２．
１ボルト）である。

【００１９】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００２０】[実施態様１]電源電圧を受けるための第１
の電源端子と、大地基準電位を受けるための第２の電源
端子を備え、さらに、電源電圧が所定の値を超えると、
出力信号が第１の状態から第２の状態に遷移する出力を
備えた、電源電圧の遷移時に、それに結合された電源電
圧が所定の値を超えると、これを示す集積回路用の電源
検出回路において、電源電圧に結合されて、電源電圧が
トランジスタしきい値電圧の所定の倍数に達すると、電
源電圧が所定の数分のしきい値電圧より高いが、所定の
電圧より低い場合、電源電圧より低い、前記所定の数分
のトランジスタしきい値電圧であるセンス電圧をセンス
・ノードに印加する検出手段と、前記センス・ノード及
び前記出力に結合されて、センス電圧がトランジスタし
きい値電圧を超えると、第１の状態から第２の状態への
出力信号の遷移を生じさせる出力手段と、電源電圧が所
定のレベル未満で、トランジスタしきい値電圧を超える
場合、出力信号を前記センス・ノードに再生式に結合し
て、電源電圧の上昇のために前記センス・ノードに結合
される電荷の放電経路が得られるようにする再生手段
と、前記検出手段と電源電圧の間に結合されて、電源が
オフになると、前記検出手段の放電を生じさせ、反復可
能動作が容易になるようにする放電手段と、を備えて成
る電源検出回路。

【００２１】[実施態様２]前記電源がオフになると、前
記放電手段が前記検出手段の放電を生じさせ、前記検出
手段の全内部回路ノード及び前記センス・ノードを強制
的に．３ボルト未満にすることを特徴とする、実施態様
１に記載の電源検出回路。

【００２２】[実施態様３]前記検出手段が、第１のＮＭ
ＯＳトランジスタのゲート及びドレインが電源電圧に接
続されている、所定の数のＮＭＯＳトランジスタを有し
ていることと、所定の数が１の場合、第１のＮＭＯＳト
ランジスタのソースが前記センス・ノードに接続される
ことと、所定の数が２以上の場合、ｎ番目のＮＭＯＳト
ランジスタのソースが前記センス・ノードに接続され、
前記ｎ番目のＮＭＯＳトランジスタのゲート及びドレイ
ンは、（ｎ−１）番目のＮＭＯＳトランジスタのソース
に接続されることを特徴とする、実施態様１に記載の電
源検出回路。

【００２３】[実施態様４]前記出力手段が、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタから構成されるこ
とと、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジ
スタのゲートが、センス・ノードに接続され、前記ＰＭ
ＯＳトランジスタのソースが、電源に接続され、前記Ｎ
ＭＯＳトランジスタのソースが、アース基準端子に接続
され、前記ＮＭＯＳトランジスタのドレインが、前記出
力に接続された前記ＰＭＯＳトランジスタのドレインに
接続されていることを特徴とする、実施態様１に記載の
電源検出回路。

【００２４】[実施態様５］前記再生手段が、ゲートが
前記出力に接続され、ドレインが前記センス・ノードに
接続され、ソースが前記アース端子に接続された、ＮＭ
ＯＳトランジスタを備えて成ることを特徴とする、実施
態様１に記載の電源検出回路。

【００２５】［実施態様６]前記放電手段が、ドレイン
が前記検出手段のｎ番目のＮＭＯＳトランジスタのソー
スに接続され、ゲート及びドレインが電源電圧に接続さ
れたｎ番目のＰＭＯＳトランジスタを有していること
と、前記放電手段のｎ番目のＰＭＯＳトランジスタによ
って、前記検出手段のｎ番目のＮＭＯＳトランジスタが
放電すること、を特徴とする、実施態様１に記載の電源
検出回路。

【００２６】[実施態様７]電源電圧を受けるための第１
の電源端子と、大地基準電位を受けるための第２の電源
端子を備え、さらに、電源電圧が所定の値を超えると、
出力信号が第１の状態から第２の状態に遷移する出力を
備えた、電源電圧の遷移時に、それに結合された電源電
圧が所定の値を超えると、これを示す電源検出回路を設
ける方法において、電源電圧がトランジスタしきい値電
圧の所定の倍数に達すると、電源電圧が所定の数分のし
きい値電圧より高いが、所定の電圧より低い場合、電源
電圧より低い、前記所定の数分のトランジスタしきい値
電圧であるセンス電圧をセンス・ノードに印加するステ
ップと、電源電圧が所定のレベル未満で、トランジスタ
しきい値電圧を超える場合、出力信号を前記センス・ノ
ードに再生式に結合して、電源電圧の上昇のために前記
センス・ノードに結合される電荷の放電経路が得られる
ようにするステップと、前記センス・ノードの電圧が、
所定の値を超える電源電圧に対応するトランジスタのし
きい値電圧を超えると、出力信号の第１の状態から第２
の状態への遷移を生じさせるステップと、電源がオフに
なると、前記検出手段の放電を生じさせ、反復可能動作
が容易になるようにするステップと、を備えて成る方
法。

【００２７】[実施態様８]前記電源がオフになると、前
記検出手段の放電を生じさせ、前記検出手段の全内部回
路ノード及び前記センス・ノードを強制的に．３ボルト
未満にすることを特徴とする、実施態様７に記載の方
法。

【００２８】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、利用する集積回路基板の表面積が最小限で、
消費する電力量が最小であり、電源初期化検出電圧を可
変にすることができる電源検出回路を提供することがで
きる。また、電源のサイクリングが短い時間期間にわた
って迅速に行われる場合に、確実で、予測可能な電源の
初期化を行えるようにすることができる。

【図面の簡単な説明】

【図１】本発明による電源検出回路の概略図である。

【図２】図１に示す回路のパワー・アップ時における電
圧波形を示す図である。

【図３】パルス化電源に対する本発明の出力を示す図で
ある。

【符号の説明】

１００：電源検出回路１０２：出力１０４：電源電圧Ｖｄｄ１０６：トランジスタ（Ｎ３）１０８：トランジスタ（Ｐ１）１１０：トランジスタ（Ｎ４）１１２：ノード（Ｓ２）１１４：トランジスタ（Ｎ１）１１６：トランジスタ（Ｎ２）１１８：放電トランジスタ（Ｐ２）１２０：放電トランジスタ（Ｐ３）１２２：ノード（Ｓ３）２０２：電源電圧Ｖｄｄ波形２０４：センス電圧２０６：出力信号２０８：ノード（Ｓ３）３０２：パルス化電源電圧３０４：出力波形３０６：電源電圧Ｖｄｄ

Claims

【特許請求の範囲】

【請求項１】電源電圧を受けるための第１の電源端子
と、大地基準電位を受けるための第２の電源端子を備
え、さらに、電源電圧が所定の値を超えると、出力信号
が第１の状態から第２の状態に遷移する出力を備えた、
電源電圧の遷移時に、それに結合された電源電圧が所定
の値を超えると、これを示す集積回路用の電源検出回路
において、電源電圧に結合されて、電源電圧がトランジスタしきい
値電圧の所定の倍数に達すると、電源電圧が所定の数分
のしきい値電圧より高いが、所定の電圧より低い場合、
電源電圧より低い、前記所定の数分のトランジスタしき
い値電圧であるセンス電圧をセンス・ノードに印加する
検出手段と、前記センス・ノード及び前記出力に結合されて、センス
電圧がトランジスタしきい値電圧を超えると、第１の状
態から第２の状態への出力信号の遷移を生じさせる出力
手段と、電源電圧が所定のレベル未満で、トランジスタしきい値
電圧を超える場合、出力信号を前記センス・ノードに再
生式に結合して、電源電圧の上昇のために前記センス・
ノードに結合される電荷の放電経路が得られるようにす
る再生手段と、前記検出手段と電源電圧の間に結合されて、電源がオフ
になると、前記検出手段の放電を生じさせ、反復可能動
作が容易になるようにする放電手段と、を備えて成る電源検出回路。