ITTO950914A1 - Circuito serializzatore-parallelizzatore per segnali numerici ad alta velocita' - Google Patents

Abstract

IL CIRCUITO SERIALIZZATORE-PARALLELIZZATORE COMPRENDE, SU UN UNICA PIASTRINA DI CIRCUITO INTEGRATO (IC), UN TRASMETTITORE (TX) CHE EFFETTUA LA CONVERSIONE PARALLELO-SERIE DEL FLUSSO DATI, L'INSERIMENTO NEL FLUSSO SERIALE, CON PERIODICITA' PREFISSATA, DI UNA PAROLA DI SINCRONISMO E LA CODIFICA DI LINEA DEL FLUSSO SERIALE, e un ricevitore (RX), IN CUI SI ESTRAGGONO DA UN FLUSSO SERIALE DI DATI CODIFICATI SEGNALI DI OROLOGIO SINCRONI CON IL FLUSSO DATI E SI EFFETTUANO LA DECODIFICA DEI DATI E LA CONVERSIONE SERIE-PARALLELO DEI SEGNALI DECODIFICATI. IL TRASMETTITORE (TX) E IL RICEVITORE (RX) SONO CONFIGURABILI PER OPERARE CON PARALLELISMO 4 O 8 BIT. (FIG. 1).

Description

Descrizione dell'invenzione avente per titolo:

"CIRCUITO SERIALIZZATORE-PARALLELIZZATORE PER SEGNALI NUMERICI AD ALTA VELOCITA""

La presente invenzione riguarda i dispositivi per la ricetrasmissione di segnali numerici ad alta velocità, e in particolare si riferisce a un circuito serializzatore-parallelizzatore per tali segnali, realizzabile come circuito integrato in tecnologia CMOS.

In un'applicazione preferita dell'invenzione, il circuito è destinato all'impiego nella realizzazione di interconnessioni seriali su libra ottica in sistemi di commutazione ATM.

In apparecchiature numeriche destinate ad operare ad alta velocità, come quelle indicate sopra, i segnali numerici vengono trattati in modo parallelo, p. es. su 4 o 8 bit. Tuttavia, al crescere della complessità delle apparecchiature, mantenere la forma parallela per lo scambio di segnali sui collegamenti tra sottosistemi diversi dell'apparecchiatura può dare origine a seri problemi d'ingombro, in quanto ogni collegamento richiede tante linee quanti sono i bit del segnale parallelo. In questi casi si preferisce quindi convertire i segnali numerici in forma seriale, in modo da poter utilizzare una sola linea di trasmissione che, per collegamenti ad alta velocità, è vantaggiosamente realizzata mediante una fibra ottica. Naturalmente, in ricezione il segnale deve essere riconvertito nella forma parallela originale. I ricetrasmettitori impiegati in questi sistemi devono soddisfare a un certo numero di requisiti, che hanno anche influenza sulla realizzazione sotto forma di circuiti integrati.

In primo luogo essi devono funzionare a velocità di cifra piuttosto elevate, che attualmente per l'applicazione preferita si aggirano sui 300 Mbit/s, mantenendo allo stesso tempo consumi di potenza contenuti. Per questo motivo è desiderabile realizzarli in tecnologia CMOS. Inoltre devono comprendere circuiti che codificano il segnale seriale in modo da ridurne al minimo la sensibilità ad errori di trasmissione, da permettere al ricevitore di recuperare il sincronismo dai dati ricevuti e da permettere il pilotaggio di linee di interconnessione ottiche, che sono usate sempre più frequentemente per realizzare collegamenti ad alta velocità all'interno di apparecchiature complesse.

Un ricetrasmettitore in tecnologia CMOS in grado di svolgere le suddette funzioni è descritto dalla Richiedente nella domanda di brevetto Europeo EP-A 0 658 995. Questo circuito comprende un trasmettitore e un ricevitore distinti per trattare segnali con parallelismo 4 o rispettivamente 8 bit. Nei trasmettitori il flusso parallelo d'ingresso viene codificato secondo un codice 4B/5B per generare il numero di transizioni richiesto per consentire il recupero del sincronismo dai dati in ricezione, e poi viene convertito in forma seriale e codificato in un codice di linea NRZI. I trasmettitori sono inoltre associati a un filo di controllo che permette la generazione di una parola di sincronismo atta a definire un protocollo di trasmissione compatibile con l'atluale sistema ATM.

II circuito noto presenta alcuni inconvenienti: l'uso di una parola di sincronismo identica per tutte le celle di una trasmissione ATM può dare origine a falsi riconoscimenti, in quanto è abbastanza facile che la parola di sincronismo venga simulata da sequenze di bit d'informazione; inoltre l'uso del codice 4B/5B per generare le transizioni comporta un certo spreco di banda, che è di ostacolo al raggiungimento delle elevate velocità richieste sulla linea seriale.

Ovvia a questi inconvenienti il circuito oggetto dell’invenzione, che ha una gestione del sincronismo tale da eliminare il pericolo di falsi riconoscimenti e che realizza l'elevato numero di transizioni senza spreco di banda.

Il circuito serializzatore-parallelizzatore secondo l'invenzione comprende, su un'unica piastrina di circuito integrato:

- un trasmettitore, che riceve da una prima linea un flusso dati parallelo e comprende: mezzi per la conversione parallelo-serie del flusso dati e l'inserimento, con periodicità prefissata, di una parola di sincronismo; mezzi per la codifica di linea del flusso seriale e l'invio dei segnali codificati su una linea di trasmissione; e mezzi per ricavare da segnali di orologio e di sincronismo associati al flusso dati parallelo segnali di temporizzazione delle operazioni dei mezzi di conversione e codifica; e

- un ricevitore, comprendente: mezzi per ricevere un flusso seriale di dati codificati, campionario ed estrarne segnali di orologio sincroni con il flusso dati; mezzi di decodifica dei dati, collegati all'uscita dei mezzi di ricezione, campionamento ed estrazione dei segnali di orologio, e mezzi per la conversione serie-parallelo dei segnali decodificati;

ed è caratterizzato dal fatto che i mezzi per l'inserimento della parola di sincronismo sono atti a inserire alternativamente una prima o una seconda parola di sincronismo tali da presentare una sovrapponibilità estremamente ridotta; dal fatto che il ricevitore comprende inoltre una prima rete logica per riconoscere l'arrivo di una parola di sincronismo e quale delle due possibili parole è arrivata; e una seconda rete logica per verificare la corretta alternanza, con detta periodicità prefissata, delle due parole e a generare di conseguenza segnali di comando per i mezzi di decodifica e di conversione serie-parallelo.

, Vantaggiosamente inoltre i mezzi di codifica e decodifica sono costituiti da un mescolatore di dati atto a trasformare una sequenza di bit di data lunghezza nel flusso seriale in una sequenza pseudocasuale di ugual lunghezza, e rispettivamente da un demescolatore atto a recuperare la sequenza originaria dalla sequenza pseudocasuale.

A maggior chiarimento si fa riferimento ai disegni allegati, in cui:

- la fig. 1 è uno schema a blocchi del circuito;

- la fig. 2 è uno schema del convertitore parallelo-serie:

- la fig. 3 è un diagramma degli stati del blocco di gestione del sincronismo di cella.

Nella descrizione che segue, a titolo di esempio, si farà riferimento a un circuito in grado di trattare flussi dati a 4 oppure 8 bit. II circuito può essere configurato in modo da adattarsi all'uno o all'altro grado di parallelismo.

Come si vede in fig. 1, il dispositivo oggetto dell'invenzione comprende, in un unico circuito integrato IC, un trasmettitore TX e un ricevitore RX. Il trasmettitore TX riceve tramite una linea di ingresso 1 un flusso di dati parallelo e Io converte in un flusso seriale che viene fornito sulla linea di uscita 2. Su altri fili di ingresso 3, 4 il ricevitore riceve segnali di orologio, la cui frequenza dipende dalla velocità di trasmissione sulla linea 2 e dal grado di parallelismo del flusso dati, e un segnale di sincronismo di cella. Il ricevitore RX effettua l'operazione inversa, ricevendo dati seriali tramite una linea di ingresso 5 e fornendo dati paralleli sulla linea di uscita 6 e segnali di orologio e segnali di sincronismo di cella* su fili 7 e 8. Inoltre RX riceve tramite un filo 9 un segnale di orologio di sistema da utilizzare per il recupero del sincronismo.

A titolo di esempio si farà riferimento a una velocità di 311 Mbit/s sulla linea 2, e quindi velocità d’ingresso di 77,8 Mbit/s (parallelismo 4 bit) o 38,9 Mbit/s (8 bit). La frequenza del segnale di orologio d'ingresso sarà quindi 77,8 MHz o rispettivamente 38,9 MHz.

Esaminando più in dettaglio la struttura del trasmettitore TX, questo comprende, oltre al vero e proprio convertitore parallelo-serie PS, un mescolatore dei dati (scrambler) SC per la codifica di linea del flusso seriale uscente da PS e un circuito PL1 di generazione dei segnali di temporizzazione per PS e SC.

Il circuito PL1 è un circuito, vantaggiosamente basato su un anello ad aggancio di fase (PLL), che moltiplica per 4 o per 8 la frequenza del segnale di orologio associato ai dati in modo da generare su un filo 10 il segnale di temporizzazione veloce (311 MHz) necessario per comandare le operazioni di PS e SC. La struttura di PL1 è del tutto convenzionale.

Il convertitore PS comprende, come si vede in fig. 2, un convenzionale registro a scorrimento SH che carica o i dati in arrivo sulla linea 1 o, in presenza deU'impulso di sincronismo di cella, un byte di inizio cella (o di sincronismo), letto in un'apposita memoria MPS, Per questo scopo, tra le celle del registro a scorrimento e la memoria MPS è disposto un banco di multiplexer MX che hanno un primo ingresso collegato alla linea d'ingresso 1 e un secondo ingresso collegato a MPS. Il segnale di sincronismo di cella serve da comando di posizionamento dei multiplexer di MX sul secondo ingresso e da comando di lettura della parola di sincronismo. La parola di sincronismo è scelta tra due possibili parole tali da avere una sovrapponibilità limitata o addirittura nulla, e a celle alterne viene caricata in SH l'una o l'altra delle due parole. Vantaggiosamente, le due parole possono essere l'una il complemento dell’altra. In un esempio di realizzazione, le due parole sono rispettivamente 01010011 e 10101100. La struttura di una memoria a lettura ciclica come MPS è ben nota al tecnico.

Se il circuito è configurabile per trattare flussi con parallelismo 4 o 8 bit, il registro SH riceve anche un segnale di configurazione C48 che comanda il posizionamento di un secondo gruppo multiplexer M1...M7, interni al registro SH, in modo da stabilire l’alternanza tra caricamento dei bit presenti alle uscite dei multiplexer di MX e scorrimento dei bit già caricati, richiesta dal grado di parallelismo. La configurazione di IC per operare con l'uno o con l'altro grado di parallelismo è ottenuta collegando un piedino del circuito integrato all'una o all'altra di due tensioni. Il segnale C48 è generato da un apposito circuito, non rappresentato.

Va ancora segnalato che, nel caso di parallelismo 4, il segnale di sincronismo di cella presente sul filo 4 avrà la durata di due cicli del segnale di orologio d'ingresso, in quanto il caricamento della parola di sincronismo richiede appunto due cicli.

Tornando alla fig. 1, il mescolatore dei dati SC codifica il flusso seriale uscente da PS in modo da generare un segnale che: presenti un numero di transizioni sufficiente da consentire il recupero del sincronismo di bit in ricezione, indipendentemente dalla statistica del segnale d'ingresso; sia privo di lunghe sequenze di Ό' o T consecutivi che impedirebbero il corretto funzionamento del ricevitore nel caso questo fosse disaccoppiato in continua, come nel caso di collegamenti ottici; e abbia un valor medio nullo, ciò che è necessario nel caso di disaccoppiamento in continua. Vantaggiosamente, il circuito SC può essere realizzato come descritto nella raccomandazione ITU-T G 709, secondo la quale si genera una sequenza pseudocasuale utilizzando il polinomio 1 χ6 χ7 come polinomio generatore. II mescolatore SC riceve il segnale di orologio veloce come segnale di temporizzazione delle sue operazioni e il segnale di sincronismo di cella come segnale di riinizializzazione. Quest'ultimo segnale opera in modo tale da lasciar passare inalterata la parola di inizio cella.

Il ricevitore RX comprende un dispositivo PL2 di recupero del sincronismo e allineamento dei dati, che rigenera i segnali di orologio veloce e lento a partire dal flusso seriale in arrivo, sincronizza il flusso con il segnale d’orologio veloce ricostruito e fornisce, tramite un filo 11, il flusso seriale sincronizzato a un circuito di demescolamento (descrambler) DS, seguito dal convertitore serie-parallelo SP, e a un circuito FD per riconoscere la parola di inizio cella nel flusso dati, seguito a sua volta da un circuito SY di riconoscimento dell’effettivo recupero del sincronismo di cella.

Il blocco PL2, basato anch’esso su un circuito PLL, può essere il circuito descritto nella domanda di brevetto Italiano sopra citata o quello descritto nella domanda di brevetto Italiano N. 95A000190, anche questa a nome della Richiedente. Questo secondo circuito comprende un anello ad aggancio di fase principale, composto da un comparatore di fase, un generatore di corrente pilotato, un filtro e un oscillatore controllato in tensione, e un anello secondario, che consente l'aggancio dell'anello principale portando l'oscillatore controllato in tensione ad oscillare ad una frequenza prossima a quella operativa. Nell'anello principale il comparatore di fase confronta la fase del segnale dati con quella di un segnale di orologio generato localmente, fornendo in uscita un segnale d’errore che, attraverso il generatore di corrente pilotato e il filtro, comanda l'oscillatore controllato in tensione controllandone continuamente la fase. L'anello secondario è composto a sua volta da un comparatore di frequenza, da un comparatore di soglia e da un generatore di corrente pilotato, che alimenta il suddetto filtro.

PL2 fornisce su una prima uscita 11 il flusso dati risincronizzato e, su uscite indicate complessivamente con 12, i segnali di orologio veloce (311 MHz) e lento (77,8 e/o 38,9 MHz) ricostruiti, che vengono fomiti agli altri blocchi di RX. I segnali lenti sono anche presentati sull'uscita 8 del ricevitore.

Il circuito di demescolamento DS e il convertitore serie-parallelo SP sono esattamente duali di SC e rispettivamente PS. In modo analogo a quanto previsto per SC e PS, anche DS e SP riceveranno un segnale di sincronismo di cella, che è fornito da SY tramite un filo 13 ed è generato come si vedrà in seguito. Ovviamente, se il circuito è configurabile per operare con due gradi di parallelismo, anche SP dovrà ricevere il segnale di configurazione C48.

Il circuito FD è una semplice logica di decodifica, temporizzata dal segnale di orologio veloce emesso da PL2, che è destinata a riconoscere le parole di sincronismo nel flusso dati. A riconoscimento avvenuto, FD genera un segnale che indica quale delle due parole è stata riconosciuta e comanda l'esecuzione, ad opera del circuito SY, di un algoritmo di verifica della regolare alternanza, con cadenza di cella, delle parole di sincronismo. A regime (cioè in condizioni di aggancio al sincronismo di cella), ogni volta che la parola di sincronismo corretta viene riconosciuta, il circuito SY invia il segnale di sincronismo di cella a DS e SP tramite il filo 13, ed emette tale segnale anche sul filo 8, con un ritardo pari al tempo di operazione di DS e SP, in modo tale che il segnale sul filo 8 sia esattamente allineato ai dati.

Il circuito SY è sostanzialmente costituito da una macchina a stati, che esegue l'algoritmo illustrato dal diagramma degli stati di Fig. 3.

In questa figura, STF = 1 indica l’avvenuto riconoscimento di una parola di sincronismo; FCODE = 0, FCODE = 1 indicano quale delle due parole è stata riconosciuta; FFA, FFB indicano, quando a 1, l'avvenuto riconoscimento della parola A o B (quindi sono due segnali che hanno le stesse funzioni dell'AND logico di STF e dell’uno o dell'altro dei segnali FCODE); NTC = 0 indica ristante in cui è previsto l'arrivo di una parola di sincronismo cella in base al conteggio dei segnali di orologio effettuato da un apposito contatore interno. C, A indicano rispettivamente le condizioni che determinano un transizione e le azioni compiute durante una transizione. Queste non hanno interesse ai fini della comprensione dell'invenzione e quindi non saranno esaminate in dettaglio.

In particolare, quando STF diventa 1, SY passa da uno stato iniziale (RIPOSO) a uno di due stati di preaggancio del sincronismo (PREAGGANCIO A, PREAGGANCIO B), a seconda della parola riconosciuta. P. es. si suppone che FCODE = 1 porti allo stato etichettato con A e FCODE = 0 porti allo stato B, e che la prima parola riconosciuta sia quella che porta allo stato A. Inoltre viene avviato il contatore di cella, in quanto le transizioni successive avvengono con cadenza determinata dal contatore di cella, nell'istante in cui arriva la parola di sincronismo o, se questa non arriva, nell'istante in cui essa è attesa. Dallo stato PREAGGANCIO A, SY passa allo stato di aggancio al sincronismo (AGGANCIO B) se dopo un periodo di cella (NTC = 0) viene riconosciuta l’altra parola di sincronismo (FFA = 1). In queste condizioni viene generato il segnale di sincronismo di cella. Alla successiva parola di sincronismo (che se tutto funziona regolarmente è quella che deve portare allo stato B e sarà quindi segnalata da FFB = 1) SY passa allo stato AGGANCIO B. Il modo di operare è ovviamente analogo se la prima parola di sincronismo porta SY in PREAGGANCIO B. Finché le parole di sincronismo si alternano con cadenza di cella, SY passa alternativamente dall'uno all'altro stato di aggancio, generando ogni volta il segnale di sincronismo di cella.

Se per un errore di trasmissione non viene ricevuta correttamente una delle parole di sincronismo, SY passa a uno stato di allarme AL A (da AGGANCIO B) o AL B (da AGGANCIO A), a seconda dello stato di aggancio in cui si trovava. Nel ciclo successivo, il sistema ritorna alla condizione di preaggancio (rispettando sempre la transizione A -> B e viceversa) e riprende poi il ciclo normale, se il sincronismo viene trovato, oppure ritoma a riposo, ricominciando il ciclo di verifica, se nuovamente non viene riconosciuto il sincronismo.

Nel disegno, si è rappresentata per completezza anche la permanenza di SY in ogni stato (escluso quello di RIPOSO) tra due istanti di fine conteggio del periodo di cella,

Dato il diagramma degli stati, il tecnico non ha problemi per realizzare la logica che lo implementa.

Ritornando alla fig. 1, il circuito comprende inoltre celle d’ingresso/ uscita IP (ingresso al trasmettitore), US (uscita dal trasmettitore), IS (ingresso al ricevitore), UP (uscita dal ricevitore) destinate ad adattare le caratteristiche elettriche dei segnali presenti sulla linea a quelle richieste all'interno del circuito integrato IC e viceversa. Secondo l'invenzione, le celle d'ingresso/uscita relative al flusso parallelo possono essere scelte fra celle operanti con livelli logici diversi, a seconda del grado di parallelismo e delle esigenze del sistema in cui il circuito IC è inserito. In caso di parallelismo a 4 bit, le celle IP e UP possono essere scelte fra celle differenziali con livelli logici PECL (3,3 V e 4,1 V per i livelli basso e rispettivamente alto) oppure celle singole con livelli RVS (Reduced Voltage Swing = ridotta escursione in tensione), che utilizzano 0 V per il livello basso e 1,5 V per il livello alto); in caso di parallelismo a 8 bit la cella d'ingresso IP può essere una cella singola che opera con livelli logici CMOS. L'uso dei livelli CMOS non è conveniente nel caso di parallelismo a 4 bit, in cui i vari elementi del circuito devono operare con segnali di orologio a frequenza di quasi 80 MHz; nulla vieta ovviamente di utilizzare gli altri tipi di celle anche per il parallelismo a 8 bit. Per ragioni costruttive, le celle con livelli PECL saranno vantaggiosamente utilizzate solo in un circuito destinato a operare sempre con uno stesso grado di parallelismo, mentre in un circuito configurabile sullo stesso circuito integrato potrà essere prevista sia una cella con livelli RVS che una con livelli CMOS, e la selezione della cella da utilizzare potrà essere fatta da opera dello stesso segnale C48 che configura i convertitori.

Le celle di ingresso/uscita per il flusso seriale US, ISD sono invece preferibilmente celle differenziali con livelli logici PECL che da un lato si adattano bene alle velocità richieste e, dall'altro, permettono il collegamento diretto a circuiti di pilotaggio di componenti ottici, che richiedono tali livelli. La cella ISC associata al segnale di orologio di sistema può essere anch'essa o una cella differenziale con livelli PECL o una cella con livelli RVS.

- Celle di ingresso/uscita operanti con livelli CMOS, PECL o RVS sono ben note al tecnico e non richiedono descrizione dettagliata.

Il circuito descritto ovvia agli inconvenienti della tecnica nota. In effetti, l'alternanza tra due parole di sincronismo, scelte con i criteri detti sopra, minimizza la possibilità di falsi agganci di sincronismo. Inoltre il mescolatore dati mantiene inalterata la lunghezza di una sequenza di bit codificata.

E' evidente che quanto descritto è dato a puro titolo di esempio non limitativo e che varianti e modifiche sono possibili senza uscire dal campo di protezione deirinvenzione. Così per esempio, il parallelismo considerato potrebbe essere diverso da 4/8 bit, oppure il circuito PL2 potrebbe utilizzare un anello agganciato in ritardo (DLL) invece un anello agganciato in fase. L'uso di anelli agganciati in ritardo per l'estrazione del sincronismo da un flusso dati è comune nella tecnica.

Claims (7)

1. Rivendicazioni 1. Circuito serializzatore-parallelizzatore per segnali numerici ad alta velocità, comprendente, su un'unica piastrina di circuito integrato (IC): - un trasmettitore (TX), che riceve da una prima linea (1) un flusso dati parallelo e comprende: mezzi (PS) per la conversione parallelo-serie del flusso dati e l'inserimento, con periodicità prefissata, di una parola di sincronismo; mezzi (SC) per la codifica di linea del flusso seriale e l'invio dei segnali codificati su una linea di trasmissione; e mezzi (PL1) per ricavare da segnali di orologio e di sincronismo, associati al flusso dati parallelo, segnali di temporizzazione delle operazioni dei mezzi di conversione e codifica (PS, SC); e - un ricevitore (RX), comprendente: mezzi (PL2) per ricevere un flusso seriale di dati codificati, campionario ed estrarne segnali di orologio sincroni con il flusso dati; mezzi (DS) di decodifica dei dati, collegati all'uscita dei mezzi (PL2) di ricezione, campionamento ed estrazione dei segnali di orologio, e mezzi (SP) per la conversione serie-parallelo dei segnali decodificati; caratterizzato dal fatto che i mezzi (PS) per l'inserimento della parola di sincronismo sono atti a inserire alternativamente una prima o una seconda parola di sincronismo tali da presentare una sovrapponibilità ridotta; dal fatto che il ricevitore (RX) comprende inoltre una prima rete logica (FD) per riconoscere l'arrivo di una parola di sincronismo e quale tra la prima e la seconda parola è arrivata, e una seconda rete logica (SY) per verificare la corretta alternanza, con detta periodicità prefissata, delle due parole, e a generare di conseguenza segnali di comando per i mezzi (DS, SP) di decodifica e di conversione serie-parallelo e segnali di sincronismo da associale al flusso dati parallelo.
2. 2. Circuito serializzatore-parallelizzatore secondo la riv. 1, caratterizzato dal fatto che detta prima e seconda parola di sincronismo sono una il complemento dell'altra.
3. 3. Circuito serializzatore-parallelizzatore secondo la riv. 1, caratterizzato dal fatto che i mezzi di codifica (SC) sono costituiti da un mescolatore di dati atto a trasformare una sequenza di bit nel flusso seriale in una sequenza pseudocasuale di ugual lunghezza e i mezzi di decodifica (DS) sono costituiti da un demescolatore atto a recuperare la sequenza originaria dalla sequenza pseudocasuale.
4. 4. Circuito serializzatore-parallelizzatore secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui sono previste celle di ingresso/uscita (IP, UP), associate a linee (1, 6) che convogliano i flussi paralleli, per adattare le caratteristiche elettriche dei segnali presenti su tali linee a quelle richieste all’interno del circuito serializzatore-parallelizzatore (IC) e viceversa, caratterizzato dal fatto che dette celle d'ingresso-uscita (IP, UP) sono scelte in un gruppo di celle atte ognuna operare con uno fra più livelli logici diversi, in base alle caratteristiche di un sistema in cui il circuito è inserito e al grado di parallelismo di detti flussi paralleli.
5. 5. Circuito serializzatore-parallelizzatore secondo la riv. 4, caratterizzato dal fatto che detto gruppo di celle comprende: celle differenziali operanti con i livelli logici PECL; celle singole operanti con i livelli logici RVS; celle singole operanti con i livelli logici CMOS.
6. 6. Circuito serializzatore-parallelizzatore secondo una qualsiasi delle rivendicazioni da 1 a. 5, caratterizzato dal fatto che i mezzi di conversione (PS, SP) nel trasmettitore e nel ricevitore (TX, RX) sono configurabili in modo da ricevere e rispettivamente generare flussi con diversi gradi di parallelismo.
7. 7. Circuito serializzatore-parallelizzatore secondo una qualsiasi delle rivendicazioni da 1 a 6, caratterizzato dal fatto che detti gradi di parallelismo diversi comprendono un parallelismo a 4 bit e un parallelismo a 8 bit; dal fatto che su detta piastrina di circuito integrato (IC) sono previste prime celle d'ingresso-uscita (IP, UP) adatte al funzionamento con parallelismo a 4 bit e seconde celle d'ingresso-uscita (IP, UP) adatte al funzionamento con parallelismo a 8 bit; e dal fatto che il trasmettitore (TX) e il ricevitore (RX) vengono associati alle prime o alle seconde celle da un segnale di configurazione che configura anche i mezzi di conversione (PS, SP).