JP2000077385A - 半導体装置の高信頼性を有するビア形成方法 - Google Patents
半導体装置の高信頼性を有するビア形成方法Info
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Abstract
(57)【要約】
【課題】 半導体装置の高信頼性を有するビア形成方法
に関する。 【解決手段】 上部金属配線と下部導電層とをビアに連
結する半導体装置の製造方法において、前記上部金属配
線をパターニングした後、前記ビアを埋め込んでいる金
属プラグの表面に電荷が蓄積されることを防止するため
に無プラズマ（plasmaless）オゾンアッシングを実施す
る。無プラズマオゾンアッシングにより上部金属配線に
対して、ミスアラインされて露出したビアを埋め込んで
いる金属プラグの表面を酸化させると共に陽電荷を吸収
することによって、露出した金属プラグが電気化学的反
応により腐食されないので、ビアの信頼性を向上させる
ことができる。
に関する。 【解決手段】 上部金属配線と下部導電層とをビアに連
結する半導体装置の製造方法において、前記上部金属配
線をパターニングした後、前記ビアを埋め込んでいる金
属プラグの表面に電荷が蓄積されることを防止するため
に無プラズマ（plasmaless）オゾンアッシングを実施す
る。無プラズマオゾンアッシングにより上部金属配線に
対して、ミスアラインされて露出したビアを埋め込んで
いる金属プラグの表面を酸化させると共に陽電荷を吸収
することによって、露出した金属プラグが電気化学的反
応により腐食されないので、ビアの信頼性を向上させる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、多層配線構造において、上部の金属
配線をパターニングした後、後続の段階で、プラズマに
よりビアプラグ（via plug）に電荷が蓄積されて、電気
化学的（electrochemical）に腐食（corrosion）される
ことを防止することができる半導体装置の製造方法に関
する。
方法に係り、特に、多層配線構造において、上部の金属
配線をパターニングした後、後続の段階で、プラズマに
よりビアプラグ（via plug）に電荷が蓄積されて、電気
化学的（electrochemical）に腐食（corrosion）される
ことを防止することができる半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体装置の小型化及び軽量化により、
そのデザインルール（design-rule）が縮小され、配線
によるＲＣ遅延が動作速度を決定する重要な要因になっ
た。これによって、多層配線構造が実用化されており、
マイクロプロセッサのような高集積回路素子の場合、要
求される金属配線層の数が、既存の２〜３層から４〜６
層に増加されており、今後、より高い高集積回路素子の
場合には、その以上の配線層の使用が予想される。この
ような多層配線構造を有する半導体装置においては、金
属配線を連結するビア（via）の特性が一層重要視され
る。さらに、金属配線の最小線幅（デザインルール）の
縮小により、ビアの大きさも縮小されることになった。
これによって、不良発生の抑制と共に低いコンタクト抵
抗の確保が重要な問題になった。
そのデザインルール（design-rule）が縮小され、配線
によるＲＣ遅延が動作速度を決定する重要な要因になっ
た。これによって、多層配線構造が実用化されており、
マイクロプロセッサのような高集積回路素子の場合、要
求される金属配線層の数が、既存の２〜３層から４〜６
層に増加されており、今後、より高い高集積回路素子の
場合には、その以上の配線層の使用が予想される。この
ような多層配線構造を有する半導体装置においては、金
属配線を連結するビア（via）の特性が一層重要視され
る。さらに、金属配線の最小線幅（デザインルール）の
縮小により、ビアの大きさも縮小されることになった。
これによって、不良発生の抑制と共に低いコンタクト抵
抗の確保が重要な問題になった。
【０００３】優れた電子移動抵抗（Electromigration r
esistance；ＥＭ）特性及び低い非抵抗値を有するタン
グステン（Ｗ）が、ビアを埋め込む材料として広く用い
られている。
esistance；ＥＭ）特性及び低い非抵抗値を有するタン
グステン（Ｗ）が、ビアを埋め込む材料として広く用い
られている。
【０００４】図１は従来の方法による半導体装置のビア
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【０００５】図１を参照すれば、所定の回路パターンが
形成されている半導体基板（図示せず）の上部に、アル
ミニウム（Ａｌ）膜及びチタニウムナイトライド（Tita
niumNitride；以下、‘ＴｉＮ’と称する。）膜を順に
スパッタリングし、これをフォトリソグラフィー工程で
パターニングすることによって、下部金属配線１２及び
第１キャッピング層１４を形成する。次に、前記結果物
の上部に酸化膜を化学気相蒸着（ＣＶＤ）方法により蒸
着して層間絶縁膜（intermetal dielectric film；ＩＭ
Ｄ）１６を形成した後、フォトリソグラフィー工程で前
記層間絶縁膜１６を食刻して下部金属配線１２を露出さ
せるビア１８を形成する。前記結果物の上部にチタニウ
ム（Titanium；以下、‘Ｔｉ’と称する。）やＴｉ／Ｔ
ｉＮを化学気相蒸着（ＣＶＤ）方法により蒸着してバリ
ヤ金属層（barrier metal layer；図示せず）を形成し
た後、その上部にタングステン膜を化学気相蒸着（ＣＶ
Ｄ）方法により、前記ビア１８を十分に埋め込むことが
できるほどの厚さで蒸着する。次に、化学物理的研磨
（ＣＭＰ）方法により、前記層間絶縁膜１６の表面が露
出するまでタングステン膜を食刻することにより、前記
ビアを埋め込むタングステンプラグ２０を形成する。前
記結果物の上部にＴｉ膜、アルミニウム（Ａｌ）膜及び
ＴｉＮ膜を順にスパッタリングした後、フォトリソグラ
フィー工程で前記膜をパターニングすることによって、
オミック層２２、上部金属配線２４及び第２キャッピン
グ層２６を形成する。
形成されている半導体基板（図示せず）の上部に、アル
ミニウム（Ａｌ）膜及びチタニウムナイトライド（Tita
niumNitride；以下、‘ＴｉＮ’と称する。）膜を順に
スパッタリングし、これをフォトリソグラフィー工程で
パターニングすることによって、下部金属配線１２及び
第１キャッピング層１４を形成する。次に、前記結果物
の上部に酸化膜を化学気相蒸着（ＣＶＤ）方法により蒸
着して層間絶縁膜（intermetal dielectric film；ＩＭ
Ｄ）１６を形成した後、フォトリソグラフィー工程で前
記層間絶縁膜１６を食刻して下部金属配線１２を露出さ
せるビア１８を形成する。前記結果物の上部にチタニウ
ム（Titanium；以下、‘Ｔｉ’と称する。）やＴｉ／Ｔ
ｉＮを化学気相蒸着（ＣＶＤ）方法により蒸着してバリ
ヤ金属層（barrier metal layer；図示せず）を形成し
た後、その上部にタングステン膜を化学気相蒸着（ＣＶ
Ｄ）方法により、前記ビア１８を十分に埋め込むことが
できるほどの厚さで蒸着する。次に、化学物理的研磨
（ＣＭＰ）方法により、前記層間絶縁膜１６の表面が露
出するまでタングステン膜を食刻することにより、前記
ビアを埋め込むタングステンプラグ２０を形成する。前
記結果物の上部にＴｉ膜、アルミニウム（Ａｌ）膜及び
ＴｉＮ膜を順にスパッタリングした後、フォトリソグラ
フィー工程で前記膜をパターニングすることによって、
オミック層２２、上部金属配線２４及び第２キャッピン
グ層２６を形成する。
【０００６】半導体装置のデザインルールの縮小によ
り、金属配線の線幅が縮小され、これによって金属配線
を連結するビアの大きさも縮小される。しかし、蒸着条
件の埋め込み限界及びコンタクト抵抗の増加などによる
種々の制限条件により、ビアの大きさを縮小するのに限
界がある。従って、０．３５μｍ以下のデザインルール
を有する半導体装置においては、ビアの大きさに比べて
金属配線の大きさが若干大きいか、ほぼ同一であるの
で、ビアと金属配線との間のオーバラップマージンがほ
ぼなくなる。従って、フォトレジスト膜を用いて、上部
金属配線をパターニングする時、写真工程のマージン限
界により、ビアに対するミスアライン（図１の‘ａ’参
照）が発生すると、ビアを埋め込んでいるビアプラグの
表面の一部が露出する。特に、ビアプラグをタングステ
ンで形成する場合、上部金属配線をパターニングした
後、フォトレジスト膜を酸素（Ｏ2）プラズマでアッシ
ング（ashing）すると、プラズマによりタングステンプ
ラグに電荷が蓄積される。このように電荷が蓄積された
タングステンプラグが後続の湿式ストリップ（strip）
工程において、有機ストリッパ（stripper）に露出する
と、タングステンプラグが電気化学的反応を起こして腐
食するる問題が発生する。
り、金属配線の線幅が縮小され、これによって金属配線
を連結するビアの大きさも縮小される。しかし、蒸着条
件の埋め込み限界及びコンタクト抵抗の増加などによる
種々の制限条件により、ビアの大きさを縮小するのに限
界がある。従って、０．３５μｍ以下のデザインルール
を有する半導体装置においては、ビアの大きさに比べて
金属配線の大きさが若干大きいか、ほぼ同一であるの
で、ビアと金属配線との間のオーバラップマージンがほ
ぼなくなる。従って、フォトレジスト膜を用いて、上部
金属配線をパターニングする時、写真工程のマージン限
界により、ビアに対するミスアライン（図１の‘ａ’参
照）が発生すると、ビアを埋め込んでいるビアプラグの
表面の一部が露出する。特に、ビアプラグをタングステ
ンで形成する場合、上部金属配線をパターニングした
後、フォトレジスト膜を酸素（Ｏ2）プラズマでアッシ
ング（ashing）すると、プラズマによりタングステンプ
ラグに電荷が蓄積される。このように電荷が蓄積された
タングステンプラグが後続の湿式ストリップ（strip）
工程において、有機ストリッパ（stripper）に露出する
と、タングステンプラグが電気化学的反応を起こして腐
食するる問題が発生する。
【０００７】図２は化学溶液のペーハー指数（以下、
‘ｐＨ’と称する。）に従うタングステンの電気化学的
電位（electrochemical potential；以下‘Ｅ（Ｖ）’
と称する。）の値を示したグラフである。
‘ｐＨ’と称する。）に従うタングステンの電気化学的
電位（electrochemical potential；以下‘Ｅ（Ｖ）’
と称する。）の値を示したグラフである。
【０００８】図２を参照すれば、Ｅ（Ｖ）の値が０以上
である領域（即ち、Ｅ（Ｖ）≧０）では、ｐＨが約４以
下である化学溶液で処理時、タングステン膜の表面にＷ
Ｏ3膜が形成されて腐食に対する抵抗性を有することが
示されている。しかし、ｐＨが４以上である化学溶液に
対しては、タングステン膜の腐食反応が生じる。一般的
に広く用いられている有機ストリッパは、大部分ｐＨが
４以上であるので、上部金属配線がビアに対してミスア
ラインされる場合、露出したタングステンプラグが後続
のストリップ工程中に腐食される。
である領域（即ち、Ｅ（Ｖ）≧０）では、ｐＨが約４以
下である化学溶液で処理時、タングステン膜の表面にＷ
Ｏ3膜が形成されて腐食に対する抵抗性を有することが
示されている。しかし、ｐＨが４以上である化学溶液に
対しては、タングステン膜の腐食反応が生じる。一般的
に広く用いられている有機ストリッパは、大部分ｐＨが
４以上であるので、上部金属配線がビアに対してミスア
ラインされる場合、露出したタングステンプラグが後続
のストリップ工程中に腐食される。
【０００９】一般的に、タングステン膜が腐食するため
には、電気化学的反応が強く行わなければならなく、こ
のために十分な電荷が供給されなければならない。従っ
て、タングステン膜の腐食は、十分な電荷が供給されな
いと、その速度が速くないので、表面にピッティング
（pitting）が発生するほどですむことがある。しか
し、プラズマを用いる工程、例えば、乾式食刻工程やア
ッシング工程を経ると、金属配線内に陽電荷が蓄積され
る。特に、酸素プラズマを用いるアッシング工程時、陽
電荷の蓄積が増加され、金属配線に連結されたビアプラ
グにも陽電荷が蓄積されるようになり、シリコン基板に
対してフロティングされている金属配線の場合には、陽
電荷の蓄積が一層深化される。このようにビアプラグを
含んで陽極化された金属配線（polarized metal line）
が後続の化学溶液の処理工程、例えば、ストリップ工程
を経ると、露出したビアプラグ、即ち、陽極化されたタ
ングステンプラグの表面で強い電気化学的反応が生じ、
タングステンプラグの腐食が増進されて、激しい場合、
ビアの下部でタングステンプラグがすべて溶解してコン
タクト不良が発生する。
には、電気化学的反応が強く行わなければならなく、こ
のために十分な電荷が供給されなければならない。従っ
て、タングステン膜の腐食は、十分な電荷が供給されな
いと、その速度が速くないので、表面にピッティング
（pitting）が発生するほどですむことがある。しか
し、プラズマを用いる工程、例えば、乾式食刻工程やア
ッシング工程を経ると、金属配線内に陽電荷が蓄積され
る。特に、酸素プラズマを用いるアッシング工程時、陽
電荷の蓄積が増加され、金属配線に連結されたビアプラ
グにも陽電荷が蓄積されるようになり、シリコン基板に
対してフロティングされている金属配線の場合には、陽
電荷の蓄積が一層深化される。このようにビアプラグを
含んで陽極化された金属配線（polarized metal line）
が後続の化学溶液の処理工程、例えば、ストリップ工程
を経ると、露出したビアプラグ、即ち、陽極化されたタ
ングステンプラグの表面で強い電気化学的反応が生じ、
タングステンプラグの腐食が増進されて、激しい場合、
ビアの下部でタングステンプラグがすべて溶解してコン
タクト不良が発生する。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上述
した従来の方法による問題点を解決するために、多層配
線構造において、上部の金属配線をパターニングした
後、後続の段階でプラズマによりビアプラグに電荷が蓄
積して電気化学的に腐食されることを防止することがで
きる半導体装置の製造方法を提供することにある。
した従来の方法による問題点を解決するために、多層配
線構造において、上部の金属配線をパターニングした
後、後続の段階でプラズマによりビアプラグに電荷が蓄
積して電気化学的に腐食されることを防止することがで
きる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明は、上部金属配線層と下部導電（conductive）
層とをビアに埋め込まれた金属プラグで連結する半導体
装置の製造方法において、前記金属プラグの第一上部を
露出し、前記金属プラグの第二上部を被覆してなる前記
上部金属配線層を設け、さらに電気化学的な腐食を防止
するために無プラズマ（plasmaless）オゾンアッシング
処理により前記金属プラグの第一上部を酸化する段階と
を備えることを特徴とする半導体装置の製造方法を提供
する。
の本発明は、上部金属配線層と下部導電（conductive）
層とをビアに埋め込まれた金属プラグで連結する半導体
装置の製造方法において、前記金属プラグの第一上部を
露出し、前記金属プラグの第二上部を被覆してなる前記
上部金属配線層を設け、さらに電気化学的な腐食を防止
するために無プラズマ（plasmaless）オゾンアッシング
処理により前記金属プラグの第一上部を酸化する段階と
を備えることを特徴とする半導体装置の製造方法を提供
する。
【００１２】好適には、前記無プラズマオゾンアッシン
グ処理は、３００〜４００℃の温度で実施する。
グ処理は、３００〜４００℃の温度で実施する。
【００１３】また、前記目的を達成するために本発明
は、半導体基板上に下部導電層を形成する段階と、前記
下部導電層上に層間絶縁膜を形成する段階と、前記層間
膜をエッチングすることによって前記下部導電層が露出
した層間膜にビアを形成する段階と、前記ビアを金属プ
ラグで埋め込む段階と、前記層間絶縁膜と金属プラグの
上部に金属配線層を形成する段階と、前記上部金属配線
層上にフォトレジスト膜パターンを形成後、前記上部金
属配線層をパターニングする段階と、さらに前記フォト
レジスト膜パターン上に無プラズマオゾンアッシング処
理を行う段階とを備えることを特徴とする半導体装置の
製造方法を提供する。
は、半導体基板上に下部導電層を形成する段階と、前記
下部導電層上に層間絶縁膜を形成する段階と、前記層間
膜をエッチングすることによって前記下部導電層が露出
した層間膜にビアを形成する段階と、前記ビアを金属プ
ラグで埋め込む段階と、前記層間絶縁膜と金属プラグの
上部に金属配線層を形成する段階と、前記上部金属配線
層上にフォトレジスト膜パターンを形成後、前記上部金
属配線層をパターニングする段階と、さらに前記フォト
レジスト膜パターン上に無プラズマオゾンアッシング処
理を行う段階とを備えることを特徴とする半導体装置の
製造方法を提供する。
【００１４】好適には、金属プラグはタングステン製で
ある。
ある。
【００１５】好適には、さらに、化学溶液で前記フォト
レジスト膜パターンをストリップする。
レジスト膜パターンをストリップする。
【００１６】好適には、無プラズマオゾンアッシング処
理は、３００〜４００℃の温度で実施する。
理は、３００〜４００℃の温度で実施する。
【００１７】好適には、無プラズマオゾンアッシング処
理により前記金属プラグの露出表面を酸化し、酸化した
層は前記金属プラグの露出した表面に電荷が蓄積するこ
とを防止する。
理により前記金属プラグの露出表面を酸化し、酸化した
層は前記金属プラグの露出した表面に電荷が蓄積するこ
とを防止する。
【００１８】
【発明の実施の形態】以下、添付図面に基づいて本発明
の望ましい実施例を詳細に説明する。
の望ましい実施例を詳細に説明する。
【００１９】図３は本発明の好適な実施例を示したフロ
ーチャートである。
ーチャートである。
【００２０】図３を参照すれば、上部金属配線をパター
ニングした後、前記パターニング工程時、食刻マスクに
用いられたフォトレジスト膜パターンを無プラズマオゾ
ンでアッシングして、上部金属配線に対してミスアライ
ンされて露出したビアを埋め込んでいるビアプラグ、例
えば、タングステンプラグの表面を酸化させる。次に、
化学溶液を用いたストリップ（strip）及び洗浄工程を
実施する。
ニングした後、前記パターニング工程時、食刻マスクに
用いられたフォトレジスト膜パターンを無プラズマオゾ
ンでアッシングして、上部金属配線に対してミスアライ
ンされて露出したビアを埋め込んでいるビアプラグ、例
えば、タングステンプラグの表面を酸化させる。次に、
化学溶液を用いたストリップ（strip）及び洗浄工程を
実施する。
【００２１】一般的に、オゾン（Ｏ3）は、強力な酸化
能力を有し、かつ、それ自体が不安定な分子であるの
で、すぐ分解し、ウェーハの表面に存在する電荷を消耗
させる反応を起こす。従って、前記ストリップ工程に用
いられる化学溶液は、そのｐＨが４以上であるが、オゾ
ンアッシングにより露出したタングステンプラグの表面
が酸化されているので、腐食に対する抵抗性を有する。
また、前記オゾンアッシングは、プラズマを用いずに実
施するので、金属配線及び露出したタングステンプラグ
の内部に陽電荷が蓄積されない。従って、後続のストリ
ップ工程時、露出したビアのタングステンプラグが電気
化学的反応により腐食されない。
能力を有し、かつ、それ自体が不安定な分子であるの
で、すぐ分解し、ウェーハの表面に存在する電荷を消耗
させる反応を起こす。従って、前記ストリップ工程に用
いられる化学溶液は、そのｐＨが４以上であるが、オゾ
ンアッシングにより露出したタングステンプラグの表面
が酸化されているので、腐食に対する抵抗性を有する。
また、前記オゾンアッシングは、プラズマを用いずに実
施するので、金属配線及び露出したタングステンプラグ
の内部に陽電荷が蓄積されない。従って、後続のストリ
ップ工程時、露出したビアのタングステンプラグが電気
化学的反応により腐食されない。
【００２２】図４乃至図６は上述した本発明の好適な実
施例による半導体装置のビア形成方法を説明するための
断面図である。
施例による半導体装置のビア形成方法を説明するための
断面図である。
【００２３】図４はビア１０８を形成する段階を示す。
所定の回路パターンが形成されている半導体基板（図に
示せず）の上部に絶縁層（図に示せず）を形成した後、
その上部に金属、例えば、アルミニウム（Ａｌ）を約６
０００Åの厚さでスパッタリングして下部金属配線（下
部導電層ともいう）１０２を形成する。次に、前記下部
金属配線１０２の上部にＴｉＮを約２５０Åの厚さでス
パッタリングして第１キャッピング層１０４を形成す
る。この時、前記第１キャッピング層１０４は、Ｔｉを
約１００Åの厚さでスパッタリングし、その上部にＴｉ
Ｎを約４００Åの厚さでスパッタリングして形成するこ
ともできる。
所定の回路パターンが形成されている半導体基板（図に
示せず）の上部に絶縁層（図に示せず）を形成した後、
その上部に金属、例えば、アルミニウム（Ａｌ）を約６
０００Åの厚さでスパッタリングして下部金属配線（下
部導電層ともいう）１０２を形成する。次に、前記下部
金属配線１０２の上部にＴｉＮを約２５０Åの厚さでス
パッタリングして第１キャッピング層１０４を形成す
る。この時、前記第１キャッピング層１０４は、Ｔｉを
約１００Åの厚さでスパッタリングし、その上部にＴｉ
Ｎを約４００Åの厚さでスパッタリングして形成するこ
ともできる。
【００２４】次に、フォトリソグラフィー工程で前記第
１キャッピング層１０４及び下部金属配線１０２をパタ
ーニングした後、結果物の上部に絶縁物質、例えば、酸
化物を化学気相蒸着（ＣＶＤ）方法により約１００００
〜１５０００Åの厚さで蒸着して層間絶縁膜１０６を形
成する。フォトリソグラフィー工程で前記層間絶縁膜１
０６及び第１キャッピング層１０４を食刻（エッチン
グ）して前記下部金属配線１０２の表面一部を露出させ
るビア１０８を形成した後、結果物の上部にＴｉやＴｉ
／ＴｉＮを化学気相蒸着（ＣＶＤ）方法により約８００
Åの厚さで蒸着してバリヤ金属層（図に示せず）を形成
する。一般的には、ビアプラグを形成するためにタング
ステンを化学気相蒸着（ＣＶＤ）方法で蒸着するときに
は、反応ガスであるＷＦ6の反応性が非常に良いので、
場合によっては、アルミニウム（Ａｌ）やシリコン（Ｓ
ｉ）のような下地層材料と易く反応し、望ましくない反
応生成物を形成させることによって、コンタクト抵抗の
増加や不良を誘発させることもある。従って、これを防
止するために、バリヤ金属層を形成した後、タングステ
ンを蒸着してＷＦ6ガスに下地層が直接露出しないよう
にする方法が広く用いられている。また、前記バリヤ金
属層は、タングステンプラグとアルミニウム（Ａｌ）配
線との接着力を増進させる役割を果たす。このようなバ
リヤ金属層をスパッタ方式により蒸着すると、膜自体が
やや透く組織を有しているので、粒子間の境に沿ってＷ
Ｆ6ガスが拡散して下地層のシリコン、またはアルミニ
ウム（Ａｌ）と反応して望ましくない反応生成物を形成
することができる。従って、前記バリヤ金属層は、化学
気相蒸着（ＣＶＤ）方法により蒸着するのが好適であ
る。
１キャッピング層１０４及び下部金属配線１０２をパタ
ーニングした後、結果物の上部に絶縁物質、例えば、酸
化物を化学気相蒸着（ＣＶＤ）方法により約１００００
〜１５０００Åの厚さで蒸着して層間絶縁膜１０６を形
成する。フォトリソグラフィー工程で前記層間絶縁膜１
０６及び第１キャッピング層１０４を食刻（エッチン
グ）して前記下部金属配線１０２の表面一部を露出させ
るビア１０８を形成した後、結果物の上部にＴｉやＴｉ
／ＴｉＮを化学気相蒸着（ＣＶＤ）方法により約８００
Åの厚さで蒸着してバリヤ金属層（図に示せず）を形成
する。一般的には、ビアプラグを形成するためにタング
ステンを化学気相蒸着（ＣＶＤ）方法で蒸着するときに
は、反応ガスであるＷＦ6の反応性が非常に良いので、
場合によっては、アルミニウム（Ａｌ）やシリコン（Ｓ
ｉ）のような下地層材料と易く反応し、望ましくない反
応生成物を形成させることによって、コンタクト抵抗の
増加や不良を誘発させることもある。従って、これを防
止するために、バリヤ金属層を形成した後、タングステ
ンを蒸着してＷＦ6ガスに下地層が直接露出しないよう
にする方法が広く用いられている。また、前記バリヤ金
属層は、タングステンプラグとアルミニウム（Ａｌ）配
線との接着力を増進させる役割を果たす。このようなバ
リヤ金属層をスパッタ方式により蒸着すると、膜自体が
やや透く組織を有しているので、粒子間の境に沿ってＷ
Ｆ6ガスが拡散して下地層のシリコン、またはアルミニ
ウム（Ａｌ）と反応して望ましくない反応生成物を形成
することができる。従って、前記バリヤ金属層は、化学
気相蒸着（ＣＶＤ）方法により蒸着するのが好適であ
る。
【００２５】このようにバリヤ金属層を形成した後、結
果物の上部に金属、例えばタングステンを化学気相蒸着
（ＣＶＤ）方法により、前記ビア１０８を十分に埋め込
むことができるほどの厚さで蒸着する。次に、化学物理
的研磨（ＣＭＰ）方法により、前記層間絶縁膜１０６の
表面が露出するまでタングステン膜を食刻することによ
り、ビア１０８の内部にビアプラグ１１０を形成する。
果物の上部に金属、例えばタングステンを化学気相蒸着
（ＣＶＤ）方法により、前記ビア１０８を十分に埋め込
むことができるほどの厚さで蒸着する。次に、化学物理
的研磨（ＣＭＰ）方法により、前記層間絶縁膜１０６の
表面が露出するまでタングステン膜を食刻することによ
り、ビア１０８の内部にビアプラグ１１０を形成する。
【００２６】ここで、または、ビアプラグ１１０は、半
導体基板上に形成された不純物ドープ層（図示せず）と
接触して上部金属配線層まで形成してもよい。
導体基板上に形成された不純物ドープ層（図示せず）と
接触して上部金属配線層まで形成してもよい。
【００２７】図５は上部金属配線１１４を形成する段階
を示す。前記のようにビアプラグ１１０を形成した後、
結果物の上部にＴｉを約１５０Åの厚さでスパッタリン
グしてオミック層１１２を形成する。次に、前記オミッ
ク層１１２の上部に金属、例えばアルミニウム（Ａｌ）
を約６０００Åの厚さでスパッタリングして上部金属配
線１１４を形成する。次に、前記上部金属配線１１４の
上部にＴｉＮを約２５０Åの厚さでスパッタリングして
第２キャッピング層１１６を形成する。この時、第２キ
ャッピング層１１６は、Ｔｉを約１００Åの厚さでスパ
ッタリングし、その上部にＴｉＮを約４００Åの厚さで
形成することもできる。
を示す。前記のようにビアプラグ１１０を形成した後、
結果物の上部にＴｉを約１５０Åの厚さでスパッタリン
グしてオミック層１１２を形成する。次に、前記オミッ
ク層１１２の上部に金属、例えばアルミニウム（Ａｌ）
を約６０００Åの厚さでスパッタリングして上部金属配
線１１４を形成する。次に、前記上部金属配線１１４の
上部にＴｉＮを約２５０Åの厚さでスパッタリングして
第２キャッピング層１１６を形成する。この時、第２キ
ャッピング層１１６は、Ｔｉを約１００Åの厚さでスパ
ッタリングし、その上部にＴｉＮを約４００Åの厚さで
形成することもできる。
【００２８】次に、写真工程を通じて前記第２キャッピ
ング層１１６の上部にフォトレジスト膜を塗布し、これ
を露光及び現像して上部金属配線領域を定義するフォト
レジスト膜パターン１１８を形成する。
ング層１１６の上部にフォトレジスト膜を塗布し、これ
を露光及び現像して上部金属配線領域を定義するフォト
レジスト膜パターン１１８を形成する。
【００２９】図６は無プラズマオゾンアッシングを実施
する段階を示す。前記フォトレジスト膜パターン１１８
を食刻マスクに用いて、その下部の第２キャッピング層
１１６、上部金属配線１１４及びオミック層１１２を乾
式食刻する。次に、前記フォトレジスト膜パターン１１
８を削除するために、無プラズマオゾンアッシングを実
施して、前記上部金属配線１１４とミスアラインされて
露出したビア１０８を埋め込んでいるタングステンプラ
グ１１０の表面を酸化させる。
する段階を示す。前記フォトレジスト膜パターン１１８
を食刻マスクに用いて、その下部の第２キャッピング層
１１６、上部金属配線１１４及びオミック層１１２を乾
式食刻する。次に、前記フォトレジスト膜パターン１１
８を削除するために、無プラズマオゾンアッシングを実
施して、前記上部金属配線１１４とミスアラインされて
露出したビア１０８を埋め込んでいるタングステンプラ
グ１１０の表面を酸化させる。
【００３０】１２０はプラグの表面酸化膜であり、無プ
ラズマオゾンアッシングによりタングステンプラグ（１
１０）の表面に生成された酸化膜を表す。
ラズマオゾンアッシングによりタングステンプラグ（１
１０）の表面に生成された酸化膜を表す。
【００３１】好適には、前記無プラズマオゾンアッシン
グは、オゾン（Ｏ3）ガスの流速が１００００±５００
０ｓｃｃｍ（standard cubic centimeter per minute）
であり、窒素（Ｎ2）のガス流速が５００±２００ｓｃ
ｃｍであり、温度が３５０±５０℃である条件で実施す
る。
グは、オゾン（Ｏ3）ガスの流速が１００００±５００
０ｓｃｃｍ（standard cubic centimeter per minute）
であり、窒素（Ｎ2）のガス流速が５００±２００ｓｃ
ｃｍであり、温度が３５０±５０℃である条件で実施す
る。
【００３２】次に、所定の化学溶液を用いて、前記アッ
シングされたフォトレジスト膜をストリップした後、洗
浄工程を実施する。
シングされたフォトレジスト膜をストリップした後、洗
浄工程を実施する。
【００３３】以上、本発明の望ましい実施例を参照して
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
【００３４】
【発明の効果】上述したように、本発明による半導体装
置の高信頼性を有するビア形成方法によると、フォトレ
ジスト膜パターンを用いて上部金属配線をパターニング
した後、無プラズマオゾンアッシングを実施することに
よって、前記上部金属配線に対して、ミスアラインされ
て露出したビアを埋め込んでいるビアプラグの表面を酸
化させると共に陽電荷を吸収する。従って、露出したビ
アプラグが電気化学的反応により腐食されないのでビア
の信頼性を向上させることができる。
置の高信頼性を有するビア形成方法によると、フォトレ
ジスト膜パターンを用いて上部金属配線をパターニング
した後、無プラズマオゾンアッシングを実施することに
よって、前記上部金属配線に対して、ミスアラインされ
て露出したビアを埋め込んでいるビアプラグの表面を酸
化させると共に陽電荷を吸収する。従って、露出したビ
アプラグが電気化学的反応により腐食されないのでビア
の信頼性を向上させることができる。
【図１】従来の方法による半導体装置のビア形成方法を
説明するための断面図である。
説明するための断面図である。
【図２】化学溶液のペーハー指数（ｐＨ）に関するタン
グステンの電気化学的電位値を示した図である。
グステンの電気化学的電位値を示した図である。
【図３】本発明の一実施例を示したフローチャートであ
る。
る。
【図４】実施例による半導体装置のビア形成方法を説明
するための断面図ある。
するための断面図ある。
【図５】実施例による半導体装置のビア形成方法を説明
するための断面図ある。
するための断面図ある。
【図６】実施例による半導体装置のビア形成方法を説明
するための断面図ある。
するための断面図ある。
１２、１０２…下部金属配線 １４、１０４…第１キャッピング層 １６、１０６…層間絶縁膜 １８、１０８…ビア ２０、１１０…タングステンプラグ ２２、１１２…オミック層 ２４、１１４…上部金属配線 ２６、１１６…第２キャッピング層 １１８…フォトレジスト膜パターン
フロントページの続き (72)発明者 鄭 周 赫 大韓民国京畿道水原市長安區亭子洞 東信 アパート209棟1214號 (72)発明者 徐 泰 旭 大韓民国京畿道水原市勸善區勸善洞 碧山 アパート401棟804號
Claims (7)
- 【請求項１】 上部金属配線層と下部導電層とをビアに
埋め込まれた金属プラグで連結する半導体装置の製造方
法において、 前記金属プラグの第一上部を露出し、前記金属プラグの
第二上部を被覆してなる前記上部金属配線層を設け、さ
らに電気化学的な腐食を防止するために無プラズマオゾ
ンアッシング処理により前記金属プラグの第一上部を酸
化する段階とを備えることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記無プラズマオゾンアッシング処理
は、３００〜４００℃の温度で実施することを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に下部導電層を形成する段
階と、 前記下部導電層上に層間絶縁膜を形成する段階と、 前記層間膜をエッチングすることによって前記下部導電
層が露出した層間膜にビアを形成する段階と、 前記ビアを金属プラグで埋め込む段階と、 前記層間絶縁膜と金属プラグの上部に金属配線層を形成
する段階と、 前記上部金属配線層上にフォトレジスト膜パターンを形
成後、前記上部金属配線層をパターニングする段階と、
さらに前記フォトレジスト膜パターン上に無プラズマオ
ゾンアッシング処理を行う段階とを備えることを特徴と
する半導体装置の製造方法。 - 【請求項４】 前記金属プラグはタングステン製である
ことを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 さらに、化学溶液で前記フォトレジスト
膜パターンをストリップすることを特徴とする請求項３
または請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記無プラズマオゾンアッシング処理
は、３００〜４００℃の温度で実施することを特徴とす
る請求項３〜５のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項７】 前記無プラズマオゾンアッシング処理に
より前記金属プラグの露出表面を酸化し、酸化した層は
前記金属プラグの露出した表面に電荷が蓄積することを
防止することを特徴とする請求項３〜６のいずれか１項
に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98P34034 | 1998-08-21 | ||
| KR1019980034034A KR100264818B1 (ko) | 1998-08-21 | 1998-08-21 | 반도체 장치의 고신뢰성을 갖는 비어 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077385A true JP2000077385A (ja) | 2000-03-14 |
Family
ID=19547908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11234349A Withdrawn JP2000077385A (ja) | 1998-08-21 | 1999-08-20 | 半導体装置の高信頼性を有するビア形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000077385A (ja) |
| KR (1) | KR100264818B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101112547B1 (ko) | 2005-01-18 | 2012-03-13 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법 |
-
1998
- 1998-08-21 KR KR1019980034034A patent/KR100264818B1/ko not_active Expired - Fee Related
-
1999
- 1999-08-20 JP JP11234349A patent/JP2000077385A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000014550A (ko) | 2000-03-15 |
| KR100264818B1 (ko) | 2000-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061107 |