JP2000077682A - ショットキーダイオード - Google Patents
ショットキーダイオードInfo
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- JP2000077682A JP2000077682A JP24283198A JP24283198A JP2000077682A JP 2000077682 A JP2000077682 A JP 2000077682A JP 24283198 A JP24283198 A JP 24283198A JP 24283198 A JP24283198 A JP 24283198A JP 2000077682 A JP2000077682 A JP 2000077682A
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Abstract
(57)【要約】
【課題】ショットキーダイオードにおいて、過電圧によ
る素子破壊を防止する。 【解決手段】ショットキー障壁形成領域にｐｎ接合を形
成し、降伏電圧をｐｎ接合のパンチスルーにより制御す
るものである。 【効果】逆方向の過電圧に対する耐性の優れた高耐圧，
大電流のショットキーダイオードが得られる。
る素子破壊を防止する。 【解決手段】ショットキー障壁形成領域にｐｎ接合を形
成し、降伏電圧をｐｎ接合のパンチスルーにより制御す
るものである。 【効果】逆方向の過電圧に対する耐性の優れた高耐圧，
大電流のショットキーダイオードが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーダイ
オードの構造に関する。
オードの構造に関する。
【０００２】
【従来の技術】インバータ等の電力変換機器の動作周波
数の高周波化にともなって半導体スイッチング素子の高
速化とともにスイッチング素子に並列接続される環流ダ
イオードやフリーホイルダイオードの高速化が強く求め
られている。これらのダイオードには高電圧で大電流を
低損失で整流する機能が要求されるので一般にはｐｎ接
合ダイオードが広く適用されている。しかし、ｐｎ接合
ダイオードは電流通電時に半導体内部に蓄積される少数
キャリアによってターンオフ過渡時には大きな逆電流が
流れる性質があるため、スイッチング素子のターンオン
時に過大な損失を発生させるだけでなく、過大なノイズ
の発生源となっており変換装置の動作の高周波化を阻害
する主要な要因になっている。リカバリー特性の改善し
たｐｎ接合ダイオードが種々開発されいるが、少数キャ
リアの注入を伴うこの種のダイオードにはリカバリー時
の逆電流の低減には本質的な限界がある。
数の高周波化にともなって半導体スイッチング素子の高
速化とともにスイッチング素子に並列接続される環流ダ
イオードやフリーホイルダイオードの高速化が強く求め
られている。これらのダイオードには高電圧で大電流を
低損失で整流する機能が要求されるので一般にはｐｎ接
合ダイオードが広く適用されている。しかし、ｐｎ接合
ダイオードは電流通電時に半導体内部に蓄積される少数
キャリアによってターンオフ過渡時には大きな逆電流が
流れる性質があるため、スイッチング素子のターンオン
時に過大な損失を発生させるだけでなく、過大なノイズ
の発生源となっており変換装置の動作の高周波化を阻害
する主要な要因になっている。リカバリー特性の改善し
たｐｎ接合ダイオードが種々開発されいるが、少数キャ
リアの注入を伴うこの種のダイオードにはリカバリー時
の逆電流の低減には本質的な限界がある。
【０００３】このような要求に応える整流ダイオードと
してショットキーダイオードがある。ショットキーダイ
オードでは半導体内部で電流を運ぶ担体が多数キャリア
のみであり、電流通電時においても少数キャリアの注入
や蓄積がないので、ターンオフ時の逆電流を極めて小さ
くすることができる。
してショットキーダイオードがある。ショットキーダイ
オードでは半導体内部で電流を運ぶ担体が多数キャリア
のみであり、電流通電時においても少数キャリアの注入
や蓄積がないので、ターンオフ時の逆電流を極めて小さ
くすることができる。
【０００４】しかし、従来のショットキーダイオードを
高電圧，大電流の電力変換装置へ適用する場合に幾つか
の問題がある。その一つは、逆電圧を印加した時の漏れ
電流が大きいことである。とくに高温で耐電圧近くの高
い電圧が印加されると漏れ電流が増加するので逆電圧阻
止状態での発生損失が増大する。これがダイオード素子
内の局所的な場所で起こり、部分的な熱暴走によって素
子が破壊しやすいという欠点がある。他の重大な問題
は、逆方向の過電圧に対する耐性が極めて弱いことであ
る。素子の耐電圧近くの逆電圧が印加されるとショット
キー金属と半導体界面に存在するショットキー障壁を超
えて流れる漏れ電流が急増するため局所破壊をおこしや
すい。ショットキーダイオードの場合、リカバリー時の
逆電流は障壁と半導体との間に印加される逆電圧によっ
て半導体内に広がる空乏層の拡張にともなって発生する
極めて微小な変位電流が流れるにすぎない。しかし、こ
の微小な逆電流の急峻な変化がリカバリー時の大きな電
圧変動を誘発し、短時間ではあるがノイズ状の過電圧が
素子自身に加わることになり、結果として瞬時に素子破
壊を引き起こす。
高電圧，大電流の電力変換装置へ適用する場合に幾つか
の問題がある。その一つは、逆電圧を印加した時の漏れ
電流が大きいことである。とくに高温で耐電圧近くの高
い電圧が印加されると漏れ電流が増加するので逆電圧阻
止状態での発生損失が増大する。これがダイオード素子
内の局所的な場所で起こり、部分的な熱暴走によって素
子が破壊しやすいという欠点がある。他の重大な問題
は、逆方向の過電圧に対する耐性が極めて弱いことであ
る。素子の耐電圧近くの逆電圧が印加されるとショット
キー金属と半導体界面に存在するショットキー障壁を超
えて流れる漏れ電流が急増するため局所破壊をおこしや
すい。ショットキーダイオードの場合、リカバリー時の
逆電流は障壁と半導体との間に印加される逆電圧によっ
て半導体内に広がる空乏層の拡張にともなって発生する
極めて微小な変位電流が流れるにすぎない。しかし、こ
の微小な逆電流の急峻な変化がリカバリー時の大きな電
圧変動を誘発し、短時間ではあるがノイズ状の過電圧が
素子自身に加わることになり、結果として瞬時に素子破
壊を引き起こす。
【０００５】このようなショットキーダイオードの逆方
向の電圧印加時のサージ耐量を改善する従来技術として
特開昭59−217354号に示された集積回路のクランプダイ
オードの例がある。図２はその半導体集積回路装置での
クランプダイオードの概略構成を示す断面図である。図
２において、１０は入力側のアルミ電極、２０はGND側
アルミ電極、３０は入力クランプダイオードとして用い
られるショットキーバリアダイオード、４０はｎ型エピ
タキシャル層、５０はｎ+ 型埋込み層、６０はアルミ電
極１０とオーム性接触され、かつこのアルミ電極１０と
ｎ+ 型埋込み層５０間の抵抗を下げるために設けられる
ｎ+ 型層、７０はｐ型半導体基板、８０は素子間分離の
酸化膜、９０は電極間分離の酸化膜であって、ｎ型エピ
タキシャル層４０内にあって、ＧＮＤ側アルミ電極２０
とｎ+ 型層６０に接するｐ+ 型層１２０を設けると共
に、ｎ+ 型不純物濃度を制御して前記ショットキーダイ
オード３０の降伏電圧より低い降伏電圧のｐｎ接合ダイ
オード１３０をこれらのｎ+型層６０とｐ+ 型層１２０
により形成させ、入力側アルミ電極１０とＧＮＤ側アル
ミ電極２０との間に、ショットキーダイオード３０とｐ
ｎ接合ダイオード130とを並列接続させたものである。
ｐ+ 型層の不純物濃度の制御によりｐｎ接合ダイオード
１３０の降伏電圧を８〜２０Ｖ程度に設定することが可
能であり、一方、ショットキーダイオードの降伏電圧は
２５〜３０Ｖ程度であり、入力側アルミ電極１０に正の
サージ電圧が印加された場合、サージ電流の殆どはｐｎ
接合ダイオード１３０に流れて、ショットキーダイオー
ド３０には流れなくなると説明されている。この従来技
術によれば、同一能動領域内にクランプダイオードとし
てのショットキーダイオードと共に、このショットキー
ダイオードよりも降伏電圧の低いｐｎ接合ダイオードを
並列接続されるように構成したので従来性能をそのまま
保持してサージ耐圧を格段に向上させ得るという特徴が
ある、と述べられている。
向の電圧印加時のサージ耐量を改善する従来技術として
特開昭59−217354号に示された集積回路のクランプダイ
オードの例がある。図２はその半導体集積回路装置での
クランプダイオードの概略構成を示す断面図である。図
２において、１０は入力側のアルミ電極、２０はGND側
アルミ電極、３０は入力クランプダイオードとして用い
られるショットキーバリアダイオード、４０はｎ型エピ
タキシャル層、５０はｎ+ 型埋込み層、６０はアルミ電
極１０とオーム性接触され、かつこのアルミ電極１０と
ｎ+ 型埋込み層５０間の抵抗を下げるために設けられる
ｎ+ 型層、７０はｐ型半導体基板、８０は素子間分離の
酸化膜、９０は電極間分離の酸化膜であって、ｎ型エピ
タキシャル層４０内にあって、ＧＮＤ側アルミ電極２０
とｎ+ 型層６０に接するｐ+ 型層１２０を設けると共
に、ｎ+ 型不純物濃度を制御して前記ショットキーダイ
オード３０の降伏電圧より低い降伏電圧のｐｎ接合ダイ
オード１３０をこれらのｎ+型層６０とｐ+ 型層１２０
により形成させ、入力側アルミ電極１０とＧＮＤ側アル
ミ電極２０との間に、ショットキーダイオード３０とｐ
ｎ接合ダイオード130とを並列接続させたものである。
ｐ+ 型層の不純物濃度の制御によりｐｎ接合ダイオード
１３０の降伏電圧を８〜２０Ｖ程度に設定することが可
能であり、一方、ショットキーダイオードの降伏電圧は
２５〜３０Ｖ程度であり、入力側アルミ電極１０に正の
サージ電圧が印加された場合、サージ電流の殆どはｐｎ
接合ダイオード１３０に流れて、ショットキーダイオー
ド３０には流れなくなると説明されている。この従来技
術によれば、同一能動領域内にクランプダイオードとし
てのショットキーダイオードと共に、このショットキー
ダイオードよりも降伏電圧の低いｐｎ接合ダイオードを
並列接続されるように構成したので従来性能をそのまま
保持してサージ耐圧を格段に向上させ得るという特徴が
ある、と述べられている。
【０００６】この例はショットキーダイオードより低い
降伏電圧のｐｎ接合ダイオードを並列配置することによ
り逆電圧印加のサージ耐量を向上させる技術内容を教示
するものである。しかし、降伏電圧の低いｐｎ接合ダイ
オードの形成手段は比較的電圧の低い集積回路の場合に
のみに適用できるものであって高耐圧・大電流の素子に
は適用できない。これを以下に説明する。前記した例は
集積回路なので構成素子は横型であり、降伏電圧の低い
ｐｎ接合ダイオード１３０は比較的高不純物濃度のｐ+
型層１２０および同じく高不純物濃度のｎ+ 型層６０を
エピタキシャル層４０の半導体表面からの不純物拡散に
より降伏電圧８〜２０Ｖ程度の低電圧のｐ+ ｎ+ 接合を
形成している。一方、耐電圧数１００〜数１０００Ｖ，
電流容量数Ａ〜数１００Ａのパワー素子の場合、電流が
半導体基体の上下方向に流れるいわゆる縦型素子とな
り、かつ、半導体素子の面積も１cm2 程度と大きい。こ
の基本構造の相違によって前記した従来技術をそのまま
適用することができない。すなわち、パワー素子の場
合、一般には比較的低不純物濃度で高抵抗の半導体基体
の上下面よりｐ+ またはｎ+ 型の高濃度層を形成して機
能領域を構成する。したがって、前記したｐ+ およびｎ
+ 高濃度層が直接に接するような低降伏電圧の部分を形
成することは殆ど不可能である。
降伏電圧のｐｎ接合ダイオードを並列配置することによ
り逆電圧印加のサージ耐量を向上させる技術内容を教示
するものである。しかし、降伏電圧の低いｐｎ接合ダイ
オードの形成手段は比較的電圧の低い集積回路の場合に
のみに適用できるものであって高耐圧・大電流の素子に
は適用できない。これを以下に説明する。前記した例は
集積回路なので構成素子は横型であり、降伏電圧の低い
ｐｎ接合ダイオード１３０は比較的高不純物濃度のｐ+
型層１２０および同じく高不純物濃度のｎ+ 型層６０を
エピタキシャル層４０の半導体表面からの不純物拡散に
より降伏電圧８〜２０Ｖ程度の低電圧のｐ+ ｎ+ 接合を
形成している。一方、耐電圧数１００〜数１０００Ｖ，
電流容量数Ａ〜数１００Ａのパワー素子の場合、電流が
半導体基体の上下方向に流れるいわゆる縦型素子とな
り、かつ、半導体素子の面積も１cm2 程度と大きい。こ
の基本構造の相違によって前記した従来技術をそのまま
適用することができない。すなわち、パワー素子の場
合、一般には比較的低不純物濃度で高抵抗の半導体基体
の上下面よりｐ+ またはｎ+ 型の高濃度層を形成して機
能領域を構成する。したがって、前記したｐ+ およびｎ
+ 高濃度層が直接に接するような低降伏電圧の部分を形
成することは殆ど不可能である。
【０００７】さらに、パワー素子の場合にはショットキ
ー障壁の周辺端部での電界集中による降伏電圧の低下を
防止するため周辺部分の降伏電圧を障壁部分より高くす
る手段を講じなければならない。また、前記したショッ
トキー障壁部分の高温における漏れ電流の増加を軽減す
る目的で障壁部分に加わる電界強度を緩和する手段必要
である。これらの手段の形成と整合のとれた方法でショ
ットキー障壁部分より低い降伏電圧の領域を構成しなけ
ればならないが、従来技術ではこれを実現できない。
ー障壁の周辺端部での電界集中による降伏電圧の低下を
防止するため周辺部分の降伏電圧を障壁部分より高くす
る手段を講じなければならない。また、前記したショッ
トキー障壁部分の高温における漏れ電流の増加を軽減す
る目的で障壁部分に加わる電界強度を緩和する手段必要
である。これらの手段の形成と整合のとれた方法でショ
ットキー障壁部分より低い降伏電圧の領域を構成しなけ
ればならないが、従来技術ではこれを実現できない。
【０００８】
【発明が解決しようとする課題】以上のように、高耐
圧，大電流のパワーショットキーダイオードには、高
温，高電圧における漏れ電流の低減というショットキー
ダイオードの従来からの課題の他に微小のリカバリー電
流の急峻な変化にともなって素子自体に発生する過電圧
による素子破壊を防止しなければならないという新たな
課題を解決する技術手段が必要である。本発明はこれら
の課題を考慮してなされた新規な技術手段を提供するも
のである。
圧，大電流のパワーショットキーダイオードには、高
温，高電圧における漏れ電流の低減というショットキー
ダイオードの従来からの課題の他に微小のリカバリー電
流の急峻な変化にともなって素子自体に発生する過電圧
による素子破壊を防止しなければならないという新たな
課題を解決する技術手段が必要である。本発明はこれら
の課題を考慮してなされた新規な技術手段を提供するも
のである。
【０００９】
【課題を解決するための手段】上記問題を解決するため
に、本発明ではショットキー障壁領域に並列にショット
キー障壁部分より降伏電圧の高い部分を具備するととも
に、降伏電圧の低い部分を分散配置し、かつ、該降伏電
圧の低い部分の降伏電圧をｐｎ接合のパンチスルーによ
り制御するものである。
に、本発明ではショットキー障壁領域に並列にショット
キー障壁部分より降伏電圧の高い部分を具備するととも
に、降伏電圧の低い部分を分散配置し、かつ、該降伏電
圧の低い部分の降伏電圧をｐｎ接合のパンチスルーによ
り制御するものである。
【００１０】以上の手段により、ショットキー障壁に局
所的な高い電界が印加される部分を排除するとともにシ
ョットキー障壁より降伏電圧の低い部分に過電圧による
サージ逆電流が流れるようにすることにより、逆漏れ電
流が急増するショットキー障壁領域への高い逆電圧の印
加を防止することができるので、ショットキーダイオー
ドの過電圧に対する耐性を向上できる。
所的な高い電界が印加される部分を排除するとともにシ
ョットキー障壁より降伏電圧の低い部分に過電圧による
サージ逆電流が流れるようにすることにより、逆漏れ電
流が急増するショットキー障壁領域への高い逆電圧の印
加を防止することができるので、ショットキーダイオー
ドの過電圧に対する耐性を向上できる。
【００１１】さらに、該低い降伏電圧の部分の降伏電圧
をｐｎ接合のパンチスルー現象あるいは接合の湾曲によ
るアバランシ現象により数１００Ｖ以上の高電圧領域に
おいて精度よく制御できる高耐圧のショットキーダイオ
ードが製作できる。
をｐｎ接合のパンチスルー現象あるいは接合の湾曲によ
るアバランシ現象により数１００Ｖ以上の高電圧領域に
おいて精度よく制御できる高耐圧のショットキーダイオ
ードが製作できる。
【００１２】さらに、該低降伏電圧の部分をショットキ
ー障壁に並列に多数分散配置することにより、サージ過
電流による損失吸収領域を比較的面積の大きな半導体内
部においてほぼ均一にすることができるので、サージ吸
収能力を向上できる。
ー障壁に並列に多数分散配置することにより、サージ過
電流による損失吸収領域を比較的面積の大きな半導体内
部においてほぼ均一にすることができるので、サージ吸
収能力を向上できる。
【００１３】以上の手段により製作されたリカバリー時
の過電圧に対する耐性の強いショットキーダイオードを
変換装置の環流ダイオードやフリーホイルダイオードと
して使用すれば、スイッチング時の回路損失を吸収する
機能を備えた逆電圧クランプダイオードとしての作用に
よって、簡単化された回路構成の高周波変換装置が実現
できる。
の過電圧に対する耐性の強いショットキーダイオードを
変換装置の環流ダイオードやフリーホイルダイオードと
して使用すれば、スイッチング時の回路損失を吸収する
機能を備えた逆電圧クランプダイオードとしての作用に
よって、簡単化された回路構成の高周波変換装置が実現
できる。
【００１４】
【発明の実施の形態】以下、本発明を具体的な実施例を
開示しながら詳細に説明する。
開示しながら詳細に説明する。
【００１５】図１は本発明の第一の実施例であり、過電
圧に対する耐性の改良された高耐圧のショットキーダイ
オードの断面図である。上下に主表面を有する平行平板
状の半導体基体１は高不純物濃度で低抵抗のｎ+ 型層２
と、ｎ+ 型層２よりも不純物濃度が低く高抵抗のｎ- 型
層３とからなり、ｎ+ 型層２が露出する一方の主表面に
低抵抗のオーム性接触されたカソード電極６，ｎ- 型層
３が露出する他方の主表面にはアノード電極となるショ
ットキー金属５がそれぞれ設けられ、ｎ- 型層３とショ
ットキー金属５との接する部分にはショットキー障壁５
１が形成されている。ショットキー金属５が終端する部
分すなわち半導体基体の端部には他方の主表面からｎ-
型層３内に比較的高濃度のｐ+ 型層４が設けられ、その
表面においてショットキー電極５と低抵抗にオーム性接
触されている。そして、ｐ+ 型層４が形成されている領
域よりも内側の主な機能領域となる部分において、他方
の主表面からｎ- 型層３内に比較的高濃度で、かつｐ+
型層４より深いところまで達するｐ+ 型層７が複数個設
けられており、それぞれｎ- 型層３との間にｐｎ接合７
１が形成され、他方の主表面においてショットキー金属
５と低抵抗にオーム性接触されている。
圧に対する耐性の改良された高耐圧のショットキーダイ
オードの断面図である。上下に主表面を有する平行平板
状の半導体基体１は高不純物濃度で低抵抗のｎ+ 型層２
と、ｎ+ 型層２よりも不純物濃度が低く高抵抗のｎ- 型
層３とからなり、ｎ+ 型層２が露出する一方の主表面に
低抵抗のオーム性接触されたカソード電極６，ｎ- 型層
３が露出する他方の主表面にはアノード電極となるショ
ットキー金属５がそれぞれ設けられ、ｎ- 型層３とショ
ットキー金属５との接する部分にはショットキー障壁５
１が形成されている。ショットキー金属５が終端する部
分すなわち半導体基体の端部には他方の主表面からｎ-
型層３内に比較的高濃度のｐ+ 型層４が設けられ、その
表面においてショットキー電極５と低抵抗にオーム性接
触されている。そして、ｐ+ 型層４が形成されている領
域よりも内側の主な機能領域となる部分において、他方
の主表面からｎ- 型層３内に比較的高濃度で、かつｐ+
型層４より深いところまで達するｐ+ 型層７が複数個設
けられており、それぞれｎ- 型層３との間にｐｎ接合７
１が形成され、他方の主表面においてショットキー金属
５と低抵抗にオーム性接触されている。
【００１６】この実施例において各部の作用を以下に説
明する。ダイオードとしての電流の整流作用はｎ- 型層
３とショットキー金属５の間に形成されたショットキー
障壁５１の部分で動作する。すなわち、ショットキー金
属５がカソード電極６に対して正電位となる向きの電圧
が印加されたとき、ショットキー障壁５１の概ね0.1〜
０.５Ｖ の比較的低い障壁を超えて電子がショットキー
金属５からｎ- 型層３へ流れ、さらにカソード電極６に
向かって流れて導通する。また、上記と逆向きの電圧が
印加されたとき電子の流れはショットキー障壁５１で止
められ、電流の流れを阻止する。このとき、ショットキ
ー障壁５１からｎ- 型層３内に拡がる空乏層によって電
圧が保持されるので、高耐圧の素子ではｎ- 型層３は比
較的高抵抗で厚い半導体層とされる。ショットキー金属
５の終端部に設けられたｐ+ 型層４は、逆電圧印加状態
においてショットキー障壁５１にかかる局所集中電界に
よる降伏電圧の低下を防ぐもので、ｐ+ ｎ接合の高い逆
電圧阻止特性を利用している。この例では、通常よく使
われているいわゆるガードリング構造を示したが、他の
構造、例えばフィールドリミッティングリング（ＦＬ
Ｒ），フィールドプレート（ＦＰ）、またはジャンクシ
ョン・ターミネーション・エクステンション（ＪＴＥ）
なども適用できる。
明する。ダイオードとしての電流の整流作用はｎ- 型層
３とショットキー金属５の間に形成されたショットキー
障壁５１の部分で動作する。すなわち、ショットキー金
属５がカソード電極６に対して正電位となる向きの電圧
が印加されたとき、ショットキー障壁５１の概ね0.1〜
０.５Ｖ の比較的低い障壁を超えて電子がショットキー
金属５からｎ- 型層３へ流れ、さらにカソード電極６に
向かって流れて導通する。また、上記と逆向きの電圧が
印加されたとき電子の流れはショットキー障壁５１で止
められ、電流の流れを阻止する。このとき、ショットキ
ー障壁５１からｎ- 型層３内に拡がる空乏層によって電
圧が保持されるので、高耐圧の素子ではｎ- 型層３は比
較的高抵抗で厚い半導体層とされる。ショットキー金属
５の終端部に設けられたｐ+ 型層４は、逆電圧印加状態
においてショットキー障壁５１にかかる局所集中電界に
よる降伏電圧の低下を防ぐもので、ｐ+ ｎ接合の高い逆
電圧阻止特性を利用している。この例では、通常よく使
われているいわゆるガードリング構造を示したが、他の
構造、例えばフィールドリミッティングリング（ＦＬ
Ｒ），フィールドプレート（ＦＰ）、またはジャンクシ
ョン・ターミネーション・エクステンション（ＪＴＥ）
なども適用できる。
【００１７】複数個の深いｐ+ 型層７が本実施例の主た
る特徴である。ｐ+ ｎ接合７１の最も深い位置とｎ+ 型
層２との長さＷD1をガードリングとなるｐ+ 型層４とｎ
+ 型層２との長さＷD2およびシヨットキー障壁５１とｎ
+ 型層２との長さＷD3より長くする。つまり、ＷD1＜Ｗ
D2＜ＷD3の関係にする。こうすることにより逆電圧印加
時においてｐ+ 型層７部分の降伏電圧が最も低くなる。
例えば、抵抗率４０Ωcmのｎ- 型層３，ＷD2＝２０μ
ｍ，ＷD1＝１５μｍとすれば、ｐ+ 型層４部の降伏電圧
が約５００Ｖ、ｐ+ 型層７部分の降伏電圧が約４００Ｖ
となる。したがって、印加する逆電圧を高くしたときｐ
+ 型層７部分で降伏が起こり、さらに高い電圧は素子に
はかからない。サージ逆電流が全てこの部分に流れるの
で逆電流に弱いショットキー障壁部分の通電を未然に阻
止できる。この結果、過電圧が印加される時間が短時間
であれば熱破壊に至ることがなく、過電圧に対する耐性
の強いダイオードとなる。
る特徴である。ｐ+ ｎ接合７１の最も深い位置とｎ+ 型
層２との長さＷD1をガードリングとなるｐ+ 型層４とｎ
+ 型層２との長さＷD2およびシヨットキー障壁５１とｎ
+ 型層２との長さＷD3より長くする。つまり、ＷD1＜Ｗ
D2＜ＷD3の関係にする。こうすることにより逆電圧印加
時においてｐ+ 型層７部分の降伏電圧が最も低くなる。
例えば、抵抗率４０Ωcmのｎ- 型層３，ＷD2＝２０μ
ｍ，ＷD1＝１５μｍとすれば、ｐ+ 型層４部の降伏電圧
が約５００Ｖ、ｐ+ 型層７部分の降伏電圧が約４００Ｖ
となる。したがって、印加する逆電圧を高くしたときｐ
+ 型層７部分で降伏が起こり、さらに高い電圧は素子に
はかからない。サージ逆電流が全てこの部分に流れるの
で逆電流に弱いショットキー障壁部分の通電を未然に阻
止できる。この結果、過電圧が印加される時間が短時間
であれば熱破壊に至ることがなく、過電圧に対する耐性
の強いダイオードとなる。
【００１８】図３は本発明の第二の実施例であるショッ
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図１に示した第一の実施例と同じ部分
はその構造、伝導型および作用が等しい部分を指してい
る。図３では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内に比較的高濃度で、かつｐ+型
層４より深いところまで達するｐ+ 型層７が複数個設け
られているのは前記の第一の実施例と同じである。本実
施例においては、さらに、ｎ- 型層３内に比較的高濃度
のｐ+ 型層１１が複数個設けられている点が新規な点で
ある。ｐ+ 型層１１はｐ+ 型層４とｐ+ 型層７の間及び
ｐ+ 型層７間に設けられる。ｐ+ 型層１１の不純物濃度
および深さはｐ+ 型層４と同じとし、かつ同時に形成す
ることができる。複数個の深いｐ+ 型層７の最も深い位
置とｎ+ 型層２との長さＷD1をガードリングとなるｐ+
型層４とｎ+ 型層２との長さＷD2および新規に設けたｐ
+ 型層１１とｎ+ 型層２との長さＷD3より長くする。つ
まり、ＷD1＞ＷD2≒ＷD3の関係にする。
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図１に示した第一の実施例と同じ部分
はその構造、伝導型および作用が等しい部分を指してい
る。図３では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内に比較的高濃度で、かつｐ+型
層４より深いところまで達するｐ+ 型層７が複数個設け
られているのは前記の第一の実施例と同じである。本実
施例においては、さらに、ｎ- 型層３内に比較的高濃度
のｐ+ 型層１１が複数個設けられている点が新規な点で
ある。ｐ+ 型層１１はｐ+ 型層４とｐ+ 型層７の間及び
ｐ+ 型層７間に設けられる。ｐ+ 型層１１の不純物濃度
および深さはｐ+ 型層４と同じとし、かつ同時に形成す
ることができる。複数個の深いｐ+ 型層７の最も深い位
置とｎ+ 型層２との長さＷD1をガードリングとなるｐ+
型層４とｎ+ 型層２との長さＷD2および新規に設けたｐ
+ 型層１１とｎ+ 型層２との長さＷD3より長くする。つ
まり、ＷD1＞ＷD2≒ＷD3の関係にする。
【００１９】この例でもショットキーダイオードの主た
る動作および各部の作用は前記と同様である。カソード
電極６がショットキー金属に対して正電位となる向きの
逆電圧が印加された場合、空乏層はｐ+ 型層４，ｐ+ 型
層７およびｐ+ 型層１１のそれぞれの接合からｎ- 型層
３内に拡がるが、各ｐ+ 型層相互間の間隔を狭く設定す
ればそこに拡がる空乏層が互いに連結し、いわゆるピン
チオフ状態となる。その結果、ショットキー障壁５１に
かかる電界が低減されることになり、逆電圧印加時の漏
れ電流を著しく低減できる。また、逆電圧印加時におい
てｐ+ 型層７部分の降伏電圧が最も低くなり、過電圧に
対する耐性が向上することは前記した第一の実施例と同
様である。したがって、本実施例では逆電圧特性ならび
に過電圧耐量を同時に改善したショットキーダイオード
となる。
る動作および各部の作用は前記と同様である。カソード
電極６がショットキー金属に対して正電位となる向きの
逆電圧が印加された場合、空乏層はｐ+ 型層４，ｐ+ 型
層７およびｐ+ 型層１１のそれぞれの接合からｎ- 型層
３内に拡がるが、各ｐ+ 型層相互間の間隔を狭く設定す
ればそこに拡がる空乏層が互いに連結し、いわゆるピン
チオフ状態となる。その結果、ショットキー障壁５１に
かかる電界が低減されることになり、逆電圧印加時の漏
れ電流を著しく低減できる。また、逆電圧印加時におい
てｐ+ 型層７部分の降伏電圧が最も低くなり、過電圧に
対する耐性が向上することは前記した第一の実施例と同
様である。したがって、本実施例では逆電圧特性ならび
に過電圧耐量を同時に改善したショットキーダイオード
となる。
【００２０】図４は本発明の第三の実施例であるショッ
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図１に示した第一の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図４では、ｐ+ 型４よりも内側の主な機能領域とな
る部分において、他方の主表面からｎ- 型層３内にｐ+
型層４よりも低濃度のｐ- 型層９が複数個設けられてい
る。ショットキーダイオードの主たる動作および各部の
作用は前記と同様である。この実施例では比較的低濃度
の複数個のｐ- 型層９が新規な点である。
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図１に示した第一の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図４では、ｐ+ 型４よりも内側の主な機能領域とな
る部分において、他方の主表面からｎ- 型層３内にｐ+
型層４よりも低濃度のｐ- 型層９が複数個設けられてい
る。ショットキーダイオードの主たる動作および各部の
作用は前記と同様である。この実施例では比較的低濃度
の複数個のｐ- 型層９が新規な点である。
【００２１】かかる構造にすれば、カソード電極６がシ
ョットキー金属に対して正電位となる向きの逆電圧が印
加された場合、空乏層は、ショットキー障壁５１の部分
ではｎ- 型層３にのみ拡がるが、ｐ- 型層９の部分では
ｎ- 型層３とともにｐ- 型層９内にも拡がる。ｐ- 型層
９の不純物濃度を低く設定すれば、そこに拡がる空乏層
の先端がショットキー金属とオーム性接触した他方の主
表面に到達するといわゆるパンチスルー現象により電圧
降伏が起こる。このパンチスルー開始電圧をショットキ
ー障壁５１およびガードリングのｐ+ 型層４の部分の降
伏電圧より低くなるようにｐ- 型層９の不純物量を設定
する。例えば、ｎ- 型層３の抵抗率４０Ωcm，厚さを２
０μｍとし、ｐ- 型層９の深さを約３μｍ，平均不純物
濃度を３.０×１０15cm-3 とすれば、ショットキー障壁
の降伏電圧が約５００Ｖに対してｐ- 型層９でのパンチ
スルー電圧が約４００Ｖになる。したがって、印加する
逆電圧を高くしたときｐ- 型層９部分で降伏が起こり、
さらに高い電圧は素子にはかからない。サージ逆電流が
全てこの部分に流れるので逆電流に弱いショットキー障
壁部分の通電を未然に阻止できる。この結果、過電圧が
印加される時間が短時間であれば熱破壊に至ることがな
く、過電圧に対する耐性の強いダイオードとなる。
ョットキー金属に対して正電位となる向きの逆電圧が印
加された場合、空乏層は、ショットキー障壁５１の部分
ではｎ- 型層３にのみ拡がるが、ｐ- 型層９の部分では
ｎ- 型層３とともにｐ- 型層９内にも拡がる。ｐ- 型層
９の不純物濃度を低く設定すれば、そこに拡がる空乏層
の先端がショットキー金属とオーム性接触した他方の主
表面に到達するといわゆるパンチスルー現象により電圧
降伏が起こる。このパンチスルー開始電圧をショットキ
ー障壁５１およびガードリングのｐ+ 型層４の部分の降
伏電圧より低くなるようにｐ- 型層９の不純物量を設定
する。例えば、ｎ- 型層３の抵抗率４０Ωcm，厚さを２
０μｍとし、ｐ- 型層９の深さを約３μｍ，平均不純物
濃度を３.０×１０15cm-3 とすれば、ショットキー障壁
の降伏電圧が約５００Ｖに対してｐ- 型層９でのパンチ
スルー電圧が約４００Ｖになる。したがって、印加する
逆電圧を高くしたときｐ- 型層９部分で降伏が起こり、
さらに高い電圧は素子にはかからない。サージ逆電流が
全てこの部分に流れるので逆電流に弱いショットキー障
壁部分の通電を未然に阻止できる。この結果、過電圧が
印加される時間が短時間であれば熱破壊に至ることがな
く、過電圧に対する耐性の強いダイオードとなる。
【００２２】図５は本発明の第四の実施例であるショッ
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図４に示した第三の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図５では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内にｐ+ 型層４よりも低濃度のｐ
- 型層９が複数個設けられているのは前記の第三の実施
例と同じであるが、さらに、ｎ- 型層３内に比較的高濃
度のｐ+ 型層１１が複数個設けられている点が新規な点
である。ｐ+ 型層１１は、ｐ+ 型層４とｐ- 型層９の間
及びｐ- 型層９間に設けられる。ｐ+ 型層１１の不純物
濃度および深さは前記の図３に示した第二の実施例と同
じである。これらのｐ+ 型層１１ならびにｐ- 型層９の
作用効果は前記第二ならびに第三の実施例で述べたと同
様であり、本実施例でも逆電圧特性ならびに過電圧耐量
を同時に改善することができる。
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図４に示した第三の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図５では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内にｐ+ 型層４よりも低濃度のｐ
- 型層９が複数個設けられているのは前記の第三の実施
例と同じであるが、さらに、ｎ- 型層３内に比較的高濃
度のｐ+ 型層１１が複数個設けられている点が新規な点
である。ｐ+ 型層１１は、ｐ+ 型層４とｐ- 型層９の間
及びｐ- 型層９間に設けられる。ｐ+ 型層１１の不純物
濃度および深さは前記の図３に示した第二の実施例と同
じである。これらのｐ+ 型層１１ならびにｐ- 型層９の
作用効果は前記第二ならびに第三の実施例で述べたと同
様であり、本実施例でも逆電圧特性ならびに過電圧耐量
を同時に改善することができる。
【００２３】図６は本発明の第五の実施例であるショッ
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図５に示した第四の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図６では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内に比較的高濃度のｐ+ 型層１１
が複数個設けられているのは前記の第四の実施例と同じ
であるが、さらに、隣り合ったｐ+ 型層１１間にｐ+ 型
層１１よりも低不純物濃度のｐ- 型層９１が複数個設け
られていることが新規な点である。
トキーダイオードの断面図である。図中の各部に付した
構成部分の符号が図５に示した第四の実施例と同じ部分
はその構造，伝導型および作用が等しい部分を指してい
る。図６では、主な機能領域となる部分において他方の
主表面からｎ- 型層３内に比較的高濃度のｐ+ 型層１１
が複数個設けられているのは前記の第四の実施例と同じ
であるが、さらに、隣り合ったｐ+ 型層１１間にｐ+ 型
層１１よりも低不純物濃度のｐ- 型層９１が複数個設け
られていることが新規な点である。
【００２４】この場合、ｐ- 型層を挟む二つのｐ+ 型層
１１の間隔すなわちｐ- 型層９１の幅は前記した第四の
実施例より広く設定される。むしろ、第四の実施例にお
けるｐ- 型層９を挟む隣り合った二つのｐ+ 型層１１の
間隔を狭くして、それそれが介在するｐ- 型層９に接し
た構造としたものである。ｐ+ 型層４，ｐ+ 型層１１お
よびｐ- 型層９１の各部の不純物濃度，深さは前記第四
の実施例のそれぞれｐ+ 型層４，ｐ+ 型層１１およびｐ
- 型層９と同じである。ｐ+ 型層１１のピンチオフ作用
による漏れ電流の低減効果は前記と同様であり、また、
ｐ- 型層９１のパンチスルーによる低い降伏電圧の効果
は前記した第四の実施例と同様である。本実施例では、
さらに逆電圧の印加時の漏れ電流の低減をいっそう確実
にできる。前記の第四の実施例では、ｐ+ 型層１１およ
びｐ- 型層９に拡がる空乏層が互いに連結し、いわゆる
ピンチオフ状態となり、ショットキー障壁５１にかかる
電界が低減されることによって漏れ電流が低減される。
しかし、ｐ- 型層９内にも空乏層が拡がるので、隣なり
のｐ+ 型層１１との間に拡がる空乏層の幅が少なくな
り、期待したピンチオフ作用が損なわれ易い。本実施例
ではｐ+ 型層１１およびｐ- 型層９1を互いに接触させ
連結しているので、ピンチオフ作用が損なわれない。
１１の間隔すなわちｐ- 型層９１の幅は前記した第四の
実施例より広く設定される。むしろ、第四の実施例にお
けるｐ- 型層９を挟む隣り合った二つのｐ+ 型層１１の
間隔を狭くして、それそれが介在するｐ- 型層９に接し
た構造としたものである。ｐ+ 型層４，ｐ+ 型層１１お
よびｐ- 型層９１の各部の不純物濃度，深さは前記第四
の実施例のそれぞれｐ+ 型層４，ｐ+ 型層１１およびｐ
- 型層９と同じである。ｐ+ 型層１１のピンチオフ作用
による漏れ電流の低減効果は前記と同様であり、また、
ｐ- 型層９１のパンチスルーによる低い降伏電圧の効果
は前記した第四の実施例と同様である。本実施例では、
さらに逆電圧の印加時の漏れ電流の低減をいっそう確実
にできる。前記の第四の実施例では、ｐ+ 型層１１およ
びｐ- 型層９に拡がる空乏層が互いに連結し、いわゆる
ピンチオフ状態となり、ショットキー障壁５１にかかる
電界が低減されることによって漏れ電流が低減される。
しかし、ｐ- 型層９内にも空乏層が拡がるので、隣なり
のｐ+ 型層１１との間に拡がる空乏層の幅が少なくな
り、期待したピンチオフ作用が損なわれ易い。本実施例
ではｐ+ 型層１１およびｐ- 型層９1を互いに接触させ
連結しているので、ピンチオフ作用が損なわれない。
【００２５】図７は、本発明を適用したショットキーダ
イオードを用いて、電動機駆動用インバータを構成した
一例を示したものである。六個のスイッチング素子，Ｓ
Ｗ11，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ
３２と本発明を適用した六個のダイオードＳＤ１１，Ｓ
Ｄ１２，ＳＤ２１，ＳＤ２２，ＳＤ３１，ＳＤ３３によ
り、三相誘導電動機を制御する例である。適用されるダ
イオードは整流ダイオードとして作用するとともに、逆
方向の過電圧をクランプする作用を有し、回路のＬＣ等
による損失を吸収して異常な電圧の発生を防止する作用
があるので、これらの機能素子に過電圧抑制の受動回路
を併設することなく電磁ノイズの少なく、かつ高速で動
作するインバータ装置が簡単な回路構成で実現できる。
なお、本実施例では電動機駆動用のインバータ装置への
適用例を例示したが、スイッチング素子にダイオードを
並列接続して使われる他の変換装置、例えばＡＣ−ＤＣ
コンバータ，ＤＣ−ＤＣコンバータ，チョッパーなどの
電力用変換装置などへも適用できるものである。
イオードを用いて、電動機駆動用インバータを構成した
一例を示したものである。六個のスイッチング素子，Ｓ
Ｗ11，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ
３２と本発明を適用した六個のダイオードＳＤ１１，Ｓ
Ｄ１２，ＳＤ２１，ＳＤ２２，ＳＤ３１，ＳＤ３３によ
り、三相誘導電動機を制御する例である。適用されるダ
イオードは整流ダイオードとして作用するとともに、逆
方向の過電圧をクランプする作用を有し、回路のＬＣ等
による損失を吸収して異常な電圧の発生を防止する作用
があるので、これらの機能素子に過電圧抑制の受動回路
を併設することなく電磁ノイズの少なく、かつ高速で動
作するインバータ装置が簡単な回路構成で実現できる。
なお、本実施例では電動機駆動用のインバータ装置への
適用例を例示したが、スイッチング素子にダイオードを
並列接続して使われる他の変換装置、例えばＡＣ−ＤＣ
コンバータ，ＤＣ−ＤＣコンバータ，チョッパーなどの
電力用変換装置などへも適用できるものである。
【００２６】上記実施例では半導体基体１の伝導型をｎ
型の場合を示したが、記述した伝導型を全て反対伝導型
にすればｐ型の場合にも適用される。
型の場合を示したが、記述した伝導型を全て反対伝導型
にすればｐ型の場合にも適用される。
【００２７】
【発明の効果】本発明によれば、逆方向の過電圧に対す
る耐性の優れた高耐圧，大電流のショットキーダイオー
ドが得られる。従って、本発明によるショットキーダイ
オードをインバータ装置などの電力の変換回路に適用す
れば、簡単な回路構成で電圧ノイズの発生が抑制された
高周波低損失の変換器が実現できる。
る耐性の優れた高耐圧，大電流のショットキーダイオー
ドが得られる。従って、本発明によるショットキーダイ
オードをインバータ装置などの電力の変換回路に適用す
れば、簡単な回路構成で電圧ノイズの発生が抑制された
高周波低損失の変換器が実現できる。
【図１】本発明を適用したショットキーダイオードの第
一の実施例を示す断面図。
一の実施例を示す断面図。
【図２】従来技術を示す断面図。
【図３】本発明を適用したショットキーダイオードの第
二の実施例を示す断面図。
二の実施例を示す断面図。
【図４】本発明を適用したショットキーダイオードの第
三の実施例を示す断面図。
三の実施例を示す断面図。
【図５】本発明を適用したショットキーダイオードの第
四の実施例を示す断面図。
四の実施例を示す断面図。
【図６】本発明を適用したショットキーダイオードの第
五の実施例を示す断面図。
五の実施例を示す断面図。
【図７】本発明を適用したショットキーダイオードを電
動機駆動用インバータに使用した例の回路構成図。
動機駆動用インバータに使用した例の回路構成図。
１…半導体基体、２…ｎ+ 型層、３…ｎ- 型層、４…ガ
ードリングとなるｐ+型層、５…アノード電極となるシ
ョットキー金属、６…カソード電極、７…比較的深い高
濃度ｐ+ 型層、９，９１…ｐ- 型層、１１…ｐ+ 型層、
５１…ショットキー障壁。
ードリングとなるｐ+型層、５…アノード電極となるシ
ョットキー金属、６…カソード電極、７…比較的深い高
濃度ｐ+ 型層、９，９１…ｐ- 型層、１１…ｐ+ 型層、
５１…ショットキー障壁。
Claims (10)
- 【請求項１】一対の主表面を有する第一導電型の半導体
基体と、前記半導体基体の一方の主表面に形成され、前
記半導体基体との間にショットキー障壁をなすショット
キー金属と、前記ショットキー金属の終端部分において
前記ショットキー金属とオーム性接触し、前記半導体基
体とｐｎ接合を形成する第二導電型の第一半導体層と、
前記半導体基体の他方の主表面において、前記半導体基
体にオーム性低抵抗接触するカソード電極と、前記半導
体基体の前記一方の主表面において前記ショットキー金
属と接触し、前記半導体基体との間にｐｎ接合を形成す
る第二導電型の複数の第二半導体層と、を有し、前記第
二半導体層のｐｎ接合の降伏電圧が他の部分より低いこ
とを特徴とするショットキーダイオード。 - 【請求項２】一対の主表面を有する第一導電型の半導体
基体と、前記半導体基体の一方の主表面に形成され、前
記半導体基体との間にショットキー障壁をなすショット
キー金属と、前記ショットキー金属の終端部分において
前記ショットキー金属とオーム性接触し、前記半導体基
体とｐｎ接合を形成する第二導電型の第一半導体層と、
前記半導体基体の他方の主表面において、前記半導体基
体にオーム性低抵抗接触されるカソード電極と、前記半
導体基体の前記一方の主表面において前記ショットキー
金属と接触し、前記半導体基体との間に、前記第一半導
体層が形成するｐｎ接合よりも深いｐｎ接合を形成する
第二導電型の複数の第二半導体層と、を有することを特
徴とするショットキーダイオード。 - 【請求項３】請求項２において、さらに、前記半導体基
体の前記一方の主表面において前記ショットキー金属と
接触し、前記半導体基体との間にｐｎ接合を形成する第
二導電型の複数の第三半導体層を有することを特徴とす
るショットキーダイオード。 - 【請求項４】請求項３において、第一，二及び三半導体
層相互の間隔が、各半導体層より拡がる空乏層が、逆電
圧が印加された時に、互いに繋がるよう設定されたこと
を特徴とするショットキーダイオード。 - 【請求項５】一対の主表面を有する第一導電型の半導体
基体と、前記半導体基体の一方の主表面に形成され、前
記半導体基体との間にショットキー障壁をなすショット
キー金属と、前記ショットキー金属の終端部分において
前記ショットキー金属とオーム性接触し、前記半導体基
体とｐｎ接合を形成する第二導電型の第一半導体層と、
前記半導体基体の他方の主表面において、前記半導体基
体にオーム性低抵抗接触するカソード電極と、前記半導
体基体の前記一方の主表面において前記ショットキー金
属とオーム性接触し、前記半導体基体との間にｐｎ接合
を形成する、前記第一半導体層よりも低不純物濃度の第
二導電型の複数の第二半導体層と、を有することを特徴
とするショットキーダイオード。 - 【請求項６】請求項５において、前記第二半導体層の不
純物濃度が、素子の逆耐電圧の値が前記第二半導体層内
に拡がる空乏層が前記一方の主表面に到達するパンチス
ルー電圧によって制限されるように設定されたことを特
徴とするショットキーダイオード。 - 【請求項７】請求項６において、さらに、前記半導体基
体の前記一方の主表面において前記ショットキー金属と
接触し、前記半導体基体との間にｐｎ接合を形成する前
記第二半導体層よりも高不純物濃度の第二導電型の複数
の第三半導体層を有することを特徴とするショットキー
ダイオード。 - 【請求項８】請求項７において、第一，二及び三半導体
層相互の間隔が、各半導体層より拡がる空乏層が、逆電
圧が印加された時に、互いに繋がるよう設定されたこと
を特徴とするショットキーダイオード。 - 【請求項９】請求項７において、前記第二半導体層と前
記第三半導体層とが互いに接する部分を有することを特
徴とするショットキーダイオード。 - 【請求項１０】並列接続される半導体スイッチング素子
と整流ダイオードを備える電力変換器において、該整流
ダイオードが請求項１〜９のいずれか１項に記載のショ
ットキーダイオードであることを特徴とする電力変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283198A JP3616258B2 (ja) | 1998-08-28 | 1998-08-28 | ショットキーダイオードおよびそれを用いた電力変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24283198A JP3616258B2 (ja) | 1998-08-28 | 1998-08-28 | ショットキーダイオードおよびそれを用いた電力変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077682A true JP2000077682A (ja) | 2000-03-14 |
| JP3616258B2 JP3616258B2 (ja) | 2005-02-02 |
Family
ID=17094948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24283198A Expired - Fee Related JP3616258B2 (ja) | 1998-08-28 | 1998-08-28 | ショットキーダイオードおよびそれを用いた電力変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3616258B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246714A (ja) * | 2001-02-21 | 2002-08-30 | Kyocera Corp | セラミック回路基板 |
| KR100503936B1 (ko) * | 2001-08-22 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| US7135718B2 (en) | 2002-02-20 | 2006-11-14 | Shindengen Electric Manufacturing Co., Ltd. | Diode device and transistor device |
| JP2007220878A (ja) * | 2006-02-16 | 2007-08-30 | Shindengen Electric Mfg Co Ltd | 炭化珪素半導体装置 |
| JP2008042198A (ja) * | 2006-08-01 | 2008-02-21 | Cree Inc | 半導体デバイス及びその製造方法 |
| JP2008519448A (ja) * | 2004-11-08 | 2008-06-05 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体デバイスおよび半導体デバイスの製造方法 |
| JP2011078187A (ja) * | 2009-09-30 | 2011-04-14 | Hitachi Ltd | 半導体装置、及びそれを用いた電力変換装置 |
| JP2011521471A (ja) * | 2008-05-21 | 2011-07-21 | クリー インコーポレイテッド | 電流サージ能力を有する接合型バリアショットキーダイオード |
| JP2012182405A (ja) * | 2011-03-03 | 2012-09-20 | Toshiba Corp | 半導体整流装置 |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| WO2014085159A1 (en) * | 2012-11-27 | 2014-06-05 | Cree, Inc. | Schottky diodes and method of manufacturing the same |
| KR20140099879A (ko) * | 2011-12-01 | 2014-08-13 | 로베르트 보쉬 게엠베하 | 고전압-트렌치-접합-장벽-쇼트키 다이오드 |
| CN104347685A (zh) * | 2013-07-31 | 2015-02-11 | 株式会社东芝 | 半导体装置 |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| CN105826399A (zh) * | 2016-05-25 | 2016-08-03 | 上海安微电子有限公司 | 一种多混合结构的软快恢复二极管及其制备方法 |
| CN107946352A (zh) * | 2017-09-20 | 2018-04-20 | 重庆中科渝芯电子有限公司 | 一种欧姆接触和肖特基接触超级势垒整流器及其制作方法 |
| CN107946270A (zh) * | 2011-10-17 | 2018-04-20 | 罗姆股份有限公司 | 芯片二极管以及双向齐纳二极管芯片 |
| CN108475703A (zh) * | 2016-01-05 | 2018-08-31 | 三菱电机株式会社 | 碳化硅半导体装置 |
-
1998
- 1998-08-28 JP JP24283198A patent/JP3616258B2/ja not_active Expired - Fee Related
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246714A (ja) * | 2001-02-21 | 2002-08-30 | Kyocera Corp | セラミック回路基板 |
| KR100503936B1 (ko) * | 2001-08-22 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| US7135718B2 (en) | 2002-02-20 | 2006-11-14 | Shindengen Electric Manufacturing Co., Ltd. | Diode device and transistor device |
| JP2008519448A (ja) * | 2004-11-08 | 2008-06-05 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体デバイスおよび半導体デバイスの製造方法 |
| US8816467B2 (en) | 2004-11-08 | 2014-08-26 | Robert Bosch Gmbh | Semiconductor device and method for manufacturing same |
| JP2007220878A (ja) * | 2006-02-16 | 2007-08-30 | Shindengen Electric Mfg Co Ltd | 炭化珪素半導体装置 |
| JP2008042198A (ja) * | 2006-08-01 | 2008-02-21 | Cree Inc | 半導体デバイス及びその製造方法 |
| US8330244B2 (en) | 2006-08-01 | 2012-12-11 | Cree, Inc. | Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8653534B2 (en) | 2008-05-21 | 2014-02-18 | Cree, Inc. | Junction Barrier Schottky diodes with current surge capability |
| JP2011521471A (ja) * | 2008-05-21 | 2011-07-21 | クリー インコーポレイテッド | 電流サージ能力を有する接合型バリアショットキーダイオード |
| US8853736B2 (en) | 2009-09-30 | 2014-10-07 | Hitachi, Ltd. | Semiconductor device and power converter using it |
| JP2011078187A (ja) * | 2009-09-30 | 2011-04-14 | Hitachi Ltd | 半導体装置、及びそれを用いた電力変換装置 |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| JP2012182405A (ja) * | 2011-03-03 | 2012-09-20 | Toshiba Corp | 半導体整流装置 |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| CN107946270A (zh) * | 2011-10-17 | 2018-04-20 | 罗姆股份有限公司 | 芯片二极管以及双向齐纳二极管芯片 |
| US10593814B2 (en) | 2011-10-17 | 2020-03-17 | Rohm Co., Ltd. | Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit |
| JP2015504610A (ja) * | 2011-12-01 | 2015-02-12 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 高電圧トレンチ接合ショットキーバリアダイオード |
| KR20140099879A (ko) * | 2011-12-01 | 2014-08-13 | 로베르트 보쉬 게엠베하 | 고전압-트렌치-접합-장벽-쇼트키 다이오드 |
| KR101981824B1 (ko) | 2011-12-01 | 2019-05-23 | 로베르트 보쉬 게엠베하 | 고전압-트렌치-접합-장벽-쇼트키 다이오드 |
| US9318624B2 (en) | 2012-11-27 | 2016-04-19 | Cree, Inc. | Schottky structure employing central implants between junction barrier elements |
| US9831355B2 (en) | 2012-11-27 | 2017-11-28 | Cree, Inc. | Schottky structure employing central implants between junction barrier elements |
| WO2014085159A1 (en) * | 2012-11-27 | 2014-06-05 | Cree, Inc. | Schottky diodes and method of manufacturing the same |
| JP2015032627A (ja) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | 半導体装置 |
| CN104347685A (zh) * | 2013-07-31 | 2015-02-11 | 株式会社东芝 | 半导体装置 |
| CN108475703A (zh) * | 2016-01-05 | 2018-08-31 | 三菱电机株式会社 | 碳化硅半导体装置 |
| CN108475703B (zh) * | 2016-01-05 | 2021-05-18 | 三菱电机株式会社 | 碳化硅半导体装置 |
| CN105826399A (zh) * | 2016-05-25 | 2016-08-03 | 上海安微电子有限公司 | 一种多混合结构的软快恢复二极管及其制备方法 |
| CN107946352A (zh) * | 2017-09-20 | 2018-04-20 | 重庆中科渝芯电子有限公司 | 一种欧姆接触和肖特基接触超级势垒整流器及其制作方法 |
| CN107946352B (zh) * | 2017-09-20 | 2023-10-24 | 重庆中科渝芯电子有限公司 | 一种欧姆接触和肖特基接触超级势垒整流器及其制作方法 |
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| Publication number | Publication date |
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