JPH0766433A - 半導体整流素子 - Google Patents
半導体整流素子Info
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- JPH0766433A JPH0766433A JP5211576A JP21157693A JPH0766433A JP H0766433 A JPH0766433 A JP H0766433A JP 5211576 A JP5211576 A JP 5211576A JP 21157693 A JP21157693 A JP 21157693A JP H0766433 A JPH0766433 A JP H0766433A
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- Japan
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
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- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 これまでの素子に比べて、大電流時において
も高速度でターンオフし、かつ、オフ時のリーク電流が
少ない半導体整流素子を提供する。 【構成】 ｎ型の半導体基体層１と、半導体基体層１の
一方の面に接合されたｎ＋型の半導体層２と、一方の面
が半導体基体層１の他方の面と同一レベルにあり、他方
の面が半導体基体層１の内部に達する少なくとも１つの
ｐ＋型の半導体領域３と、半導体基体層１の他方の面の
露出部にショットキー接合され、ｐ＋型の半導体領域３
の一方の面にオーミック接合されるアノード電極４と、
半導体層２にオーミック接合されるカソード電極５とか
らなり、ｐ＋型の半導体領域３とｎ型の半導体基体層１
との間にｐｎ接合を形成させる半導体整流素子におい
て、ｐ＋型の半導体領域３のバンドギャップと、ｎ型の
半導体基体層１及びｎ＋型の半導体層２のバンドギャッ
プとがそれぞれ異なるような半導体材料で構成される。
も高速度でターンオフし、かつ、オフ時のリーク電流が
少ない半導体整流素子を提供する。 【構成】 ｎ型の半導体基体層１と、半導体基体層１の
一方の面に接合されたｎ＋型の半導体層２と、一方の面
が半導体基体層１の他方の面と同一レベルにあり、他方
の面が半導体基体層１の内部に達する少なくとも１つの
ｐ＋型の半導体領域３と、半導体基体層１の他方の面の
露出部にショットキー接合され、ｐ＋型の半導体領域３
の一方の面にオーミック接合されるアノード電極４と、
半導体層２にオーミック接合されるカソード電極５とか
らなり、ｐ＋型の半導体領域３とｎ型の半導体基体層１
との間にｐｎ接合を形成させる半導体整流素子におい
て、ｐ＋型の半導体領域３のバンドギャップと、ｎ型の
半導体基体層１及びｎ＋型の半導体層２のバンドギャッ
プとがそれぞれ異なるような半導体材料で構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体整流素子、特
に、これまでの素子に比べて、リ−ク電流を低減させ、
大電流通流時においても高速度でターンオフさせること
が可能な半導体整流素子に関する。
に、これまでの素子に比べて、リ−ク電流を低減させ、
大電流通流時においても高速度でターンオフさせること
が可能な半導体整流素子に関する。
【０００２】
【従来の技術】これまでに、半導体整流素子における代
表的なものとしては、ショットキ−ダイオ−ドやｐｎダ
イオ−ドが知られている。ところで、ショットキ−ダイ
オ−ドは、ｐｎダイオ−ドに比べると、導通時における
順方向電圧降下が小さいという長所を有するものの、耐
圧を高めることが難しく、逆方向のリ−ク電流が大きい
という短所を有している。
表的なものとしては、ショットキ−ダイオ−ドやｐｎダ
イオ−ドが知られている。ところで、ショットキ−ダイ
オ−ドは、ｐｎダイオ−ドに比べると、導通時における
順方向電圧降下が小さいという長所を有するものの、耐
圧を高めることが難しく、逆方向のリ−ク電流が大きい
という短所を有している。
【０００３】そこで、この短所を改良するために、ショ
ットキーダイオードに関しては、逆方向のリーク電流の
低減を図る手段が既にいくつか提案されており、その例
としては、例えば、特公昭５９−３５１８３号、特開昭
５９−１１５５６６号、または、特開昭６０−７４５８
２号に開示の手段を挙げることができる。
ットキーダイオードに関しては、逆方向のリーク電流の
低減を図る手段が既にいくつか提案されており、その例
としては、例えば、特公昭５９−３５１８３号、特開昭
５９−１１５５６６号、または、特開昭６０−７４５８
２号に開示の手段を挙げることができる。
【０００４】これらの手段は、いずれも、ショットキー
接合部に隣接させて、半導体基板領域を構成する半導体
の導電型と異なる導電型の複数の半導体領域を所定間隔
で併設させ、ショットキーダイオードに逆方向電圧が印
加された際に、前記半導体基板領域と前記異なる導電型
の複数の半導体領域との間のｐｎ接合を逆バイアスする
ことにより、前記半導体基板領域内に空乏層を拡張さ
せ、それによって前記異なる導電型の複数の半導体領域
の相互間をピンチオフさせるようにしている。
接合部に隣接させて、半導体基板領域を構成する半導体
の導電型と異なる導電型の複数の半導体領域を所定間隔
で併設させ、ショットキーダイオードに逆方向電圧が印
加された際に、前記半導体基板領域と前記異なる導電型
の複数の半導体領域との間のｐｎ接合を逆バイアスする
ことにより、前記半導体基板領域内に空乏層を拡張さ
せ、それによって前記異なる導電型の複数の半導体領域
の相互間をピンチオフさせるようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記開
示の手段においては、ショットキーダイオードに逆方向
電圧が印加された際に、前記半導体基板領域と前記異な
る導電型の複数の半導体領域との間のｐｎ接合から前記
半導体基板領域内に空乏層を拡張させ、前記異なる導電
型の複数の半導体領域の相互間がピンチオフさせるもの
であるため、ショットキーダイオードに順方向電圧が印
加され、大きな通流電流が流れると、ショットキーダイ
オード内に形成された前記ｐｎ接合が順バイアス状態に
なってビルドアップを引き起こし、その結果、高不純物
濃度の半導体内にある多数キャリアの注入が行われるよ
うになる。
示の手段においては、ショットキーダイオードに逆方向
電圧が印加された際に、前記半導体基板領域と前記異な
る導電型の複数の半導体領域との間のｐｎ接合から前記
半導体基板領域内に空乏層を拡張させ、前記異なる導電
型の複数の半導体領域の相互間がピンチオフさせるもの
であるため、ショットキーダイオードに順方向電圧が印
加され、大きな通流電流が流れると、ショットキーダイ
オード内に形成された前記ｐｎ接合が順バイアス状態に
なってビルドアップを引き起こし、その結果、高不純物
濃度の半導体内にある多数キャリアの注入が行われるよ
うになる。
【０００６】このため、前記開示の手段は、ショットキ
ーダイオードのターンオフ時に、リカバリー電流となる
残留キャリアが増大して、ターンオフ時間が著しく増加
するようになり、高速動作可能なショットキーダイオー
ドが実現できないという問題を有している。
ーダイオードのターンオフ時に、リカバリー電流となる
残留キャリアが増大して、ターンオフ時間が著しく増加
するようになり、高速動作可能なショットキーダイオー
ドが実現できないという問題を有している。
【０００７】また、前記開示の手段においては、リーク
電流を低減させるために、隣り合うｐｎ接合の間隔を充
分小さくし、ショットキー接合近傍の電界強度を低減さ
せることが必要になるが、この必要性を満たすような構
成にすれば、順方向電流通路が狭められ、その部分の順
方向電圧降下が大きくなってしまうため、現実のショッ
トキーダイオードにおいては、隣り合うｐｎ接合の間隔
を充分に小さくすることができず、リーク電流を充分低
減させることができないいう問題があった。
電流を低減させるために、隣り合うｐｎ接合の間隔を充
分小さくし、ショットキー接合近傍の電界強度を低減さ
せることが必要になるが、この必要性を満たすような構
成にすれば、順方向電流通路が狭められ、その部分の順
方向電圧降下が大きくなってしまうため、現実のショッ
トキーダイオードにおいては、隣り合うｐｎ接合の間隔
を充分に小さくすることができず、リーク電流を充分低
減させることができないいう問題があった。
【０００８】本発明は、前述の問題点を除くものであっ
て、これまでの素子に比べて、大電流時においても高速
度でターンオフし、かつ、オフ時のリーク電流が少ない
半導体整流素子を提供することにある。
て、これまでの素子に比べて、大電流時においても高速
度でターンオフし、かつ、オフ時のリーク電流が少ない
半導体整流素子を提供することにある。
【０００９】
【課題を解決するための手段】前記目的の達成のため
に、本発明は、第１導電型の半導体基体層と、前記半導
体基体層の一方の面に接合された第１導電型の高不純物
濃度の半導体層と、一方の面が前記半導体基体層の他方
の面と同一レベルにあり、他方の面が前記半導体基体層
の内部に達する１つまたはそれ以上の第２導電型の高不
純物濃度の半導体領域と、前記半導体基体層の他方の面
の露出部にショットキー接触され、かつ、前記第２導電
型の高不純物濃度の半導体領域の一方の面にオーミック
接触される第１主電極と、前記第１導電型の高不純物濃
度の半導体層にオーミック接触される第２主電極とから
なり、前記第２導電型の高不純物濃度の半導体領域と前
記半導体基体層との間にｐｎ接合を形成させる半導体整
流素子において、前記第２導電型の高不純物濃度の半導
体領域と前記半導体基体層及び前記第１導電型の高不純
物濃度の半導体層とが、それぞれ異なるバンドギャップ
を有する半導体材料で構成されている手段を具備する。
に、本発明は、第１導電型の半導体基体層と、前記半導
体基体層の一方の面に接合された第１導電型の高不純物
濃度の半導体層と、一方の面が前記半導体基体層の他方
の面と同一レベルにあり、他方の面が前記半導体基体層
の内部に達する１つまたはそれ以上の第２導電型の高不
純物濃度の半導体領域と、前記半導体基体層の他方の面
の露出部にショットキー接触され、かつ、前記第２導電
型の高不純物濃度の半導体領域の一方の面にオーミック
接触される第１主電極と、前記第１導電型の高不純物濃
度の半導体層にオーミック接触される第２主電極とから
なり、前記第２導電型の高不純物濃度の半導体領域と前
記半導体基体層との間にｐｎ接合を形成させる半導体整
流素子において、前記第２導電型の高不純物濃度の半導
体領域と前記半導体基体層及び前記第１導電型の高不純
物濃度の半導体層とが、それぞれ異なるバンドギャップ
を有する半導体材料で構成されている手段を具備する。
【００１０】
【作用】前記手段によれば、本発明による半導体整流素
子は、第２導電型の高不純物濃度の半導体領域と第１導
電型の半導体基体層及び第１導電型の高不純物濃度の半
導体層とが、それぞれ異なるバンドギャップを有する半
導体材料で構成されている。
子は、第２導電型の高不純物濃度の半導体領域と第１導
電型の半導体基体層及び第１導電型の高不純物濃度の半
導体層とが、それぞれ異なるバンドギャップを有する半
導体材料で構成されている。
【００１１】この場合に、第１導電型の半導体基体層
を、例えば、炭化珪素（ＳｉＣ）のように広いバンドギ
ャップを有する半導体で構成すると、ショットキー接合
とｐｎ接合との複合構造の既知の半導体整流素子におい
ては、前記ｐｎ接合の接合電位が、シリコン（Ｓｉ）半
導体である場合に、約０．７乃至０．９Ｖ程度になるの
に対し、本発明による半導体整流素子においては、前記
ｐｎ接合の接合電位が約２Ｖ程度と大きくなるので、本
発明による半導体整流素子は、通流電流が大きくなる範
囲まで前記ｐｎ接合のビルドアップを防ぐことができ、
前記第１導電型の半導体基体層への少数キャリアの注入
を防止することができる。
を、例えば、炭化珪素（ＳｉＣ）のように広いバンドギ
ャップを有する半導体で構成すると、ショットキー接合
とｐｎ接合との複合構造の既知の半導体整流素子におい
ては、前記ｐｎ接合の接合電位が、シリコン（Ｓｉ）半
導体である場合に、約０．７乃至０．９Ｖ程度になるの
に対し、本発明による半導体整流素子においては、前記
ｐｎ接合の接合電位が約２Ｖ程度と大きくなるので、本
発明による半導体整流素子は、通流電流が大きくなる範
囲まで前記ｐｎ接合のビルドアップを防ぐことができ、
前記第１導電型の半導体基体層への少数キャリアの注入
を防止することができる。
【００１２】このため、本発明による半導体整流素子
は、ターンオフ時のリカバリー電流の基になる残留キャ
リアを増加させることなく、そのターンオフを高速度で
行うことができるようになる。
は、ターンオフ時のリカバリー電流の基になる残留キャ
リアを増加させることなく、そのターンオフを高速度で
行うことができるようになる。
【００１３】また、前記の場合に、第２導電型の高不純
物濃度の半導体領域を、同じく炭化珪素（ＳｉＣ）のよ
うに広いバンドギャップを有する半導体で構成すると、
多数キャリア注入時のポテンシャル障壁を既知のシリコ
ン（Ｓｉ）半導体整流素子と同等に保つことにより、タ
ーンオフ時の高速度特性を維持させた状態で、第２導電
型の高不純物濃度の半導体領域の不純物濃度を、既知の
ものより高くすることができる。
物濃度の半導体領域を、同じく炭化珪素（ＳｉＣ）のよ
うに広いバンドギャップを有する半導体で構成すると、
多数キャリア注入時のポテンシャル障壁を既知のシリコ
ン（Ｓｉ）半導体整流素子と同等に保つことにより、タ
ーンオフ時の高速度特性を維持させた状態で、第２導電
型の高不純物濃度の半導体領域の不純物濃度を、既知の
ものより高くすることができる。
【００１４】このため、本発明による半導体整流素子
は、バイアス印加時における前記第１導電型の半導体基
体層への空乏層の拡がりを大きくし、前記ｐｎ接合で挟
まれたショットキー接合の電界強度を弱める結果、逆バ
イアス印加時におけるバリアハイトの低下を防ぎ、リー
ク電流を小さく保つことができるようになる。
は、バイアス印加時における前記第１導電型の半導体基
体層への空乏層の拡がりを大きくし、前記ｐｎ接合で挟
まれたショットキー接合の電界強度を弱める結果、逆バ
イアス印加時におけるバリアハイトの低下を防ぎ、リー
ク電流を小さく保つことができるようになる。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１６】図１は、本発明に係わる半導体整流素子の
第１の実施例の要部構成を示す斜視図である。
第１の実施例の要部構成を示す斜視図である。
【００１７】図１において、１はｎ型の半導体基体層
（第１導電型の半導体基体層）、２はｎ＋型の半導体層
（第１導電型の高不純物濃度の半導体層）、３はＰ＋型
の半導体領域（第２の導電型の高不純物濃度の半導体領
域）、４はアノード電極（第１主電極）、５はカソード
電極（第２主電極）、６はＰ＋型の第２の半導体領域
（第２の導電型の高不純物濃度の第２の半導体領域）、
７は絶縁層である。この場合、Ｐ＋型の半導体領域３及
びＰ＋型の第２の半導体領域６は、それぞれシリコン
（Ｓｉ）材料によって構成され、ｎ型の半導体基体層１
及びｎ＋型の半導体層２は、それぞれ前記シリコン（Ｓ
ｉ）よりも広いバンドギャップを有する半導体材料、例
えば、炭化珪素（ＳｉＣ）によって構成される。
（第１導電型の半導体基体層）、２はｎ＋型の半導体層
（第１導電型の高不純物濃度の半導体層）、３はＰ＋型
の半導体領域（第２の導電型の高不純物濃度の半導体領
域）、４はアノード電極（第１主電極）、５はカソード
電極（第２主電極）、６はＰ＋型の第２の半導体領域
（第２の導電型の高不純物濃度の第２の半導体領域）、
７は絶縁層である。この場合、Ｐ＋型の半導体領域３及
びＰ＋型の第２の半導体領域６は、それぞれシリコン
（Ｓｉ）材料によって構成され、ｎ型の半導体基体層１
及びｎ＋型の半導体層２は、それぞれ前記シリコン（Ｓ
ｉ）よりも広いバンドギャップを有する半導体材料、例
えば、炭化珪素（ＳｉＣ）によって構成される。
【００１８】そして、ｎ型の半導体基体層１は一方の面
にｎ＋型の半導体層２の一方の面が接合され、ｎ＋型の
半導体層２は他方の面にカソード電極５がオーミック接
合される。ｎ型の半導体基体層１の他方の面には、一方
の面がｎ型の半導体基体層１の他方の面と同一レベルに
あり、他方の面がｎ型の半導体基体層１の内部に達する
複数の帯状のＰ＋型の半導体領域３が設けられ、これら
帯状のＰ＋型の半導体領域３はｎ型の半導体基体層１の
他方の面内でストライプ状になるように配置される。こ
の他に、ｎ型の半導体基体層１の他方の面には、一方の
面がｎ型の半導体基体層１の他方の面と同一レベルにあ
り、他方の面がｎ型の半導体基体層１の内部に達し、か
つ、ｎ型の半導体基体層１の隣り合った周縁部に沿って
略Ｌ字型をなすように屈曲して配置された１つの帯状の
Ｐ＋型の第２の半導体領域６が設けられる。この略Ｌ字
型のＰ＋型の第２の半導体領域６上には、前記略Ｌ字型
の一方の帯状部分６1 に沿い、かつ、その帯状部分６1
の露出面を略半分覆うようにして絶縁層７が配置され
る。ｎ型の半導体基体層１、複数の帯状のＰ＋型の半導
体領域３、１つの帯状のＰ＋型の第２の半導体領域６の
各露出部及び絶縁層７上には、アノード電極４が接合さ
れ、このアノード電極４は、ｎ型の半導体基体層１の露
出部にショットキー接触され、複数の帯状のＰ＋型の半
導体領域３及び１つの帯状のＰ＋型の第２の半導体領域
６の各露出部にオーミック接触されている。なお、複数
の帯状のＰ＋型の半導体領域３及び１つの帯状のＰ＋型
の第２の半導体領域６とｎ型の半導体基体層１とは、そ
れぞれｐｎ接合を形成している。
にｎ＋型の半導体層２の一方の面が接合され、ｎ＋型の
半導体層２は他方の面にカソード電極５がオーミック接
合される。ｎ型の半導体基体層１の他方の面には、一方
の面がｎ型の半導体基体層１の他方の面と同一レベルに
あり、他方の面がｎ型の半導体基体層１の内部に達する
複数の帯状のＰ＋型の半導体領域３が設けられ、これら
帯状のＰ＋型の半導体領域３はｎ型の半導体基体層１の
他方の面内でストライプ状になるように配置される。こ
の他に、ｎ型の半導体基体層１の他方の面には、一方の
面がｎ型の半導体基体層１の他方の面と同一レベルにあ
り、他方の面がｎ型の半導体基体層１の内部に達し、か
つ、ｎ型の半導体基体層１の隣り合った周縁部に沿って
略Ｌ字型をなすように屈曲して配置された１つの帯状の
Ｐ＋型の第２の半導体領域６が設けられる。この略Ｌ字
型のＰ＋型の第２の半導体領域６上には、前記略Ｌ字型
の一方の帯状部分６1 に沿い、かつ、その帯状部分６1
の露出面を略半分覆うようにして絶縁層７が配置され
る。ｎ型の半導体基体層１、複数の帯状のＰ＋型の半導
体領域３、１つの帯状のＰ＋型の第２の半導体領域６の
各露出部及び絶縁層７上には、アノード電極４が接合さ
れ、このアノード電極４は、ｎ型の半導体基体層１の露
出部にショットキー接触され、複数の帯状のＰ＋型の半
導体領域３及び１つの帯状のＰ＋型の第２の半導体領域
６の各露出部にオーミック接触されている。なお、複数
の帯状のＰ＋型の半導体領域３及び１つの帯状のＰ＋型
の第２の半導体領域６とｎ型の半導体基体層１とは、そ
れぞれｐｎ接合を形成している。
【００１９】次に、図２は、図１に図示されているユニ
ット部分の拡大構成図及びそのユニット部分におけるエ
ネルギバンドの状態を示す説明図であって、（ａ）は線
ａ−ａ’部分のエネルギバンドの状態、（ｂ）は拡大構
成図、（ｃ）は線ｂ−ｂ’部分のエネルギバンドの状態
を示すものである。
ット部分の拡大構成図及びそのユニット部分におけるエ
ネルギバンドの状態を示す説明図であって、（ａ）は線
ａ−ａ’部分のエネルギバンドの状態、（ｂ）は拡大構
成図、（ｃ）は線ｂ−ｂ’部分のエネルギバンドの状態
を示すものである。
【００２０】図２において、図１に示された構成要素と
同じ構成要素には同じ符号を付けている。なお、図２
（ａ）及び（ｃ）において、横軸はエネルギレベル、縦
軸は露出面からの深さを表している。
同じ構成要素には同じ符号を付けている。なお、図２
（ａ）及び（ｃ）において、横軸はエネルギレベル、縦
軸は露出面からの深さを表している。
【００２１】また、図３は、半導体整流素子のターンオ
フ時におけるリカバリー電流状態を示す動作特性図であ
って、横軸は時間、縦軸はアノード電流を表しており、
実線は本発明の第１の実施例のものの特性であり、点線
は既知のものの特性である。
フ時におけるリカバリー電流状態を示す動作特性図であ
って、横軸は時間、縦軸はアノード電流を表しており、
実線は本発明の第１の実施例のものの特性であり、点線
は既知のものの特性である。
【００２２】ここにおいて、図２及び図３を用い、本発
明の第１の実施例の動作について説明する。
明の第１の実施例の動作について説明する。
【００２３】この第１の実施例の特徴は、Ｐ＋型の半導
体領域３とｎ型の半導体基体層１とからなるｐｎ接合
を、バンドギャップの異なる半導体によって構成した
点、特に、Ｐ＋型の半導体領域３をシリコン（Ｓｉ）で
構成し、ｎ型の半導体基体層１をシリコン（Ｓｉ）より
も広いバンドギャップを有する炭化珪素（ＳｉＣ）で構
成した点にある。
体領域３とｎ型の半導体基体層１とからなるｐｎ接合
を、バンドギャップの異なる半導体によって構成した
点、特に、Ｐ＋型の半導体領域３をシリコン（Ｓｉ）で
構成し、ｎ型の半導体基体層１をシリコン（Ｓｉ）より
も広いバンドギャップを有する炭化珪素（ＳｉＣ）で構
成した点にある。
【００２４】この場合、既知の半導体整流素子、図２
（ｃ）の点線部分で示されるように、前記ｐｎ接合をバ
ンドギャップの略等しい半導体、例えば、Ｐ＋型の半導
体領域３とｎ型の半導体基体層１の双方をシリコン（Ｓ
ｉ）で構成している半導体整流素子においては、Ｐ＋型
の半導体領域３内の正孔（ホール）に対するｎ型の半導
体基体層１へのエネルギ障壁ｇ0 が比較的小さいもので
あったため、ｎ型の半導体基体層１への少数キャリア
（ホール）の注入によって、半導体整流素子がターンオ
フする際の残留キャリアを大幅に少なくすることができ
ず、図３の点線に示されるように、半導体整流素子のタ
ーンオフ時におけるリカバリー電流が発生して、半導体
整流素子のターンオフを高速度で実現することが困難で
あった。
（ｃ）の点線部分で示されるように、前記ｐｎ接合をバ
ンドギャップの略等しい半導体、例えば、Ｐ＋型の半導
体領域３とｎ型の半導体基体層１の双方をシリコン（Ｓ
ｉ）で構成している半導体整流素子においては、Ｐ＋型
の半導体領域３内の正孔（ホール）に対するｎ型の半導
体基体層１へのエネルギ障壁ｇ0 が比較的小さいもので
あったため、ｎ型の半導体基体層１への少数キャリア
（ホール）の注入によって、半導体整流素子がターンオ
フする際の残留キャリアを大幅に少なくすることができ
ず、図３の点線に示されるように、半導体整流素子のタ
ーンオフ時におけるリカバリー電流が発生して、半導体
整流素子のターンオフを高速度で実現することが困難で
あった。
【００２５】これに対して、この第１の実施例の半導体
整流素子は、図２（ｃ）の実線部分で示されるように、
前記ｐｎ接合をバンドギャップの異なる半導体、具体的
に、Ｐ＋型の半導体領域３をシリコン（Ｓｉ）で構成
し、ｎ型の半導体基体層１をシリコン（Ｓｉ）よりも広
いバンドギャップを有する炭化珪素（ＳｉＣ）で構成す
るようにしたので、前記ｐｎ接合における内蔵電位が既
知の半導体整流素子の同内蔵電位よりも大きくなり、Ｐ
＋型の半導体領域３内の正孔（ホール）に対するｎ型の
半導体基体層１へのエネルギ障壁ｇ1 が、既知の半導体
整流素子の同エネルギ障壁ｇ0 よりもかなり大きくな
る。このため、この第１の実施例の半導体整流素子は、
ｎ型の半導体基体層１への少数キャリア（ホール）の注
入がかなり抑制され、半導体整流素子がターンオフする
際の残留キャリアを大幅に少なくすることができるよう
になり、その結果、図３の実線に示されるように、半導
体整流素子のターンオフ時におけるリカバリー電流の発
生を、既知の半導体整流素子に比べて著しく少なくする
ことができ、半導体整流素子のターンオフを高速度で実
現することが可能になる。
整流素子は、図２（ｃ）の実線部分で示されるように、
前記ｐｎ接合をバンドギャップの異なる半導体、具体的
に、Ｐ＋型の半導体領域３をシリコン（Ｓｉ）で構成
し、ｎ型の半導体基体層１をシリコン（Ｓｉ）よりも広
いバンドギャップを有する炭化珪素（ＳｉＣ）で構成す
るようにしたので、前記ｐｎ接合における内蔵電位が既
知の半導体整流素子の同内蔵電位よりも大きくなり、Ｐ
＋型の半導体領域３内の正孔（ホール）に対するｎ型の
半導体基体層１へのエネルギ障壁ｇ1 が、既知の半導体
整流素子の同エネルギ障壁ｇ0 よりもかなり大きくな
る。このため、この第１の実施例の半導体整流素子は、
ｎ型の半導体基体層１への少数キャリア（ホール）の注
入がかなり抑制され、半導体整流素子がターンオフする
際の残留キャリアを大幅に少なくすることができるよう
になり、その結果、図３の実線に示されるように、半導
体整流素子のターンオフ時におけるリカバリー電流の発
生を、既知の半導体整流素子に比べて著しく少なくする
ことができ、半導体整流素子のターンオフを高速度で実
現することが可能になる。
【００２６】続く、図４は、本発明に係わる半導体整流
素子の第２の実施例の要部構成を示す斜視図である。
素子の第２の実施例の要部構成を示す斜視図である。
【００２７】図４において、３1 はＰ＋型の半導体連結
領域（第２導電型の高不純物濃度の半導体連結部）であ
り、その他、図１に示された構成要素と同じ構成要素に
は同じ符号を付けている。
領域（第２導電型の高不純物濃度の半導体連結部）であ
り、その他、図１に示された構成要素と同じ構成要素に
は同じ符号を付けている。
【００２８】そして、Ｐ＋型の半導体連結領域３1 は、
一方の面がｎ型の半導体基体層１の他方の面と同一レベ
ルにあり、他方の面がｎ型の半導体基体層１の内部に達
する帯状のものであって、複数の帯状のＰ＋型の半導体
領域３の一方の端部を相互に連結するように配置構成さ
れている。
一方の面がｎ型の半導体基体層１の他方の面と同一レベ
ルにあり、他方の面がｎ型の半導体基体層１の内部に達
する帯状のものであって、複数の帯状のＰ＋型の半導体
領域３の一方の端部を相互に連結するように配置構成さ
れている。
【００２９】ところで、この第２の実施例と前述の第１
の実施例との違いは、Ｐ＋型の半導体領域３の配置構成
に関して、第１の実施例は、複数の独立した帯状のもの
からなっており、それらがｎ型の半導体基体層１の他方
の面内でストライプ状になるように配置構成されている
のに対し、第２の実施例は、複数の帯状のものが一方の
端部においてＰ＋型の半導体連結領域３1 により連結さ
れ、それらが全体的に櫛状のもので構成されている点、
及び、Ｐ＋型の第２の半導体領域６に関して、第１の実
施例は、前記第２の半導体領域６を具備しているのに対
し、第２の実施例は、前記第２の半導体領域６を具備し
ていない点だけであって、その他に、第２の実施例と第
１の実施例との間に構成上の違いがない。このため、第
２の実施例の構成についてのこれ以上の説明は省略す
る。
の実施例との違いは、Ｐ＋型の半導体領域３の配置構成
に関して、第１の実施例は、複数の独立した帯状のもの
からなっており、それらがｎ型の半導体基体層１の他方
の面内でストライプ状になるように配置構成されている
のに対し、第２の実施例は、複数の帯状のものが一方の
端部においてＰ＋型の半導体連結領域３1 により連結さ
れ、それらが全体的に櫛状のもので構成されている点、
及び、Ｐ＋型の第２の半導体領域６に関して、第１の実
施例は、前記第２の半導体領域６を具備しているのに対
し、第２の実施例は、前記第２の半導体領域６を具備し
ていない点だけであって、その他に、第２の実施例と第
１の実施例との間に構成上の違いがない。このため、第
２の実施例の構成についてのこれ以上の説明は省略す
る。
【００３０】また、第２の実施例における動作について
見ると、図４に図示されたユニット部分についての構成
は、前述の第１の実施例の同ユニット部分の構成と全く
同じであるので、第２の実施例のユニット部分における
動作は、前述の第１の実施例の同ユニット部分の動作と
殆んど同じになり、第２の実施例において得られる作用
効果も、前述の第１の実施例で得られた作用効果と殆ん
ど同じになるので、第２の実施例の動作についての詳し
い動作の説明は省略する。
見ると、図４に図示されたユニット部分についての構成
は、前述の第１の実施例の同ユニット部分の構成と全く
同じであるので、第２の実施例のユニット部分における
動作は、前述の第１の実施例の同ユニット部分の動作と
殆んど同じになり、第２の実施例において得られる作用
効果も、前述の第１の実施例で得られた作用効果と殆ん
ど同じになるので、第２の実施例の動作についての詳し
い動作の説明は省略する。
【００３１】ただし、この第２の実施例においては、ｎ
型の半導体基体層１とアノード電極４との接触部が構成
する多角形形状が、ｎ型の半導体基体層１の一方主表面
側から見たとき、内角として鈍角部分を持たないため、
第１の実施例に比べると、コーナー部分のｐｎ接合にお
いて逆バイアス印加時に形成される空乏層が半導体基体
層１側で拡がり易くなり、そのため、半導体整流素子の
耐圧を増大できるという利点がある。
型の半導体基体層１とアノード電極４との接触部が構成
する多角形形状が、ｎ型の半導体基体層１の一方主表面
側から見たとき、内角として鈍角部分を持たないため、
第１の実施例に比べると、コーナー部分のｐｎ接合にお
いて逆バイアス印加時に形成される空乏層が半導体基体
層１側で拡がり易くなり、そのため、半導体整流素子の
耐圧を増大できるという利点がある。
【００３２】次いで、図５は、本発明に係わる半導体整
流素子の第３の実施例の要部構成を示す斜視図である。
流素子の第３の実施例の要部構成を示す斜視図である。
【００３３】図５において、図１に示された構成要素と
同じ構成要素には同じ符号を付けている。
同じ構成要素には同じ符号を付けている。
【００３４】そして、この第３の実施例と前述の第１の
実施例との違いは、第１の実施例が、Ｐ＋型の半導体領
域３及びＰ＋型の第２の半導体領域６を、それぞれシリ
コン（Ｓｉ）材料によって構成し、ｎ型の半導体基体層
１及びｎ＋型の半導体層２を、それぞれ前記シリコン
（Ｓｉ）よりも広いバンドギャップを有する炭化珪素
（ＳｉＣ）材料によって構成しているのに対し、第３の
実施例が、ｎ型の半導体基体層１及びｎ＋型の半導体層
２を、それぞれシリコン（Ｓｉ）材料によって構成し、
Ｐ＋型の半導体領域３及びＰ＋型の第２の半導体領域６
を、それぞれ前記シリコン（Ｓｉ）よりも広いバンドギ
ャップを有する炭化珪素（ＳｉＣ）材料によって構成し
ている点だけであって、その他に、第３の実施例と第１
の実施例との間に構成上の違いがない。このため、第３
の実施例の構成についても、これ以上の説明は省略す
る。
実施例との違いは、第１の実施例が、Ｐ＋型の半導体領
域３及びＰ＋型の第２の半導体領域６を、それぞれシリ
コン（Ｓｉ）材料によって構成し、ｎ型の半導体基体層
１及びｎ＋型の半導体層２を、それぞれ前記シリコン
（Ｓｉ）よりも広いバンドギャップを有する炭化珪素
（ＳｉＣ）材料によって構成しているのに対し、第３の
実施例が、ｎ型の半導体基体層１及びｎ＋型の半導体層
２を、それぞれシリコン（Ｓｉ）材料によって構成し、
Ｐ＋型の半導体領域３及びＰ＋型の第２の半導体領域６
を、それぞれ前記シリコン（Ｓｉ）よりも広いバンドギ
ャップを有する炭化珪素（ＳｉＣ）材料によって構成し
ている点だけであって、その他に、第３の実施例と第１
の実施例との間に構成上の違いがない。このため、第３
の実施例の構成についても、これ以上の説明は省略す
る。
【００３５】また、図６は、図５に図示されているユニ
ット部分の拡大構成図及びそのユニット部分におけるエ
ネルギバンドの状態を示す説明図であって、（ａ）は線
ａ−ａ’部分のエネルギバンドの状態、（ｂ）は拡大構
成図、（ｃ）は線ｂ−ｂ’部分のエネルギバンドの状態
を示すものである。
ット部分の拡大構成図及びそのユニット部分におけるエ
ネルギバンドの状態を示す説明図であって、（ａ）は線
ａ−ａ’部分のエネルギバンドの状態、（ｂ）は拡大構
成図、（ｃ）は線ｂ−ｂ’部分のエネルギバンドの状態
を示すものである。
【００３６】図６において、図５に示された構成要素と
同じ構成要素には同じ符号を付けている。なお、図６
（ａ）及び（ｃ）において、横軸はエネルギレベル、縦
軸は露出面からの深さを表している。
同じ構成要素には同じ符号を付けている。なお、図６
（ａ）及び（ｃ）において、横軸はエネルギレベル、縦
軸は露出面からの深さを表している。
【００３７】また、図７は、第３の実施例において、Ｐ
＋型の半導体領域３とｎ型の半導体基体層１とのｐｎ接
合における空乏層の拡がりを示す動作説明図である。
＋型の半導体領域３とｎ型の半導体基体層１とのｐｎ接
合における空乏層の拡がりを示す動作説明図である。
【００３８】図７において、図５に示された構成要素と
同じ構成要素には同じ符号を付けている。
同じ構成要素には同じ符号を付けている。
【００３９】ここで、図６及び図７を用いて、この第３
の実施例の動作について説明する。
の実施例の動作について説明する。
【００４０】この第３の実施例の特徴は、Ｐ＋型の半導
体領域３とｎ型の半導体基体層１とからなるｐｎ接合
を、第１の実施例とは反対に、ｎ型の半導体基体層１を
シリコン（Ｓｉ）で構成し、Ｐ＋型の半導体領域３をシ
リコン（Ｓｉ）よりも広いバンドギャップを有する炭化
珪素（ＳｉＣ）で構成した点にある。
体領域３とｎ型の半導体基体層１とからなるｐｎ接合
を、第１の実施例とは反対に、ｎ型の半導体基体層１を
シリコン（Ｓｉ）で構成し、Ｐ＋型の半導体領域３をシ
リコン（Ｓｉ）よりも広いバンドギャップを有する炭化
珪素（ＳｉＣ）で構成した点にある。
【００４１】この場合、第３の実施例においては、図６
（ｃ）に示されているように、Ｐ＋型の半導体領域３内
の正孔（ホール）に対するエネルギ障壁ｇ２を、既知の
シリコン（Ｓｉ）ダイオードのエネルギ障壁と同等に保
ち、かつ、ターンオフ時の高速度動作特性（ターンオフ
特性）を既知のシリコン（Ｓｉ）ダイオードの同特性と
同等に保つようにすると、バンドギャップ中のフェルミ
レベルＥｆの相対位置は、図６（ｃ）の一点鎖線に示さ
れているように、既知のシリコン（Ｓｉ）ダイオードを
用いた場合の位置に比べて、より低い位置にあるように
なり、Ｐ＋型の半導体領域３に炭化珪素（ＳｉＣ）を用
いた第３の実施例は、Ｐ＋型の半導体領域３にシリコン
（Ｓｉ）を用いた既知のシリコン（Ｓｉ）ダイオードよ
りも、Ｐ＋型の半導体領域３の不純物濃度を高くするこ
とができる。このため、第３の実施例においては、逆バ
イアス電圧の印加時に、図７に示されるように、Ｐ＋型
の半導体領域３内への空乏層の拡がりｈ1 を、既知のシ
リコン（Ｓｉ）ダイオードの同じＰ＋型の半導体領域３
内への空乏層の拡がりｈ2 よりも小さくすることがで
き、一方、ｎ型の半導体基体層１への空乏層の拡がりｈ
3 を、既知のシリコン（Ｓｉ）ダイオードの同じｎ型の
半導体基体層１への空乏層の拡がりｈ4 よりも大きくす
ることができる。この結果、第３の実施例においては、
ｐｎ接合で挟まれたショットキー接合部分の電界強度が
弱まり、ショットキー接合のバリアハイトの低下が防止
されるので、ターンオフ時のリーク電流を小さくするこ
とができるようになる。
（ｃ）に示されているように、Ｐ＋型の半導体領域３内
の正孔（ホール）に対するエネルギ障壁ｇ２を、既知の
シリコン（Ｓｉ）ダイオードのエネルギ障壁と同等に保
ち、かつ、ターンオフ時の高速度動作特性（ターンオフ
特性）を既知のシリコン（Ｓｉ）ダイオードの同特性と
同等に保つようにすると、バンドギャップ中のフェルミ
レベルＥｆの相対位置は、図６（ｃ）の一点鎖線に示さ
れているように、既知のシリコン（Ｓｉ）ダイオードを
用いた場合の位置に比べて、より低い位置にあるように
なり、Ｐ＋型の半導体領域３に炭化珪素（ＳｉＣ）を用
いた第３の実施例は、Ｐ＋型の半導体領域３にシリコン
（Ｓｉ）を用いた既知のシリコン（Ｓｉ）ダイオードよ
りも、Ｐ＋型の半導体領域３の不純物濃度を高くするこ
とができる。このため、第３の実施例においては、逆バ
イアス電圧の印加時に、図７に示されるように、Ｐ＋型
の半導体領域３内への空乏層の拡がりｈ1 を、既知のシ
リコン（Ｓｉ）ダイオードの同じＰ＋型の半導体領域３
内への空乏層の拡がりｈ2 よりも小さくすることがで
き、一方、ｎ型の半導体基体層１への空乏層の拡がりｈ
3 を、既知のシリコン（Ｓｉ）ダイオードの同じｎ型の
半導体基体層１への空乏層の拡がりｈ4 よりも大きくす
ることができる。この結果、第３の実施例においては、
ｐｎ接合で挟まれたショットキー接合部分の電界強度が
弱まり、ショットキー接合のバリアハイトの低下が防止
されるので、ターンオフ時のリーク電流を小さくするこ
とができるようになる。
【００４２】続く、図８は、本発明に係わる半導体整流
素子の第４の実施例の要部構成を示す断面図である。
素子の第４の実施例の要部構成を示す断面図である。
【００４３】図８において、８はｎ＋型の第２半導体層
（第１導電型の高不純物濃度の第２の半導体層）であ
り、その他、図１に示された構成要素と同じ構成要素に
は同じ符号を付けている。
（第１導電型の高不純物濃度の第２の半導体層）であ
り、その他、図１に示された構成要素と同じ構成要素に
は同じ符号を付けている。
【００４４】そして、ｎ＋型の第２半導体層８は、ｎ型
の半導体基体層１とアノード電極４との間に介在配置さ
れ、ｎ＋型の第２半導体層８とアノード電極４との間を
オーミック接触させるようにしている。
の半導体基体層１とアノード電極４との間に介在配置さ
れ、ｎ＋型の第２半導体層８とアノード電極４との間を
オーミック接触させるようにしている。
【００４５】この第４の実施例と、前述の第１の実施例
との違いは、第４の実施例が、ｎ型の半導体基体層１と
アノード電極４との間にｎ＋型の第２半導体層８を介在
配置させているのに対し、第１の実施例が、ｎ＋型の第
２半導体層８を介在配置させていない点だけであって、
その他に、第４の実施例と第１の実施例との間に構成上
の違いがない。このため、第４の実施例の構成について
も、これ以上の説明は省略する。
との違いは、第４の実施例が、ｎ型の半導体基体層１と
アノード電極４との間にｎ＋型の第２半導体層８を介在
配置させているのに対し、第１の実施例が、ｎ＋型の第
２半導体層８を介在配置させていない点だけであって、
その他に、第４の実施例と第１の実施例との間に構成上
の違いがない。このため、第４の実施例の構成について
も、これ以上の説明は省略する。
【００４６】この第４の実施例によれば、シリコン（Ｓ
ｉ）よりも広いバンドギャップを有する炭化珪素（Ｓｉ
Ｃ）を用いているｎ型の半導体基体層１の他方の面に、
ｎ型の半導体基体層１よりも高不純物濃度のｎ＋型の第
２半導体層８を配置させ、このｎ＋型の第２半導体層８
とアノード電極４との間をオーミック接合させているの
で、第４の実施例においては、第１の実施例において発
揮される高速度ターンオフ特性に加えて、ターンオン時
の順方向電圧降下を小さくすることができるという利点
を有している。
ｉ）よりも広いバンドギャップを有する炭化珪素（Ｓｉ
Ｃ）を用いているｎ型の半導体基体層１の他方の面に、
ｎ型の半導体基体層１よりも高不純物濃度のｎ＋型の第
２半導体層８を配置させ、このｎ＋型の第２半導体層８
とアノード電極４との間をオーミック接合させているの
で、第４の実施例においては、第１の実施例において発
揮される高速度ターンオフ特性に加えて、ターンオン時
の順方向電圧降下を小さくすることができるという利点
を有している。
【００４７】次いで、図９は、本発明に係わる半導体整
流素子の第５の実施例の要部構成を示す断面図である。
流素子の第５の実施例の要部構成を示す断面図である。
【００４８】図９において、９はｎ−型の半導体層（第
１導電型の低不純物濃度の半導体層）であり、その他、
図１に示された構成要素と同じ構成要素には同じ符号を
付けている。
１導電型の低不純物濃度の半導体層）であり、その他、
図１に示された構成要素と同じ構成要素には同じ符号を
付けている。
【００４９】そして、ｎ−型の半導体層９は、ｎ型の半
導体基体層１とアノード電極４との間に介在配置され、
ｎ−型の半導体層９の厚さはｐ＋型の半導体領域３の厚
さよりもやや薄くなるように構成されている。
導体基体層１とアノード電極４との間に介在配置され、
ｎ−型の半導体層９の厚さはｐ＋型の半導体領域３の厚
さよりもやや薄くなるように構成されている。
【００５０】この第５の実施例と、前述の第４の実施例
との違いは、ｎ型の半導体基体層１とアノード電極４と
の間に、第４の実施例がｎ＋型の第２半導体層８を介在
配置させているのに対し、第５の実施例がｎ−型の半導
体層９を介在配置させている点だけであって、その他
に、第５の実施例と第４の実施例との間に構成上の違い
がない。このため、第５の実施例の構成について、これ
以上の説明は省略する。
との違いは、ｎ型の半導体基体層１とアノード電極４と
の間に、第４の実施例がｎ＋型の第２半導体層８を介在
配置させているのに対し、第５の実施例がｎ−型の半導
体層９を介在配置させている点だけであって、その他
に、第５の実施例と第４の実施例との間に構成上の違い
がない。このため、第５の実施例の構成について、これ
以上の説明は省略する。
【００５１】この第５の実施例によれば、ｎ−型の半導
体層９は、ｎ型の半導体基体層１に比べて空乏層が拡が
り易いので、第１の実施例等と比べて、逆バイアス印加
時におけるリーク電流をより一層低減させることができ
るという利点がある。
体層９は、ｎ型の半導体基体層１に比べて空乏層が拡が
り易いので、第１の実施例等と比べて、逆バイアス印加
時におけるリーク電流をより一層低減させることができ
るという利点がある。
【００５２】次に、図１０は、本発明に係わる半導体整
流素子の第６の実施例の要部構成を示す断面図である。
流素子の第６の実施例の要部構成を示す断面図である。
【００５３】図１０において、１０はアノード電極４の
構成材料と異なる材料からなる金属薄層（バリアハイト
を異にする金属材料の薄層）であり、その他、図１に示
された構成要素と同じ構成要素には同じ符号を付けてい
る。
構成材料と異なる材料からなる金属薄層（バリアハイト
を異にする金属材料の薄層）であり、その他、図１に示
された構成要素と同じ構成要素には同じ符号を付けてい
る。
【００５４】そして、金属薄層１０は、各ｐ＋型の半導
体領域３とアノード電極４との間に介在配置され、この
金属薄層１０と、ｐ＋型の半導体領域３及びアノード電
極４との間をそれぞれオーミック接触させるように構成
している。
体領域３とアノード電極４との間に介在配置され、この
金属薄層１０と、ｐ＋型の半導体領域３及びアノード電
極４との間をそれぞれオーミック接触させるように構成
している。
【００５５】この第６の実施例と前述の第１の実施例と
の違いは、第６の実施例が、ｐ＋型の半導体領域３とア
ノード電極４との間に金属薄層１０を介在配置させてい
るのに対し、第１の実施例が、そのような金属薄層１０
を介在配置させていない点だけであって、その他に、第
６の実施例と第１の実施例との間に構成上の違いがな
い。このため、第６の実施例の構成については、これ以
上の説明は省略する。
の違いは、第６の実施例が、ｐ＋型の半導体領域３とア
ノード電極４との間に金属薄層１０を介在配置させてい
るのに対し、第１の実施例が、そのような金属薄層１０
を介在配置させていない点だけであって、その他に、第
６の実施例と第１の実施例との間に構成上の違いがな
い。このため、第６の実施例の構成については、これ以
上の説明は省略する。
【００５６】この第６の実施例によれば、ｐ＋型の半導
体領域３とアノード電極４との間に、アノード電極４と
異なる材料からなる金属薄層１０を介在配置させている
ので、第６の実施例においては、オーミック接合及びシ
ョットキー接合を形成する部分の金属材料、即ち、アノ
ード電極４の材料と金属薄層１０の材料とをそれぞれ独
立に選択することができ、ショットキー接合のバリアハ
イトを適宜選択するようにして、半導体整流素子の用途
に適した特性を選ぶことができるという利点がある。
体領域３とアノード電極４との間に、アノード電極４と
異なる材料からなる金属薄層１０を介在配置させている
ので、第６の実施例においては、オーミック接合及びシ
ョットキー接合を形成する部分の金属材料、即ち、アノ
ード電極４の材料と金属薄層１０の材料とをそれぞれ独
立に選択することができ、ショットキー接合のバリアハ
イトを適宜選択するようにして、半導体整流素子の用途
に適した特性を選ぶことができるという利点がある。
【００５７】続く、図１１（ａ）乃至（ｄ）は、本発明
に係わる半導体整流素子の第７乃至第１０の各実施例の
要部構成を示すパターン図であって、ｎ型の半導体基体
層１の他方の面から見たものである。
に係わる半導体整流素子の第７乃至第１０の各実施例の
要部構成を示すパターン図であって、ｎ型の半導体基体
層１の他方の面から見たものである。
【００５８】図１１（ａ）乃至（ｄ）において、図１に
示された構成要素と同じ構成要素には同じ符号を付けて
いる。
示された構成要素と同じ構成要素には同じ符号を付けて
いる。
【００５９】そして、図１１（ａ）に示されている第７
の実施例は、ｎ型の半導体基体層１の露出面内に、島状
に規則的に配置された略正方形の複数のｐ＋型の半導体
領域３が露出形成されたパターン形状のもので、図１１
（ｂ）に示されている第８の実施例は、ｎ型の半導体基
体層１の露出面内に、島状に規則的に配置された略円形
の複数のｐ＋型の半導体領域３が露出形成されたパター
ン形状のものである。一方、図１１（ｃ）に示されてい
る第９の実施例は、１つのｐ＋型の半導体領域３の露出
面内に、島状に規則的に配置された略正方形の複数のｎ
型の半導体基体層１が露出しているパターン形状、即
ち、ｎ型の半導体基体層１の露出面内に、島状に規則的
に配置された略正方形の複数のｐ＋型の半導体領域３の
欠落部が露出形成されたパターン形状のものであり、図
１１（ｄ）に示されている第１０の実施例は、１つのｐ
＋型の半導体領域３の露出面内に、島状に規則的に配置
された略丸形の複数のｎ型の半導体基体層１が露出して
いるパターン形状、即ち、ｎ型の半導体基体層１の露出
面内に、島状に規則的に配置された略丸形の複数のｐ＋
型の半導体領域３の欠落部が露出形成されたパターン形
状のものである。なお、これら第７乃至第８の実施例の
いずれのものも、前記各パターン形状を除いた部分の構
成は、第１の実施例の構成と同じ構成になっている。
の実施例は、ｎ型の半導体基体層１の露出面内に、島状
に規則的に配置された略正方形の複数のｐ＋型の半導体
領域３が露出形成されたパターン形状のもので、図１１
（ｂ）に示されている第８の実施例は、ｎ型の半導体基
体層１の露出面内に、島状に規則的に配置された略円形
の複数のｐ＋型の半導体領域３が露出形成されたパター
ン形状のものである。一方、図１１（ｃ）に示されてい
る第９の実施例は、１つのｐ＋型の半導体領域３の露出
面内に、島状に規則的に配置された略正方形の複数のｎ
型の半導体基体層１が露出しているパターン形状、即
ち、ｎ型の半導体基体層１の露出面内に、島状に規則的
に配置された略正方形の複数のｐ＋型の半導体領域３の
欠落部が露出形成されたパターン形状のものであり、図
１１（ｄ）に示されている第１０の実施例は、１つのｐ
＋型の半導体領域３の露出面内に、島状に規則的に配置
された略丸形の複数のｎ型の半導体基体層１が露出して
いるパターン形状、即ち、ｎ型の半導体基体層１の露出
面内に、島状に規則的に配置された略丸形の複数のｐ＋
型の半導体領域３の欠落部が露出形成されたパターン形
状のものである。なお、これら第７乃至第８の実施例の
いずれのものも、前記各パターン形状を除いた部分の構
成は、第１の実施例の構成と同じ構成になっている。
【００６０】この第７乃至第１０の実施例によれば、ｎ
型の半導体基体層１の露出面内において、ｐ＋型の半導
体領域３の露出面がストライプ状になっている第１の実
施例に比べて、半導体整流素子の順方向電流の通流面積
を広くとることができて、単位面積当たりの通流電流を
低下させることができるので、半導体整流素子の内部の
電圧降下を低減させ、オン電圧の小さい半導体整流素子
が得られるという利点がある。
型の半導体基体層１の露出面内において、ｐ＋型の半導
体領域３の露出面がストライプ状になっている第１の実
施例に比べて、半導体整流素子の順方向電流の通流面積
を広くとることができて、単位面積当たりの通流電流を
低下させることができるので、半導体整流素子の内部の
電圧降下を低減させ、オン電圧の小さい半導体整流素子
が得られるという利点がある。
【００６１】また、第９及び第１０の実施例によれば、
第７及び第８の実施例に比べたとき、ｐ＋型の半導体領
域３の欠落部の形状が、鈍角を有しない多角形状である
か、または、外向きに凸なる形状であるため、半導体整
流素子への逆バイアス電圧の印加時に、欠落部である半
導体基体側で空乏層が拡がり易くなって、この部分の電
界強度を大幅に緩和して、ショットキー接合部の漏れ電
流の増大を抑制するとともに、前記ｐｎ接合における半
導体整流素子の耐圧を増大させることができるという利
点がある。
第７及び第８の実施例に比べたとき、ｐ＋型の半導体領
域３の欠落部の形状が、鈍角を有しない多角形状である
か、または、外向きに凸なる形状であるため、半導体整
流素子への逆バイアス電圧の印加時に、欠落部である半
導体基体側で空乏層が拡がり易くなって、この部分の電
界強度を大幅に緩和して、ショットキー接合部の漏れ電
流の増大を抑制するとともに、前記ｐｎ接合における半
導体整流素子の耐圧を増大させることができるという利
点がある。
【００６２】なお、これまでの各実施例においては、ｐ
＋型の半導体領域３とｎ型の半導体基体層１とからなる
２つの半導体によってｐｎ接合を構成する場合、一方の
半導体の材料にシリコン（Ｓｉ）を選び、他方の半導体
の材料に炭化珪素（ＳｉＣ）を選んでいる例について説
明しているが、本発明は、前述の半導体材料を選んだ場
合に限定されるものではなく、例えば、炭化珪素（Ｓｉ
Ｃ）を選ぶ代わりに、シリコン（Ｓｉ）よりも広いバン
ドギャップを有する他の半導体材料を選択するようにし
てもよい。
＋型の半導体領域３とｎ型の半導体基体層１とからなる
２つの半導体によってｐｎ接合を構成する場合、一方の
半導体の材料にシリコン（Ｓｉ）を選び、他方の半導体
の材料に炭化珪素（ＳｉＣ）を選んでいる例について説
明しているが、本発明は、前述の半導体材料を選んだ場
合に限定されるものではなく、例えば、炭化珪素（Ｓｉ
Ｃ）を選ぶ代わりに、シリコン（Ｓｉ）よりも広いバン
ドギャップを有する他の半導体材料を選択するようにし
てもよい。
【００６３】
【発明の効果】以上述べたように、本発明に係わる半導
体整流素子においては、ｐｎ接合を構成するｐ＋型の半
導体領域３とｎ型の半導体基体層１に対し、それぞれバ
ンドギャップを異にする半導体材料によって構成してい
る。
体整流素子においては、ｐｎ接合を構成するｐ＋型の半
導体領域３とｎ型の半導体基体層１に対し、それぞれバ
ンドギャップを異にする半導体材料によって構成してい
る。
【００６４】この場合、ｐ＋型の半導体領域３をシリコ
ン（Ｓｉ）で構成し、ｎ型の半導体基体層１を、炭化珪
素（ＳｉＣ）のように、シリコン（Ｓｉ）よりも広いバ
ンドギャップを有する半導体で構成すれば、前記ｐｎ接
合の内蔵電位が大きくなり、通流電流が大きくなる範囲
まで前記ｐｎ接合のビルドアップを防ぎ、ｎ型の半導体
基体層１への少数キャリアの注入を防止できるので、半
導体整流素子のターンオフ時のリカバリー電流を増加さ
せることなく、そのターンオフを高速度で行うことがで
きる。
ン（Ｓｉ）で構成し、ｎ型の半導体基体層１を、炭化珪
素（ＳｉＣ）のように、シリコン（Ｓｉ）よりも広いバ
ンドギャップを有する半導体で構成すれば、前記ｐｎ接
合の内蔵電位が大きくなり、通流電流が大きくなる範囲
まで前記ｐｎ接合のビルドアップを防ぎ、ｎ型の半導体
基体層１への少数キャリアの注入を防止できるので、半
導体整流素子のターンオフ時のリカバリー電流を増加さ
せることなく、そのターンオフを高速度で行うことがで
きる。
【００６５】一方、ｎ型の半導体基体層１をシリコン
（Ｓｉ）で構成し、ｐ＋型の半導体領域３を第２導電型
の高不純物濃度の半導体領域を、炭化珪素（ＳｉＣ）の
ように、シリコン（Ｓｉ）よりも広いバンドギャップを
有する半導体で構成すれば、ｐ＋型の半導体領域３の不
純物濃度を高くすることが可能になり、バイアス印加時
にｎ型の半導体基体層１への空乏層の拡がりｈ3 が大き
くなって、前記ｐｎ接合で挟まれたショットキー接合の
電界強度を弱めるので、半導体整流素子の逆バイアス印
加時におけるバリアハイトの低下を防ぐことができ、リ
ーク電流を小さくできる。
（Ｓｉ）で構成し、ｐ＋型の半導体領域３を第２導電型
の高不純物濃度の半導体領域を、炭化珪素（ＳｉＣ）の
ように、シリコン（Ｓｉ）よりも広いバンドギャップを
有する半導体で構成すれば、ｐ＋型の半導体領域３の不
純物濃度を高くすることが可能になり、バイアス印加時
にｎ型の半導体基体層１への空乏層の拡がりｈ3 が大き
くなって、前記ｐｎ接合で挟まれたショットキー接合の
電界強度を弱めるので、半導体整流素子の逆バイアス印
加時におけるバリアハイトの低下を防ぐことができ、リ
ーク電流を小さくできる。
【００６６】このように、本発明に係わる半導体整流素
子によれば、既知の半導体整流素子に比べて、リ−ク電
流を少なくすることができる、あるいは、大電流通流時
においても高速度でターンオフさせることができるとい
う効果がある。
子によれば、既知の半導体整流素子に比べて、リ−ク電
流を少なくすることができる、あるいは、大電流通流時
においても高速度でターンオフさせることができるとい
う効果がある。
【図１】本発明による半導体整流素子の第１の実施例の
要部構成を示す斜視図である。
要部構成を示す斜視図である。
【図２】図１に図示のユニット部分の拡大構成図及びそ
のユニット部分におけるエネルギバンドの状態を示す説
明図である。
のユニット部分におけるエネルギバンドの状態を示す説
明図である。
【図３】半導体整流素子のターンオフ時におけるリカバ
リー電流状態を示す動作特性図である。
リー電流状態を示す動作特性図である。
【図４】本発明による半導体整流素子の第２の実施例の
要部構成を示す斜視図である。
要部構成を示す斜視図である。
【図５】本発明による半導体整流素子の第３の実施例の
要部構成を示す斜視図である。
要部構成を示す斜視図である。
【図６】図５に図示のユニット部分の拡大構成図及びそ
のユニット部分におけるエネルギバンドの状態を示す説
明図である。
のユニット部分におけるエネルギバンドの状態を示す説
明図である。
【図７】図５に図示の実施例において、Ｐ＋型の半導体
領域３とｎ型の半導体基体層１とのｐｎ接合における空
乏層の拡がりを示す動作説明図である。
領域３とｎ型の半導体基体層１とのｐｎ接合における空
乏層の拡がりを示す動作説明図である。
【図８】本発明による半導体整流素子の第４の実施例の
要部構成を示す断面図である。
要部構成を示す断面図である。
【図９】本発明による半導体整流素子の第５の実施例の
要部構成を示す断面図である。
要部構成を示す断面図である。
【図１０】本発明による半導体整流素子の第６の実施例
の要部構成を示す断面図である。
の要部構成を示す断面図である。
【図１１】本発明による半導体整流素子の第７乃至第１
０の実施例の要部構成を示すパターン図である。
０の実施例の要部構成を示すパターン図である。
１ ｎ型の半導体基体層（第１導電型の半導体基体層） ２ ｎ＋型の半導体層（第１導電型の高不純物濃度の半
導体層） ３ Ｐ＋型の半導体領域（第２の導電型の高不純物濃度
の半導体領域） ４ アノード電極（第１主電極） ５ カソード電極（第２主電極） ６ Ｐ＋型の第２の半導体領域（第２の導電型の高不純
物濃度の第２の半導体領域） ７ 絶縁層 ８ ｎ＋型の第２半導体層（第１導電型の高不純物濃度
の第２の半導体層） ９ ｎ−型の半導体層（第１導電型の低不純物濃度の半
導体層） １０ 金属薄層（バリアハイトを異にする金属材料の薄
層）
導体層） ３ Ｐ＋型の半導体領域（第２の導電型の高不純物濃度
の半導体領域） ４ アノード電極（第１主電極） ５ カソード電極（第２主電極） ６ Ｐ＋型の第２の半導体領域（第２の導電型の高不純
物濃度の第２の半導体領域） ７ 絶縁層 ８ ｎ＋型の第２半導体層（第１導電型の高不純物濃度
の第２の半導体層） ９ ｎ−型の半導体層（第１導電型の低不純物濃度の半
導体層） １０ 金属薄層（バリアハイトを異にする金属材料の薄
層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/48 Ｇ 29/91 Ｃ
Claims (9)
- 【請求項１】 第１導電型の半導体基体層と、前記半導
体基体層の一方の面に接合された第１導電型の高不純物
濃度の半導体層と、一方の面が前記半導体基体層の他方
の面と同一レベルにあり、他方の面が前記半導体基体層
の内部に達する１つまたはそれ以上の第２導電型の高不
純物濃度の半導体領域と、前記半導体基体層の他方の面
の露出部にショットキー接触され、かつ、前記第２導電
型の高不純物濃度の半導体領域の一方の面にオーミック
接触される第１主電極と、前記第１導電型の高不純物濃
度の半導体層にオーミック接触される第２主電極とから
なり、前記第２導電型の高不純物濃度の半導体領域と前
記半導体基体層との間にｐｎ接合を形成させる半導体整
流素子において、前記第２導電型の高不純物濃度の半導
体領域と前記半導体基体層及び前記第１導電型の高不純
物濃度の半導体層とが、それぞれ異なるバンドギャップ
を有する半導体材料で構成されていることを特徴とする
半導体整流素子。 - 【請求項２】 前記第２導電型の高不純物濃度の半導体
領域は、ストライプ状に配置された複数の半導体領域か
らなっていることを特徴とする請求項１記載の半導体整
流素子。 - 【請求項３】 前記第２導電型の高不純物濃度の半導体
領域は、島状に規則的に配置された複数の半導体領域か
らなっていることを特徴とする請求項１記載の半導体整
流素子。 - 【請求項４】 前記第２導電型の高不純物濃度の半導体
領域は、島状の規則的な複数の欠落部を有する１つの半
導体領域からなっていることを特徴とする請求項１記載
の半導体整流素子。 - 【請求項５】 前記半導体基体層は、前記他方の面の前
記半導体基体層の少なくとも一部の周縁部に沿って、一
方の面が前記半導体基体層の他方の面と同一レベルにあ
り、他方の面が前記半導体基体層の内部に達する帯状の
１つの第２導電型の高不純物濃度の第２半導体領域を有
することを特徴とする請求項１乃至３のいずれかに記載
の半導体整流素子。 - 【請求項６】 前記ストライプ状に配置された各半導体
領域は、一方の端部を相互連結する第２導電型の高不純
物濃度の半導体連結部を有することを特徴とする請求項
２記載の半導体整流素子。 - 【請求項７】 前記半導体基体層の他方の面の露出部と
前記第１主電極との間には、第１導電型の高不純物濃度
の第２の半導体層が介在していることを特徴とする請求
項１乃至６のいずれかに記載の半導体整流素子。 - 【請求項８】 前記半導体基体層の他方の面の露出部と
前記第１主電極との間には、前記各半導体領域の厚みよ
りやや薄い第１導電型の低不純物濃度の第３の半導体層
が介在していることを特徴とする請求項１乃至７のいず
れかに記載の半導体整流素子。 - 【請求項９】 前記各半導体領域と前記第１主電極との
間には、前記第１主電極とバリアハイトの異なる金属材
料の薄層が介在していることを特徴とする請求項１乃至
８のいずれかに記載の半導体整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211576A JPH0766433A (ja) | 1993-08-26 | 1993-08-26 | 半導体整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211576A JPH0766433A (ja) | 1993-08-26 | 1993-08-26 | 半導体整流素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766433A true JPH0766433A (ja) | 1995-03-10 |
Family
ID=16608058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211576A Pending JPH0766433A (ja) | 1993-08-26 | 1993-08-26 | 半導体整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766433A (ja) |
Cited By (15)
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-
1993
- 1993-08-26 JP JP5211576A patent/JPH0766433A/ja active Pending
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