JPS6324712A - Ｍｏｓ型半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は温度特性や電圧特性を自由に設定することが
できるＭＯＳ型半導体回路に係り、特に低消費電力、小
面積、かつ濃度や電圧、製造プロセスのばらつきに対し
て発振周波数などの動作の安定性を図るようにしたもの
である。

（従来の技術） ダイナミックＲＡＭ　（ＤＲＡＭ）では定期的にリフレ
ッシュ動作（記憶保持動作）を行なう必要がある。最近
のＤＲＡＭでは、このリフレッシュ動作をＲＡＭがアク
セスされていない時、すなわちスタンバイ時に自動的に
行なうものが多い。

このようなＲＡＭでは、同一チップ上にリフレッシュタ
イマが形成されており、このリフレッシュタイマにより
リフレッシュ間隔を計って、定期的にリフレッシュのト
リガを掛けるようにしている。

また、このリフレッシュタイマとしては通常、リング発
振回路が用いられている。

第１７図はリフレッシュタイマとして使用される従来の
リング発振回路の回路図である。このリング発振回路は
ＰチャネルＭｏＳトランジスタＰ１ないしＰ５それぞれ
と、ＮチャネルＭＯＳトランジスタＮ１ないしＮ５それ
ぞれを高電位の電源電圧ＶＤＤと低電位の電源電圧ＶＳ
Ｓ　（アース−ＯＶ＞どの間に直列接続して構成された
５ｇのＣＭＯＳインバータ１１ないし１５を環状に接続
し、一つのインバータＩ５の出力をＰチャネルＭｏＳト
ランジスタＰ６とＮチャネルＭＯＳトランジスタＮ６と
から構成された波形整形用のＣＭＯＳインバータＩ６に
供給するようにしたものである。なお、インバータ１１
ないし１６の出力ノードＳ１ないしＳｌには奇生的な静
電容量Ｃ１ないしＣ６が接続されている。

このリング発振回路をリフレッシュタイマとして使用す
る場合に発成周期は１０μｓないし１００μｓ程度であ
り、リング発振回路の消費電力がＤＲＡ〜１のスタンバ
イ時の消費電力を決定するので、リング発振回路自体の
消費電力を橘力低く押えることが望ましい。

ここで、第１７図のリング発振回路において、例えばイ
ンバータ１１を構成するＮチャネルＭｏＳトランジスタ
Ｎ１とＰチャネルＭＯＳトランジスタＰ１とは、それぞ
れ小ざなコンダクタンスとなるようにチャネル長りが長
くされている。

例えば、チャネル幅Ｗは２μｍ程度であるが、Ｌは２０
０μｍである。他方、波形整形用のインバータＩ６を構
成するトランジスタＰ６及びＮ６はコンダクタンスが比
較的大きくされている。例えばチャネル幅Ｗが１００μ
ｍ程度にされている。

この波形整形用のインバータ■６は他の回路を駆動して
おり、その出力ノードＳ６に接続されている静電容ｆｆ
１Ｃ６の値は５ｐＦ程度である。

上記のようなリング発振回路は、リフレッシュタイマば
かりではなく基板バイアス電圧をオンチップで作り出す
基板バイアス回路などでも使用されている。

ところで、上記のようなリング発振回路をリフレッシュ
タイマとして使用する場合、発振周波数は周囲の温度や
使用電圧、製造プロセスなどの変化に対してあまり変動
のないことが望まれる。これは、発振周波数が高くなる
とスタンバイ電流が大きくなるからである。従来のリン
グ発振回路の発振周波数の温度特性を第１８図に、電源
電圧依存性を第１９図にそれぞれ示す。第１８図の特性
図に示されるように、温度ｏ℃と８５℃との間では発振
周波数が３０％ないし４０％程度変動する。

また、第１９図の特性図に示されるように、電源電圧Ｖ
ＤＤが４ｖと６ｖとの間で変化すると発振周波数は３０
％程度変動する。ＤＲＡＭのメモリセルでは高温でリー
ク電流が増加し、低電圧になるとメモリセルに蓄えるこ
とができる電荷団が減少する。このため、リフレッシュ
タイマに必要とされる特性は、高温、低電圧で発振周波
数が高くなるという特性である。ところが、実際のリフ
レッシュタイマでは第１８図及び第１９図の特性図にみ
られるように逆の特性となる。従って、従来では、少な
くとも高温、低電圧でも記憶保持を保障するため、高温
、低電圧で最低周波数が得られるように回路設計を行な
っている。すると、低温、高電圧での領域では、より高
い周波数で発振するためにスタンバイ電流が極めて大き
くなってしまう。低温、高電圧での領域ではリフレッシ
ュ間隔をあまり短くする必要がないのに、リフレッシュ
タイマが高い周波数で発振するため、リフレッシュ動作
が頻繁に行われる。これは非常に無駄である。また、ス
タンバイ電流が必要旦の１４０％×１３０％として、約
１８０％にもなり、消費電力が増加してしまう。その他
、製造プロセスのばらつきによるマージンを見込むと、
最適スタンバイ電流の２倍から３倍のスタンバイ電流が
流れる。

また、従来では、インバータ１１を構成するトランジス
タＰ１及びＮ１は小さなコンダクタンスを持つようにチ
ャネル長しの大きなトランジスタとなっているため、集
積化した際のチップ専有面積はインバータ１個当り１１
０００Ｃ１”以上にもなり、全体の面積が大きくなると
いう問題がある。

従来回路では、上記の他に次のような問題もある。

第２０図は第１７図のリング発振回路のインバータ■５
、Ｉ６の出力ノードＳ５、Ｓ６の電圧波形図である。イ
ンバータＩ５の出力ノードＳ５の電圧波形は波形整形用
のインバータＩ６の出力ノードＳ６の電圧波形に比べて
かなり緩やかに変化している。例えば、Ｓ５の電圧波形
の値がｖＳＳのときの時刻ｔ１からＮチャネルＭＯＳト
ランジスタの閾値電圧ＶＴＮに上昇した時点の時刻ｔ２
までの時間は１０μｓである。ここで、波形整形用のイ
ンバータＩ６について考える。このインバータＩ６のＰ
チャネルＭＯＳトランジスタＰ６の閾値電圧をＶＴＰ、
ＮチャネルＭｏＳトランジスタＮ６の閾値電圧をＶＴＮ
とし、ノードＳ５の電圧がＶＴＮから上昇してＶＤＤ−
ＶＴＲになる時点の時刻をｔ３とすると、上記時刻ｔ２
からｔ３の範囲ではトランジスタＰ６とＮ６が共にオン
している。このため、この両トランジスタＰ６、Ｎ６を
通して電源ＶＤＤ、！：ＶＳＳ間に直接電流パスが発生
する。インバータＩ５の出力ノードＳ５の電圧が緩やか
に変化しているので、電源間に直接電流が流れている期
間は長い。ここで、このリング発掘回路においてＩ疎開
に流れる最大電流を５ｍＡとすると、トランジスタＮ６
のチャネル幅Ｗを１００μｍ１トランジスタＰ６のチャ
ネル幅Ｗを２００μｍとすると、平均してもインバータ
Ｉ６に流れる直接Ｎ流は５０μＡとなり、このインバー
タＩ６の存在により低消費電力化は困難である。

そこで、上記波形整形用のインバータＩ６を省略したり
、あるいはトランジスタのコンダクタンスを小さくすれ
ば、Ｎ源間の直接電流パスはなくなるか、あるいは電流
の値が小さくなるが、今度はいままでインバータＩ６の
出力信号で駆動されていた他の回路の初段に同様の現象
が発生するため、結局、低消費電力化を計ることはでき
ない。

なお、インバータＩ６の出力信号で駆動される回路には
インバータ１１もあるが、このインバータ１１はコンダ
クタンスが小さく、波形整形用のインバータＩ６の１／
１００００程度なので、このインバータ１１の電源間の
直接電流はあまり問題とはならない。

（発明が解決しようとする問題点） このように従来回路では、温度特性や電圧特性を自由に
設定することができず、低消費電力、小面積、かつ温度
や電圧、製造プロセスのばらつきに対して発振周波数な
どの動作の安定性を図ることができないという問題があ
る。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、温度特性や電圧特性を自由に設定す
ることができ、これにより低消費電力、小面積、かつ温
度や電圧、製造プロセスのばらつきに対して発振周波数
などの動作の安定性を図ることができるＭＯＳ型半導体
回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明のＭＯ８型半導体回路は、複数の論理回路と、
上記複数の各論理回路の出力ノードと電源との間にそれ
ぞれ挿入された第１の〜ＭＯＳトランジスタと、上記第
１の〜ＭＯＳトランジスタと同一導電型でゲートが上記
各第１の〜ＭＯＳトランジスタと共通接続され、ゲート
、ドレイン間が短絡された第２のＭｏＳトランジスタと
、上記第２の〜ＭＯＳトランジスタのドレインに接続さ
れ、この第２の〜ＭＯＳトランジスタのドレイン、ソー
ス間に所定電流を流すための電流制御回路とから構成さ
れている。

（作用） この発明のＭＯ８型半導体回路では、各第１の〜ＭＯＳ
トランジスタと第２の〜ＭＯＳトランジスタとでカレン
トミラー回路を構成し、複数の各論理回路に流れる電流
を制限し、電流制御回路に適当な特性を持たせることに
よって各論理回路の動作速度、動作電流の温度特性、電
源電圧特性を最適化するようにしている。また、このよ
うにすることにより、製造プロセスの変動に対して変化
が少ない回路が構成でき、特に低消費電力、小面積でか
つ温度や電圧、製造プロセスのばらつきに対して発振周
波数などの動作の安定性を図ることができる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第２図はこの発明に係るＭＯ８型半導体回路をリング発
振回路に実施した場合の第１の実施例の構成を示す回路
図である。なお、この実施例回路において、前記第１７
図に示す従来回路と対応する箇所には同一符号を付して
説明を行なう。この実施例回路では、前記各インバータ
１１ないし１５のＮチャネルＭＯ，ＳトランジスタＮ１
ないしＮ５と電源ＶＤＤとの間にＮチャネルＭＯＳトラ
ンジスタＮ１１ないしＮ１５が新たに挿入されている。

同様に、各インバータ１１ないしＩ５のＰチャネルＭＯ
ＳトランジスタＰ１ないしＰ５と電源ｖＳＳとの間にＰ
チャネルＭＯＳトランジスタＰ１１ないしＰＩ３が新た
に挿入されている。

上記５個のＰチャネルＭＯＳトランジスタＰ１１ないし
ＰＩ３のゲートは共通に接続されており、この共通ゲー
トはさらにもう１個のＰチャネルＭＯＳトランジスタＰ
１６のゲートに接続されている。上記トランジスタＰ１
６のソースは電源ＶＤＤに接続されており、ゲート、ド
レイン間が短絡されている。

また、上記５個のＮチャネル〜１０Ｓ！−ランジスタＮ
ｌｌないしＮ＋５のゲートも共通に接続されており、こ
の共通ゲートはさらにもう１個のＮチャネルＭＯＳトラ
ンジスタＮ１Ｇのゲートに接続されている。上記トラン
ジスタＮ１６のソースは電源■ＳＳに接続されており、
ゲート、ドレイン間が短絡されている。

上記ＰチャネルＭＯ８ｈランジスタＰ１６のドレインと
上記ＮチャネルＭＯ８ｔ−ランジスタＮ１６のドレイン
との間には多結晶シリコンで構成された抵抗Ｒ１が挿入
されている。これら抵抗Ｒ１と２個のトランジスタＰ１
６、Ｎ１６とはバイアス詣り御回路Ｂ１を構成している
。

また、上記インバータＩ５の出力ノードＳ５の信号はバ
ッファ用の２個のインバータＩ７、■８を直列に介して
トグルフリップフロップ回路ＴＦＦに供給されている。

このような構成において、トランジスタＰ１６のゲート
とドレインとが短絡され、かっこのトランジスタＰ１６
のゲートにトランジスタＰ１１ないしＰＩ３それぞれの
ゲートが接続されている。また１〜ランジスタＮ１６の
ゲートとドレインとが短絡され、かつこのトランジスタ
Ｎ１６のゲートにトランジスタＮｌｌないしＮ１５それ
ぞれのゲートが接続されている。このような構成はカレ
ントミラー回路として知られているものであり、トラン
ジスタＮ１６と例えばトランジスタＮ１１のゲート、ソ
ース間のバイアス条件が同じなので、それぞれのチャネ
ル長とチャネル幅とが等しく設定されていれば、トラン
ジスタＮ１６とトランジスタＮ１１を流れる電流は等し
くなる。ここで、トランジスタＮ１６のバイアス電流制
御手段は多結晶シリコンからなる抵抗Ｒ１で構成され、
この抵抗Ｒ１によって決まる電流ｄ１がトランジスタＮ
ｉｌの最大電流ｄ２と等しい。そして、この電流ｄ２で
出力ノードＳ１に接続された静電容量Ｃ１の放電が行わ
れる。

次に、このときの発振周波数の温度依存性について考え
る。静電容ｆｆ１ｃ１にはほとんど温度依存性がない。

また、静電容１ｃ１に蓄積された電荷を放電する際の電
流ｄ２を決定する電流ｄ１は、多結晶シリコンで構成さ
れた抵抗Ｒ１により決定されるので、電流ｄ２にもほと
んど温度依存性がない。これは、第３図に示す多結晶シ
リコン抵抗のシート抵抗の湿度依存性から見て明らかで
ある。

多結晶シリコン抵抗は、温度変化に対して極めて安定し
ており、トランジスタの等圃抵抗がキャリアの移動度に
よって決定されているため、大きな温度依存性を持つの
と対称的である。従って、容量Ｃ１に蓄積された電荷を
放電する時間もまた温度特性が平坦であり、発振周波数
の温度依存性も前記第１８図中に破線で示すように従来
よりも大幅に改善されている。

なお、この実施例回路の場合、トグルフリップフロップ
回路ＴＦＦはインバータ１５の出力信号を分周するのに
使用されており、より低い周波数が利用できる。

次に、電源電圧依存性について考える。前記第１７図の
従来回路では、トランジスタの等面抵抗は電源電圧ＶＤ
Ｄに比例する。従って、各静電容ＨＣに蓄積された電荷
回は電源電圧ＶＤＤに比例する。従って、静電容ＩＣ１
の放電時間はＶＤＤに反比例する。しかし、この実施例
回路では、各静電容ＭｉＣの放電時間はトランジスタの
等価抵抗に依存せず、抵抗Ｒ１に流れる電流ｄ１に比例
する。ここで、抵抗Ｒ１に流れる電流ｄ１は、ＶＤＤか
らＰチャネルＭＯＳトランジスタの閾値電圧ＶＴＲとＮ
チャネルＭＯＳトランジスタの閾１ｉＩ電圧ＶＴＮとを
差引いた値を抵抗値で割った埴となるので、上記の放電
時間はＶＤＤ−ＶＴＰ−ＶＴＮに比例する。ここで、Ｖ
ＴＰとＶＴＮがＶＤＤに比べて十分に小さな値であれば
、放電電流も放電すべき電荷もＶＤＤに比例するので、
上記放電時間は電源電圧にはほとんで依存せず、発振周
波数も電源電圧にはほとんど依存せず、前記第１９図中
に破線で示すように従来よりも大幅に改善されている。

第４図はこの発明の第２の実施例の構成を示す回路図で
ある。より電源電圧依存性を少なくするためにはこの実
施例回路のように構成すればよい。

すなわち、この実施例回路は前記バイアス制御回路Ｂ１
をＰチャネル側とＮチャネル側とで独立に設けるように
したものである。Ｐチャネル側のバイアス制御回路Ｂ２
では、ゲート、ドレイン間が短絡され、ソースが電源電
圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＰ
１７のトレインと電源■ＳＳとの間にバイアス電流制御
手段としての多結晶シリコンからなる抵抗Ｒ２を挿入し
、トランジスタＰ１７のゲートを各ＰチャネルＭＯＳト
ランジスタＰ１１ないしＰＩ３のゲートに接続している
。また、Ｎチャネル側のバイアス制御回路Ｂ３では、ゲ
ート、ドレイン間が短絡され、ソースが電源電圧ＶＳＳ
に接続されたＮチャネルＭＯＳトランジスタＮ１７のド
レインと電源ＶＤＤとの間にバイアス電流制御手段とし
ての多結晶シリコンからなる抵抗Ｒ３を挿入し、トラン
ジスタＮ１７のゲートを各ＮチャネルＭＯＳトランジス
タＮ１１ないしＮ１５のゲートに接続している。

このように各バイアス制御回路Ｂ２、Ｂ３では、それぞ
れ一つのトランジスタしか含まず、抵抗Ｒ３に流れる電
流はｄ３はＶＤＤ−ＶＴＮに比例するので、よりＶＤＤ
に比例することになる。しかし、第２因の実施例回路の
方が、電流制御用トランジスタｐ１６．　Ｎ１６には必
ず同じ大きさの電流が流れるので、インバータ１１ない
しＩ５は立ち上がり特性が等しいことが保証されている
という利点がある。なお、この実施例回路では各インバ
ータ、例えばインバータ１１においてトランジスタＰ１
とｐｌｌ、トランジスタＮ１とＮ１１との位置が入替わ
っている。このような構成であっても、本質的には第２
図の実施例回路と変わりないが、重要なことは各インバ
ータＩの出力ノードＳと電源■ＳＳとの間に電流制御用
のＮチャネルＭＯＳトランジスタが挿入されていること
である。

ところで、この発明は低消費電力を目的とじているので
、上記実施例回路ではＰチャネルＭＯＳトランジスタと
ＮチャネルＭｏＳトランジスタを組合わせた０ＭＯ８構
成にしているが、これはＮチャネルＭｏＳトランジスタ
を用いたものにも実施することができる。

第５図は全てＮチャネルＭＯＳトランジスタのみでリン
グ発振回路を構成したこの発明の第３の実施例の構成を
示す回路図である。すなわち、この実施例回路では各イ
ンバータ１１ないしＩ５はデプレッション型のＮチャネ
ルＭＯＳトランジスタＤコないしＤ５それぞれと、エン
ハンスメント型のＮチャネルＭＯＳトランジスタビ１な
いしＥ５それぞれとで構成されており、かつインバータ
１１ないしＩ５それぞれと■ＳＳとの間には電流制御用
のエンハンスメント型のＮチャネルＭＯ８トランジスタ
ＮｉｌないしＮ１５が挿入されている。そして、この場
合、バイアス制御回路Ｂ４における電流制御手段は電流
１ａＧ１によって代表されている。この実施例回路にお
いて、前記抵抗Ｒの代わりに電流１１１Ｇ１を設けたの
は、この電流源に特殊な特性を有するものを使用すれば
、温度特性や電源電圧依存性が任意のものを実現するこ
とができる。例えば、この電流源Ｇ１としてダイオード
を使用すれば、発振周波数の湿度特性は指数関数的にな
る。

第６図及び第７図はそれぞれ、上記電流源Ｇ１としてダ
イオードを使用したこの発明の第４、第５の実施例の構
成を示す回路図である。第６図は前記第２図の実施例回
路のバイアス制御回路Ｂ１内の抵抗Ｒ１に対し、図示の
極性でダイオードＤ１を並列接続して新たなバイアス制
卸回路Ｂ５を構成するようにしたものである。

第７図は前記第２図の実施例回路のバイアスａｌｌＩＩ
Ｉ回路Ｂ１内の抵抗Ｒ１の代わりに、図示の極性で複数
個のダイオードＤ２を直列接続したものを挿入して新た
なバイアス制御回路Ｂ６を構成するようにしたものであ
る。

なお、上記各実施例回路ではリング発振回路を構成する
インバータという表現をしてきたが、これは動作時に論
理的に反転操作のできる回路ユニットを意味しているの
であり、狭義のインバータを指すものではない。例えば
、上記第７図の実施例回路において、インバータ１１で
はＰチャネルＭｏＳトランジスタロ１に対してＰチャネ
ルＭＯＳｈランジスタＰ２１が並列に、インバータＩ２
ではＰチャネルＭＯ８ｔ−ランジスタＰ２に対してＰチ
ャネルＭＯＳトランジスタＰ２２が直列に、インバータ
Ｉ４ではＰチャネル〜４０ＳトランジスタＰ４に対して
ＰチャネルＭＯＳトランジスタＰ２３が直列にそれぞれ
挿入され、それぞれのゲートには発振を開始させるため
のスタート信号ＳＴがインバータＩ９を介して供給され
、ざらにインバータ１１ではＮチャネルＭｏＳトランジ
スタＮ１に対してＮチャネルＭＯＳトランジスタＮ２１
が直列に、インバータＩ３ではＮチャネルＭＯＳトラン
ジスタＮ３に対してＮチャネルＭＯＳトランジスタＮ２
２が直列に、インバータＩ５ではＮチャネルＭＯＳトラ
ンジスタＮ５に対してＮチャネルＭＯＳトランジスタＮ
２３が直列にそれぞれ挿入され、それぞれのゲートには
上記スタート信号ＳＴが供給されるようになっており、
各段の回路はインバータとは異なったものにみえる。と
ころが、スタート信号ＳＴが゛１パの時に各段はインバ
ータとして動作する。

第８図はこの発明の第６の実施例の構成を示す回路図で
ある。この実施例回路では前記第２図の実施例回路の多
結晶シリコンからなる抵抗Ｒ１の代わりにトランジスタ
を使用するようにしたものである。すなわち、前記抵抗
Ｒ１の代わりにソース、ドレイン間が並列接続されたＰ
チャネルＭＯＳトランジスタＰ１８及びＮチＡ７ネルＭ
　ＯＳトランジスタＮ１８を用いるようにしている。な
お、上記ＰチャネルＭＯＳトランジスタＰ＋８のゲート
はｖＳＳに、ＮチャネルＭＯＳトランジスタＮ１８のゲ
ートはＶＤＤにそれぞれ接続され、共にオンしている。

なお、この実施例回路では前記５ｇＡのＰチャネルＭＯ
Ｓトランジスタル１１ないしＰＩ３を設ける代わりに１
個のＰチャネル〜１０Ｓトランジスタｐ１９で済ませ、
かつ前記５個のＮチャネルＭＯＳトランジスタＮ１１な
いしＮ１５を設ける代わりに１個のＮチャネルＭＯＳト
ランジスタＮ１９で済ませるようにしている。

この実施例回路では所定の電流値を設定するためにトラ
ンジスタＮ１８、ＰＩ３はチャネル長が例えば４００μ
ｍ程度必要であり、面積もそこだけ大きくなる。ところ
が、トランジスタＰ１６、Ｎ１６やＰＩ３、Ｎ１９など
は小さな面積で済み、全体的にみれば従来の１／２以下
になる。これは第８図の実施例回路に限ったことではな
く、上記の全ての実施例に共通して言えることであり、
従来回路の一つの問題であった面積の問題は解決される
。なお、第２図の実施例回路における多結晶シリコン抵
抗Ｒ１は長さが１０ｍｍ程度必要になることがあるが、
これはアルミニューム配線の下に形成することができる
ので、面積増大にはつながらない。

次に製造プロセス依存性について考える。従来回路では
トランジスタのチャネル長や閾値電圧が変動すると、ト
ランジスタの電流駆動能力が３０％ないし５０％程度ば
らつき、発振周波数も同程度ばらつく。しかし、上記各
実施例回路では発振周波数がトランジスタの電流駆動能
力にほとんど依存しないため、発振周波数は製造プロセ
スのばらつきに依存せず、常に安定している。ちなみに
、多結晶シリコン抵抗のばらつきは１０％程度である。

このように、上記各実施例によるリング発振回路は発振
周波数が安定しているため、従来のように無駄にリフレ
ッシュ電流を消費するようなことはなく、低消費電力の
リフレッシュタイマが実現できる。

なお、第２図の実施例回路において電流ｄ１とｄ２の値
が等しい場合を説明したが、これは必ずしも等しくする
必要はない。すなわら、トランジスタＮ１６とＮｉ１な
どの寸法を等しく設定すればｄｌとｄ２は等しくなるが
、一般的には、トランジスタＮ１６、Ｎ１１のチャネル
長Ｌ１チャネル幅Ｗを加減すれば、電流ｄ１とｄ２との
間で任意の比を持たせることができる。例えば、トラン
ジスタＮ１６のＷ／Ｌを５０μｍ／２μｍとし、トラン
ジスタＮｉｌのＷ／Ｌを１０μｍ／２μｍとすれば、ｄ
ｉ　：ｄ２−５０：１０＝５：１とすることができる。

この場合、確実にこの電流比を実現するにはトランジス
タＮ１６、Ｎ１１のチャネル長は同一のものを使用した
方がショートチャネル効果による狂いを最小にすること
ができる。また、ナロウチャネル効果による狂いを最小
にするためには、同一のチャネル幅を持つトランジスタ
を複数個並列接続して構成すればよい。

第９図はこの発明の第７の実施例の構成を示す回路図で
ある。この実施例回路は、従来回路で問題になっていた
インバータの出力波形の緩やかな変化に基づく電源間の
直接電流パスの発生を防止するようにしたものである。

この実施例回路では前記第２図の実施例回路におけるバ
ッファ用のインバータＩ７、Ｉ８が取除かれ、新たに前
記インバータＩ５の出力ノードＳ５と前記インバータＩ
２の出力ノードＳ２の信号を入力とするナンドゲートに
１、同じくインバータ１５の出力ノードＳ５とインバー
タＩ２の出力ノードＳ２の信号を入力とするノアゲート
に２とが設けられ、ざらにソースがＶＤＤに接続されて
いるＰチャネルＭＯＳトランジスタＰ３１と、ソースが
ｖＳＳに接続され、ドレインが上記トランジスタｐ２１
のトレインに接続されているＮチャネルＭＯＳトランジ
スタＮ３１が設けられている。上記トランジスタＰ３１
とＮ３１とは波形整形回路１１１を構成しており、トラ
ンジスタＰ３１のゲートには上記ナンドゲートに１の出
力ノード３１１の信号が、トランジスタＮ３１のゲート
には上記ノアゲートに２の出力ノードＳ１２の信号がそ
れぞれ供給される。なお、上記ナンドゲートに１及びノ
アゲートに２に対しても各インバータＩと同様の効果を
得るために、Ｐチャネル側にはゲートが前記バイアス制
御回路Ｂ１内のＰチャネルＭＯＳトランジスタＰ１６の
ゲートに接続されたＰチャネルＭＯＳトランジスタＰ３
２、Ｐ３３がそれぞれ接続されており、Ｎチャネル側に
はゲートが前記ＮチャネルＭ　ＯＳトランジスタＮ１６
のゲートに接続されたＮチャネルＭＯＳトランジスタＮ
３２、Ｎ３３がそれぞれ接続されている。そして、上記
波形整形回路＋１１の出力ノード３１３の信号は直列接
続された２ｆｌＪｌのインバータ１１２．１１３を介し
て発振信号酊Ｔｘ℃として出力され、さらに上記インバ
ータ１１３の出力信号はもう１個のインバータ１１４を
介して発成信号ＲＩＮＧとして出力される。

第１０図は上記第９図の実施例回路のノード３１１、Ｓ
１２の電圧波形図である。このノード８１１、Ｓ１２の
電圧波形をみると分るように、ノード３１２の電圧がＮ
チャネルＭＯＳトランジスタの閾１ｉ！電圧ＶＴＮ以下
に低下する時刻ｔ１以前では、ＮチャネルＭＯＳトラン
ジスタＮ３１はオンしているが、ノードＳ１１の電圧は
ＶＤＤ−ＶＴＲ以上であり、ＰチャネルＭＯＳトランジ
スタＰ３１はオフしている。上記時刻ｔ１からノードＳ
１１の電圧がＶＤＤ−ＶＴＲ以下に低下する時刻ｔ２ま
ではＰチャネルＭｏＳトランジスタＰ３１及びＮチャネ
ルＭＯＳトランジスタＮ３１は両方ともオフしている。

時刻ｔ２以降ではノードＳ１１の電圧はＶＤＤ−ＶＴＲ
以下となり、ＰチャネルＭｏＳトランジスタＰ３１はオ
ンするが、ノードＳ１２の電圧はＶＴＮ以下となり、Ｎ
チャネルＭＯＳトランジスタＮ３１はオフしている。こ
のため、波形整形回路＋１１のトランジスタｐ３１、Ｎ
３１が同時にオンするような時間がなく、波形整形回路
＋１１において電源間の直接電流パスが生じなくなり、
低浦費電力な回路が実現される。なお、ナンドゲートに
１及びノアゲートに２で生じる電源間の直接電流は、電
流制御用のＰチャネルトランジスタＰ３２、Ｐ３３及び
へチャネルトランジスタＮ３２、Ｎ３３によって制限さ
れているために問題はない。

ここで仮に、この実施例回路における波形整形回路１１
１の出力ノードＳ１３の波形の変化があまりにも緩やか
で、この信号が供給されるインバータ１１２で電源間の
直接電流が問題となるような場合には、インバータ１１
２の前にバッファ用のインバータを２個直列に挿入すれ
ばよい。この場合、前段のインバータは小さなコンダク
タンスのトランジスタで構成し、後段のインバータは大
きなコンダクタンスのトランジスタで構成したほうが、
全体での電源間の直接電流を減少させることができる。

また、この第９図の実施例回路では、前記したように第
１０図の波形図中の時刻ｔ１とｔ２の間の期間では波形
整形回路１１１のＰチャネルＭ　ＯＳトランジスタＰ３
１とＮチャネル〜＋ｏｓトランジスタＮ３１とが共にオ
フ状態となり、ノード３１３は高インピーダンスになる
。通常、この高インピーダンス状態は全く問題とはなら
ないが、なるべくならこの期間をできるだけ短くした方
がよい。それには、ナンドゲートに１及びノアゲートに
２の一方人カノードと他方入力ノードとがなるべく近い
方がよい。すなわち、両ノードの信号は互いに同位相関
係であることが必要なため、両ノード間には二つのイン
バータが、すなわち両インバータ間には一つのインバー
タが存在していることが最良の条件となる。なお、この
実施例回路では、前記第１０図に示すようなノード８１
１、Ｓ１２の波形を得るためにインバータ１１ないしＩ
５内のうちから二つのインバータの出力ノードの信号を
用いるようにしているが、これは一つのインバータの出
力ノードの信号とそれを遅延した信号を使用するように
してもよい。さらに、上記実施例回路のように、出力ノ
ード３１３の高インピーダンス状態が許容できない場合
には第１１図のような構成すればよい。

すなわち、第１１図はこの発明の第８の実施例の構成を
示す回路図である。この実施例回路では上記第９図の実
施例回路に対してさらにインバータ１１５を追加するよ
うにしたもである。このインバータ１１５には前記イン
バータ１１２の出力信号が供給されており、このインバ
ータ１１５の出力信号は前記波形整形回路１１１の出力
ノード３１３に帰還されている。なお、このインバータ
１１５の場合にも電流制御用のＰチャネルトランジスタ
ル３４及びＮチャネルトランジスタＮ３４が設けられて
いる。

このような構成にすることにより、インバータ１１１の
出力ノードＳ１３の信号がＰチャネルＭＯＳトランジス
タＰ３１もしくはＮチャネルＭＯＳトランジスタＮ３２
により１′°もしくは○″に設定されている状態から、
次にトランジスタＰ３１及びＮ３１が共にオフ状態とな
り、出力ノードＳ１３が高インピーダンス状態になろう
としても、インバータ１１５による帰還により出力ノー
ドＳ１３は前の状態のまま保持される。すなわち、高イ
ンピーダンス状態は存在しなくなる。

第１２図はこの発明の第９の実施例の構成を示す回路図
である。この実施例回路では波形整形回路１１１として
図示の構成のものを使用するようにしたものである。す
なわち、ＰチャネルＭＯ８）−ランジスタＰ２５のソー
スが電源ＶＤＤに接続されており、ＮチャネルＭＯ８ｔ
−ランジスタＮ２５のドレインが上記トランジスタＰ２
５のドレインに、ソースが電源ＶＳＳにそれぞれ接続さ
れている。そして、上記トランジスタＰ３５のゲートは
前記トランジスタＰ１５とＰ５の直列接続ノードに、ト
ランジスタＮ３５のゲートは前記トランジスタＮ１５と
Ｎ５の直列接続ノードに、それぞれ接続されている。す
なわち、波形整形回路１１１は、インパークＩ５の出力
ノードではなく中間ノードの信号によって制御されてい
るが、このような１ｍ成でも１ヘランジスタＰ３５、Ｎ
３５が同時にオンする期間が存在しないので、電源間の
直接電流パスは生じない。

なお、この実樋例回路ではバイアス制器回路Ｂ１の電流
制御手段としては電流源Ｇ２で代表されている。

第１３図はこの発明の第１０の実施例の構成を示す回路
図である。この実施例回路では従来回路で問題になって
いた電源間の直接電流パスのみを除去するようにしたも
のである。すなわち、この実施例回路では前記第９図の
実施例回路から、バイアス制御回路Ｂ１、インバータ１
１ないしＩ５に設けられている電流制御用のトランジス
タＰ１１ないしＲ１５及びＮｉｌないしＮ１５、ナンド
ゲートに１及びノアゲートに２の電流制御用のトランジ
スタＰ２２、Ｒ２３及びＮ２２、Ｎ２３を取除くように
したものである。

第１４図（ａ）、（ｂ）は上記実施例回路の出力ノード
Ｓ２とＳ５及びＳ１１と３１２それぞれの電圧波形を示
す図である。この場合にも、前記第９図の実施例で説明
した場合と同様に、波形整形回路１１１のＰチャネル〜
１ｏＳトランジスタＰ３１とＮチャネルＭＯＳトランジ
スタＮ３１とが共にオン状態となる期間が存在しないた
゛め、波形整形回路１１１におけるｚｍ間の直接電流パ
スは存在しない。

なお、この実施例回路において、ナンドゲートに１とノ
アゲートに２で生じる電源間の直接電流は、これらの回
路を小さなコンダクタンスのトランジスタで構成すれば
問題ない程度まで小さくすることができる。

第１５図はこの発明の第１１の実施例の構成を示す回路
図である。この実施例回路では上記第１３図の実施例回
路において、インバータ１１ないしＩ５を構成するＰチ
ャネルＭＯＳトランジスタＰ１ないしＰ５と電源ＶＤＤ
との間に電流制限用の抵抗Ｒ１１ないしＲ１５を挿入す
ると共に、ＮチャネルＭＯＳトランジスタＮ１ないしＮ
５と電源ｖＳＳとの間に電流制限用の抵抗Ｒ２１ないし
Ｒ２５を挿入するようにしたものである。さらに、波形
整形回路１１１を２個の同一チャネルのＮチャネルＭＯ
ＳトランジスタＮ４１、Ｎ４２で構成するために、ナン
ドゲートに１の出力ノードＳ１１とトランジスタＮ４１
のゲートとの間にインバータ１２１を挿入するようにし
たものである。またさらに、この実施例口では、波形整
形回路１１１の出力ノードに２個のインバータ１２２．
１２３を逆並列接続して構成されたラッチ回路りが設け
られている。

第１６図はこの発明の第１２の実施例の構成を示す回路
図である。上記第１３図の実施例回路ではナンドゲート
に１及びノアゲートに２に対してインバータ１１ないし
Ｉ５内のうちから二つのインバータＩ５とＩ２の出力ノ
ードＳ５、＄２の信号を供給するようにしているが、こ
れは−〇のインバータの出力ノードの信号とそれを遅延
した信号を使用するようにしてもよい。そこで、この実
施例回路では、インバータＩ５の出力信号と、この信号
を直列接続された２個のインバータ１月、１３２により
遅延された信号とをナンドゲートに１及びノアゲートに
２に供給するようにしている。

以上、この発明の重要な応用例であるリング発振回路に
ついて詳細に説明したが、この発明の概念を一般化する
と第１図のようなものになる。すなわち、第１図におい
て、１０はそれぞれ論理回路であり、１１はこれら各論
理回路１０の出力ノードと電源ＶＤＤとの間に挿入され
た電流制御用のＰチャネルＭＯＳトランジスタ、１２は
各論理回路１０の出力ノードと電源■ＳＳとの間に挿入
された電流１１＠用のＮチャネルＭｏＳトランジスタ、
１３は上記各トランジスタ１１それぞれと共にカレント
ミラー回路を構成するゲート、ドレイン間が接続された
ＰチャネルＭＯＳトランジスタ、１４は上記トランジス
タ１２それぞれと共にカレントミラー回路を構成するゲ
ート、ドレイン間が接続されたＮチャネルＭＯＳトラン
ジスタ、１５は電流源で代表される電流制御手段である
。このように構成された回路では、特殊な温度特性や電
源電圧依存性を有するように設計することができる。な
お、この発明を上記各実施例のようにリング発振回路に
実施した場合には、前記各インバータ１月ないしＩ５の
レイアウトは共通にできるので、電流制御用トランジス
タをよりばらつきが少なく実現することができる。その
他、リング発振回路では立ち上がりの波形と立ち下がり
の波形が近くに存在するので、雑音がキャンセルされる
ことになり、より安定した動作が期待できる。また、上
記電流源１５としてはキャパシタのリーク電流を利用し
た形式の回路を用いるように１Ｍ成してもよい。

［発明の効果］ 以上説明したように、この発明のＭＯ８型半導体回路で
は、温度特性や電圧特性を自由に設定することができ、
全体の動作速度や動作電流の温度特性、電源電圧依存性
を最適化することができる。特に、低消費電力、小面積
で、かつ温度や電圧、製造プロセスのばらつきに対して
、発振周波数などの動作の安定した回路を構成すること
ができる。

【図面の簡単な説明】

第１図はこの発明の回路を一般化して示す回路図、第２
図はこの発明の一実流例の回路図、第３図は上記実施例
回路で使用される抵抗の特性図、第４図ないし第９図は
それぞれこの発明の異なる実施例の回路図、第１０図は
上記第９図の実施例回路の波形図、第１１図ないし第１
３図はそれぞれこの発明の異なる実ｂｌ！例の回路図、
第１４図は上記第１３図の実施例回路の波形図、第１５
図及び第１６図はそれぞれこの発明の異なる実施例の回
路図、第１７図は従来回路の回路図、第１８図及び第１
９図はそれぞれ上記従来回路及びこの発明回路の特性図
、第２０図は上記従来回路の波形図である。 １０・・・論理回路、１１．１３・・・ＰチャネルＭＯ
Ｓトランジスタ、１２．１４・・・ＮチャネルＭＯＳト
ランジスタ、１５・・・電流制御手段、Ｐ１〜Ｐ５．Ｐ
１１〜Ｐ１９゜Ｐ２１〜Ｐ２３．　Ｐ３１〜Ｐ３５・・
・ＰチャネルＭＯ８トランジスタ、Ｎ１〜Ｎ５．Ｎ１’
１〜Ｎ１９．　Ｎ２１〜Ｎ２３゜Ｎ３１〜Ｎ　３５．　
Ｎ　４１．　Ｎ　４２・・・ＮチャネルＭＯＳトランジ
スタ、１１〜１８．１１１〜１１５．Ｉ２１〜Ｉ２３゜
１３１．１３２・・・インバータ、Ｒ・・・抵抗、Ｇ・
・・電流源、Ｄ・・・ダイオード、Ｂ・・・バイアス制
御回路。 出願人代理人　弁理士　鈴江武彦 −＃１度 第３図 第５図 第７図 第８図 ￥ｉ１６図Ｖ５５ 第１３図 Ｃ，ら 第１７図 ｍ−１度　　　　　　　　　　　ゆｔＪＩ証（Ｖ）第１
８図　　　　　　第、９図

Claims (1)

1. 【特許請求の範囲】 １　複数の論理回路と、上記複数の各論理回路の出力ノ
   ードと電源との間にそれぞれ挿入された第１のＭＯＳト
   ランジスタと、上記第１のＭＯＳトランジスタと同一導
   電型でゲートが上記各第１のＭＯＳトランジスタと共通
   接続され、ゲート、ドレイン間が短絡された第２のＭＯ
   Ｓトランジスタと、上記第２のＭＯＳトランジスタのド
   レインに接続され、この第２の〜ＭＯＳトランジスタの
   ドレイン、ソース間に所定電流を流すための電流制御回
   路とを具備したことを特徴とするＭＯＳ型半導体回路。 ２　前記電流制御回路が多結晶シリコンからなる抵抗を
   用いて構成されている特許請求の範囲第１項に記載のＭ
   ＯＳ型半導体回路。 ３　前記各第１のＭＯＳトランジスタそれぞれのチャネ
   ル長と前記第２のＭＯＳトランジスタのチャネル長とが
   等しく設定されている特許請求の範囲第１項に記載のＭ
   ＯＳ型半導体回路。 ４　前記各第１及び第２のＭＯＳトランジスタはレイア
   ウト的に並列接続された複数のＭＯＳトランジスタでそ
   れぞれ構成されており、第１のＭＯＳトランジスタのチ
   ャネル幅と第２のＭＯＳトランジスタのチャネル幅とが
   等しく設定されている特許請求の範囲第１項に記載のＭ
   ＯＳ型半導体回路。 ５　前記一つの論理回路の出力信号及びこれと異なる論
   理回路の同相の出力信号が供給されるナンドゲート回路
   及びノアゲート回路と、上記ナンドゲート回路及びノア
   ゲート回路の出力信号によって制御される波形整形回路
   とをさらに具備した特許請求の範囲第１項に記載のＭＯ
   Ｓ型半導体回路。 ６　前記複数の論理回路が奇数個のインバータ回路であ
   り、かつこれらのインバータ回路が環状に接続されてリ
   ング発振回路を構成している特許請求の範囲第１項に記
   載のＭＯＳ型半導体回路。 ７　前記一つのインバータ回路の出力信号及びこれと異
   なるインバータ回路の同相の出力信号が供給されるナン
   ドゲート回路及びノアゲート回路と、上記ナンドゲート
   回路及びノアゲート回路の出力信号によつて制御される
   波形整形回路とをさらに具備した特許請求の範囲第６項
   に記載のＭＯＳ型半導体回路。 ８　前記一つのインバータ回路とこれと異なるインバー
   タ回路との間には一つのインバータ回路が存在している
   特許請求の範囲第７項に記載のＭＯＳ型半導体回路。 ９　前記各インバータ回路がＮチャネルＭＯＳトランジ
   スタのみで構成されている特許請求の範囲第６項に記載
   のＭＯＳ型半導体回路。 １０　前記波形整形回路が、前記ナンドゲート回路の出
   力信号がゲートに供給されるＰチャネルＭＯＳトランジ
   スタと、前記ノアゲート回路の出力信号がゲートに供給
   されるＮチャネルＭＯＳトランジスタとから構成されて
   いる特許請求の範囲第７項に記載のＭＯＳ型半導体回路
   。 １１　前記波形整形回路の出力ノードの電位を固定する
   手段をさらに具備した特許請求の範囲第７項に記載のＭ
   ＯＳ型半導体回路。 １２　前記電流制御回路が多結晶シリコンからなる抵抗
   で構成されている特許請求の範囲第６項に記載のＭＯＳ
   型半導体回路。 １３　前記電流制御回路がダイオードで構成されている
   特許請求の範囲第６項に記載のＭＯＳ型半導体回路。 １４　前記電流制御回路がキャパシタのリーク電流を利
   用した回路で構成されている特許請求の範囲第６項に記
   載のＭＯＳ型半導体回路。 １５　前記第１のＭＯＳトランジスタ及び前記各第２の
   ＭＯＳトランジスタのそれぞれが同一のチャネル幅を持
   つトランジスタを複数個並列接続して構成されている特
   許請求の範囲第６項に記載のＭＯＳ型半導体回路。 １６　複数の論理回路と、上記複数の各論理回路の出力
   ノードと第１の電源との間にそれぞれ挿入された第１導
   電型の第１のＭＯＳトランジスタと、上記複数の各論理
   回路の出力ノードと第２の電源との間にそれぞれ挿入さ
   れた第２導電型の第２のＭＯＳトランジスタと、ゲート
   が上記各第１のＭＯＳトランジスタと共通接続され、ゲ
   ート、ドレイン間が短絡された第１導電型の第３のＭＯ
   Ｓトランジスタと、ゲートが上記各第２のＭＯＳトラン
   ジスタと共通接続され、ゲート、ドレイン間が短絡され
   た第２導電型の第４のＭＯＳトランジスタと、上記第３
   のＭＯＳトランジスタのドレインに接続され、この第３
   のＭＯＳトランジスタのドレイン、ソース間に所定電流
   を流すための第１の電流制御回路と、上記第４のＭＯＳ
   トランジスタのドレインに接続され、この第４のＭＯＳ
   トランジスタのドレイン、ソース間に所定電流を流すた
   めの第２の電流制御回路とを具備したことを特徴とする
   ＭＯＳ型半導体回路。 １７　前記第１の電流制御回路が前記第２の電流制御回
   路と共用されている特許請求の範囲第１６項に記載のＭ
   ＯＳ型半導体回路。 １８　前記第１の電流制御回路が多結晶シリコンからな
   る抵抗を用いて構成されている特許請求の範囲第１７項
   に記載のＭＯＳ型半導体回路。