JP2000091908A - フェーズロックドループのテスト回路 - Google Patents
フェーズロックドループのテスト回路Info
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- JP2000091908A JP2000091908A JP10260301A JP26030198A JP2000091908A JP 2000091908 A JP2000091908 A JP 2000091908A JP 10260301 A JP10260301 A JP 10260301A JP 26030198 A JP26030198 A JP 26030198A JP 2000091908 A JP2000091908 A JP 2000091908A
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Abstract
(57)【要約】
【課題】 フェーズロックドループ（ＰＬＬ）における
出力クロック及び参照クロックの周波数にかかわらず、
ＰＬＬのテストが行えるようにする。 【解決手段】 制御発振部２２は、参照クロックＣＫ
ref のクロックパルスと帰還クロックＣＫrtn のクロッ
クパルスの位相差が無くなるように発振し、出力クロッ
クＣＫout を出力する。カウンタ１２はリセット解除さ
れた後、カウンタ制御回路１１からカウントアップ信号
ＥＮを受けると、制御発振部２２の出力する出力クロッ
クＣＫout のクロックパルス数を計数し始める。参照ク
ロックＣＫre f の１サイクル期間が経過すると、カウン
タ制御回路１１は、カウントアップ信号ＥＮを無効にす
る。これにより、カウンタ１２は計数を停止する。カウ
ンタ１２の計数結果をサンプリングすることにより、Ｐ
ＬＬ２０の発振状態が、入力クロックＣＫo に同期して
判定できる。
出力クロック及び参照クロックの周波数にかかわらず、
ＰＬＬのテストが行えるようにする。 【解決手段】 制御発振部２２は、参照クロックＣＫ
ref のクロックパルスと帰還クロックＣＫrtn のクロッ
クパルスの位相差が無くなるように発振し、出力クロッ
クＣＫout を出力する。カウンタ１２はリセット解除さ
れた後、カウンタ制御回路１１からカウントアップ信号
ＥＮを受けると、制御発振部２２の出力する出力クロッ
クＣＫout のクロックパルス数を計数し始める。参照ク
ロックＣＫre f の１サイクル期間が経過すると、カウン
タ制御回路１１は、カウントアップ信号ＥＮを無効にす
る。これにより、カウンタ１２は計数を停止する。カウ
ンタ１２の計数結果をサンプリングすることにより、Ｐ
ＬＬ２０の発振状態が、入力クロックＣＫo に同期して
判定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、フェーズロックド
ループ（以下、ＰＬＬという）に設けられ、ＰＬＬのテ
ストのために、該ＰＬＬの動作状態を外部に示すＰＬＬ
のテスト回路に関するものである。
ループ（以下、ＰＬＬという）に設けられ、ＰＬＬのテ
ストのために、該ＰＬＬの動作状態を外部に示すＰＬＬ
のテスト回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＰＬＬとそのテスト回路
を示す構成図である。このＰＬＬは、半導体チップに形
成されたものであり、入力端子ＩＮから入力された入力
クロックＣＫo を分周して参照クロックＣＫref を生成
する入力用分周器１を備えている。分周器１の出力側に
は、図示しない位相比較器、平滑化回路及び電圧制御発
振回路等を内蔵し、該分周器１が出力する参照クロック
ＣＫre f と帰還クロックＣＫrtn との位相差に応じた発
振により、出力クロックｃｋou t を発生する制御発振部
２が接続されている。制御発振部２の出力端子には、帰
還用分周器３が接続されている。この分周器３は、出力
クロックＣＫout を分周して帰還クロックＣＫrtn を生
成し、該帰還クロックＣＫrtn を制御発振部２の入力側
に帰還するものである。各分周器１，３における分周値
は、レジスタ４，５に格納された値によってそれぞれ設
定される構成になっている。さらに、制御発振部２の出
力側が、テスト出力端子Ｔｔに接続されてテスト回路が
構成されている。
を示す構成図である。このＰＬＬは、半導体チップに形
成されたものであり、入力端子ＩＮから入力された入力
クロックＣＫo を分周して参照クロックＣＫref を生成
する入力用分周器１を備えている。分周器１の出力側に
は、図示しない位相比較器、平滑化回路及び電圧制御発
振回路等を内蔵し、該分周器１が出力する参照クロック
ＣＫre f と帰還クロックＣＫrtn との位相差に応じた発
振により、出力クロックｃｋou t を発生する制御発振部
２が接続されている。制御発振部２の出力端子には、帰
還用分周器３が接続されている。この分周器３は、出力
クロックＣＫout を分周して帰還クロックＣＫrtn を生
成し、該帰還クロックＣＫrtn を制御発振部２の入力側
に帰還するものである。各分周器１，３における分周値
は、レジスタ４，５に格納された値によってそれぞれ設
定される構成になっている。さらに、制御発振部２の出
力側が、テスト出力端子Ｔｔに接続されてテスト回路が
構成されている。
【０００３】次に、図２のＰＬＬの動作を説明する。分
周器１は、レジスタ４に格納された値に基づき、入力端
子ＩＮから入力され入力クロックＣＫo を分周して参照
クロックＣＫref を生成し、制御発振部２に入力する。
制御発振部２の出力する出力クロックＣＫout は、分周
器３に入力される。分周器３は、レジスタ５に格納され
た値に基づき、出力クロックＣＫoutを分周し、帰還ク
ロックＣＫrtn を生成して制御発振部２に入力する。制
御発振部２は、参照クロックＣＫref のクロックパルス
と帰還クロックＣＫrtn のクロックパルスの位相差が無
くなるように発振し、出力クロックＣＫout を出力す
る。
周器１は、レジスタ４に格納された値に基づき、入力端
子ＩＮから入力され入力クロックＣＫo を分周して参照
クロックＣＫref を生成し、制御発振部２に入力する。
制御発振部２の出力する出力クロックＣＫout は、分周
器３に入力される。分周器３は、レジスタ５に格納され
た値に基づき、出力クロックＣＫoutを分周し、帰還ク
ロックＣＫrtn を生成して制御発振部２に入力する。制
御発振部２は、参照クロックＣＫref のクロックパルス
と帰還クロックＣＫrtn のクロックパルスの位相差が無
くなるように発振し、出力クロックＣＫout を出力す
る。
【０００４】図３は、図２の動作を示すタイムチャート
である。例えば、レジスタ４の格納値が３、及びレジス
タ５の格納値が５の場合には、分周器１が、入力クロッ
クＣＫo の３クロックパルスに１回のクロックパルスを
制御発振部２へ送る。このクロックパルスと分周器３か
らのパルスとに基づき、制御発振部２は発振を開始す
る。レジスタ５の格納値が５なので、分周器３は、制御
発振部２の出力する出力クロックＣＫout の、５クロッ
クパルスに１回のクロックパルスを該制御発振部２へ出
力する。制御発振部２は、両分周器１，３から入力され
たクロックパルスのエッジを比較し、その位相差から発
振を開始する。発振の開始直後は不安定だが、暫くする
と、発振が安定する。安定したときの制御発振部２の出
力する出力クロックＣＫout の周波数は、参照クロック
ＣＫre f の５／３倍になる。テスト出力端子Ｔｓから
は、この出力クロックＣＫout が、出力される。
である。例えば、レジスタ４の格納値が３、及びレジス
タ５の格納値が５の場合には、分周器１が、入力クロッ
クＣＫo の３クロックパルスに１回のクロックパルスを
制御発振部２へ送る。このクロックパルスと分周器３か
らのパルスとに基づき、制御発振部２は発振を開始す
る。レジスタ５の格納値が５なので、分周器３は、制御
発振部２の出力する出力クロックＣＫout の、５クロッ
クパルスに１回のクロックパルスを該制御発振部２へ出
力する。制御発振部２は、両分周器１，３から入力され
たクロックパルスのエッジを比較し、その位相差から発
振を開始する。発振の開始直後は不安定だが、暫くする
と、発振が安定する。安定したときの制御発振部２の出
力する出力クロックＣＫout の周波数は、参照クロック
ＣＫre f の５／３倍になる。テスト出力端子Ｔｓから
は、この出力クロックＣＫout が、出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
図２のＰＬＬに設けられたテスト回路では、次のような
課題があった。図４（ａ），（ｂ）は、図２のテスト回
路の課題を示すタイムチャートである。制御発振部２の
出力側をテスト出力端子Ｔｔに接続したテスト回路を持
つＰＬＬでは、このテスト出力端子Ｔｔから出力される
出力クロックＣＫout を、入力クロックＣＫo の１サイ
クルに設定された所定のタイミングでサンプリングし、
期待値と比較することにより、ＰＬＬの動作が正常か否
かが判定される。ここで、出力クロックＣＫout の周波
数が、例えば、参照クロックＣＫref の４倍、８倍のよ
うに整数倍になる時には、図４（ａ）のように、入力ク
ロックＣＫo の各１サイクル期間における出力クロック
ＣＫout の波形に、位相ずれがない。ところが、出力ク
ロックＣＫout の周波数が参照クロックＣＫref の５／
３倍になる場合のように整数倍でない時には、図４
（ｂ）のように、入力クロックＣＫo の各１サイクルご
とに、位相ずれが発生する。このような位相ずれがある
場合に、所定のタイミングで出力クロックＣＫoutをサ
ンプリングしても意味がなく、ＰＬＬのテストができな
かった。
図２のＰＬＬに設けられたテスト回路では、次のような
課題があった。図４（ａ），（ｂ）は、図２のテスト回
路の課題を示すタイムチャートである。制御発振部２の
出力側をテスト出力端子Ｔｔに接続したテスト回路を持
つＰＬＬでは、このテスト出力端子Ｔｔから出力される
出力クロックＣＫout を、入力クロックＣＫo の１サイ
クルに設定された所定のタイミングでサンプリングし、
期待値と比較することにより、ＰＬＬの動作が正常か否
かが判定される。ここで、出力クロックＣＫout の周波
数が、例えば、参照クロックＣＫref の４倍、８倍のよ
うに整数倍になる時には、図４（ａ）のように、入力ク
ロックＣＫo の各１サイクル期間における出力クロック
ＣＫout の波形に、位相ずれがない。ところが、出力ク
ロックＣＫout の周波数が参照クロックＣＫref の５／
３倍になる場合のように整数倍でない時には、図４
（ｂ）のように、入力クロックＣＫo の各１サイクルご
とに、位相ずれが発生する。このような位相ずれがある
場合に、所定のタイミングで出力クロックＣＫoutをサ
ンプリングしても意味がなく、ＰＬＬのテストができな
かった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１及び第３の発明は、参照クロッ
ク及び帰還クロックを入力し、これらの参照クロックと
帰還クロックとの位相差に応じた周波数の出力クロック
を発生する制御発振部と、設定された分周比で出力クロ
ックを分周して帰還クロックを生成し、制御発振部に帰
還する分周器とを有するＰＬＬに設けられ、テストのた
めに、該ＰＬＬにおける動作状態を外部に示すＰＬＬの
テスト回路において、次のような構成にしている。即
ち、参照クロックの１周期の期間に制御発振部が発生す
る出力クロックのパルス数を計数し、この計数の結果を
ＰＬＬの動作状態を示す情報として出力するカウンタを
設けている。このような構成を採用したことにより、参
照クロックの１周期の期間に制御発振部が発生する出力
クロックのパルス数をカウンタが出力するので、入力ク
ロックの１サイクル毎に、出力クロックの波形に位相ず
れがあっても、カウンタが、ＰＬＬの動作状態を示す情
報を出力することになる。第２及び第４の発明では、Ｐ
ＬＬのテスト回路において、次のような構成にしてい
る。即ち、参照クロックの１周期の期間に制御発振部が
発生する出力クロックのパルス数を計数するカウンタ
と、カウンタの計数結果と設定された分周値とを比較
し、該比較結果を出力する比較回路を備えている。この
ような構成を採用したことにより、入力クロックの１サ
イクル毎に、出力クロックの波形に位相ずれがあって
も、比較回路は、計数結果と設定された分周値とを比較
し、ＰＬＬの動作状態を示す情報として比較結果を出力
する。
に、本発明のうちの第１及び第３の発明は、参照クロッ
ク及び帰還クロックを入力し、これらの参照クロックと
帰還クロックとの位相差に応じた周波数の出力クロック
を発生する制御発振部と、設定された分周比で出力クロ
ックを分周して帰還クロックを生成し、制御発振部に帰
還する分周器とを有するＰＬＬに設けられ、テストのた
めに、該ＰＬＬにおける動作状態を外部に示すＰＬＬの
テスト回路において、次のような構成にしている。即
ち、参照クロックの１周期の期間に制御発振部が発生す
る出力クロックのパルス数を計数し、この計数の結果を
ＰＬＬの動作状態を示す情報として出力するカウンタを
設けている。このような構成を採用したことにより、参
照クロックの１周期の期間に制御発振部が発生する出力
クロックのパルス数をカウンタが出力するので、入力ク
ロックの１サイクル毎に、出力クロックの波形に位相ず
れがあっても、カウンタが、ＰＬＬの動作状態を示す情
報を出力することになる。第２及び第４の発明では、Ｐ
ＬＬのテスト回路において、次のような構成にしてい
る。即ち、参照クロックの１周期の期間に制御発振部が
発生する出力クロックのパルス数を計数するカウンタ
と、カウンタの計数結果と設定された分周値とを比較
し、該比較結果を出力する比較回路を備えている。この
ような構成を採用したことにより、入力クロックの１サ
イクル毎に、出力クロックの波形に位相ずれがあって
も、比較回路は、計数結果と設定された分周値とを比較
し、ＰＬＬの動作状態を示す情報として比較結果を出力
する。
【０００７】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＰＬＬとそのテ
スト回路の構成図である。テスト回路１０は、ＰＬＬ２
０の動作状態を外部に示す回路であり、ＰＬＬ２０と共
通にチップに形成されたカウンタ制御回路１１と、該カ
ウンタ制御回路１１に接続されたｎビットカウンタ１２
とで構成されている。ｎビットカウンタ１２の出力側
が、ｎ個のテスト出力端子Ｔｔ１〜Ｔｔｎに接続されて
いる。
スト回路の構成図である。テスト回路１０は、ＰＬＬ２
０の動作状態を外部に示す回路であり、ＰＬＬ２０と共
通にチップに形成されたカウンタ制御回路１１と、該カ
ウンタ制御回路１１に接続されたｎビットカウンタ１２
とで構成されている。ｎビットカウンタ１２の出力側
が、ｎ個のテスト出力端子Ｔｔ１〜Ｔｔｎに接続されて
いる。
【０００８】一方、ＰＬＬ２０は、例えば、従来の図２
と同様の構成であり、入力クロックＣＫo を分周して参
照クロックＣＫref を生成する入力用分周器２１と、該
分周器２１の出力側に接続され、図示しない位相比較
器、平滑化回路及び電圧制御発振回路等を内蔵し、該分
周器２１が出力する参照クロックＣＫref と帰還クロッ
クＣＫrtn との位相差に応じた発振により、出力クロッ
クｃｋout を発生する制御発振部２２が接続されてい
る。制御発振部２２の出力端子には、帰還用分周器２３
が接続されている。この分周器２３は、出力クロックＣ
Ｋout を分周して帰還クロックＣＫrtn を生成し、該帰
還クロックＣＫrtn を制御発振部２２の入力側に帰還す
るものである。各分周器２１，２３における分周値は、
レジスタ２４，２５に格納された値によって設定される
構成になっている。カウンタ制御回路１１は、外部テス
ト信号入力端子から信号Ｔｅｓｔを入力すると共に、分
周器２１から参照クロックＣＫref を入力し、カウント
アップ信号ＥＮとリセット信号ＲＳＴとを生成する機能
を有し、これらの信号ＥＮ，ＲＳＴがｎビットカウンタ
１２に与えられる接続になっている。ｎビットカウンタ
１２のクロック端子には、制御発振部２２の出力端子が
接続され、カウントアップ信号ＥＮが与えられたとき
に、制御発振部２２の出力する出力クロックＣＫout の
パルス数の計数を開始し、リセット信号ＲＳＴが与えら
れた時には、その計数動作を終了するようになってい
る。計数結果は、テスト出力端子Ｔｔ１〜Ｔｔｎを介し
て出力されるようになっている。
と同様の構成であり、入力クロックＣＫo を分周して参
照クロックＣＫref を生成する入力用分周器２１と、該
分周器２１の出力側に接続され、図示しない位相比較
器、平滑化回路及び電圧制御発振回路等を内蔵し、該分
周器２１が出力する参照クロックＣＫref と帰還クロッ
クＣＫrtn との位相差に応じた発振により、出力クロッ
クｃｋout を発生する制御発振部２２が接続されてい
る。制御発振部２２の出力端子には、帰還用分周器２３
が接続されている。この分周器２３は、出力クロックＣ
Ｋout を分周して帰還クロックＣＫrtn を生成し、該帰
還クロックＣＫrtn を制御発振部２２の入力側に帰還す
るものである。各分周器２１，２３における分周値は、
レジスタ２４，２５に格納された値によって設定される
構成になっている。カウンタ制御回路１１は、外部テス
ト信号入力端子から信号Ｔｅｓｔを入力すると共に、分
周器２１から参照クロックＣＫref を入力し、カウント
アップ信号ＥＮとリセット信号ＲＳＴとを生成する機能
を有し、これらの信号ＥＮ，ＲＳＴがｎビットカウンタ
１２に与えられる接続になっている。ｎビットカウンタ
１２のクロック端子には、制御発振部２２の出力端子が
接続され、カウントアップ信号ＥＮが与えられたとき
に、制御発振部２２の出力する出力クロックＣＫout の
パルス数の計数を開始し、リセット信号ＲＳＴが与えら
れた時には、その計数動作を終了するようになってい
る。計数結果は、テスト出力端子Ｔｔ１〜Ｔｔｎを介し
て出力されるようになっている。
【０００９】図５は、図１中のテスト回路１０及びＰＬ
Ｌ２０の動作を示すタイムチャートである。この図５を
参照しつつ、ＰＬＬ２０に対するテストを説明する。分
周器２１は、レジスタ２４に格納された値に基づき、入
力端子ＩＮから入力された入力クロックＣＫo を分周し
て参照クロックＣＫref を生成し、制御発振部２２ｈへ
与える。制御発振部２２の出力する出力クロックＣＫ
out は、分周器２３に入力される。分周器２３は、レジ
スタ２５に格納された値に基づき、出力クロックＣＫ
out を分周して帰還クロックＣＫrtn を生成し、制御発
振部２２へ与える。制御発振部２２は、参照クロックＣ
Ｋref のクロックパルスと帰還クロックＣＫrtn のクロ
ックパルスの位相差が無くなるように発振し、出力クロ
ックＣＫout を出力する。
Ｌ２０の動作を示すタイムチャートである。この図５を
参照しつつ、ＰＬＬ２０に対するテストを説明する。分
周器２１は、レジスタ２４に格納された値に基づき、入
力端子ＩＮから入力された入力クロックＣＫo を分周し
て参照クロックＣＫref を生成し、制御発振部２２ｈへ
与える。制御発振部２２の出力する出力クロックＣＫ
out は、分周器２３に入力される。分周器２３は、レジ
スタ２５に格納された値に基づき、出力クロックＣＫ
out を分周して帰還クロックＣＫrtn を生成し、制御発
振部２２へ与える。制御発振部２２は、参照クロックＣ
Ｋref のクロックパルスと帰還クロックＣＫrtn のクロ
ックパルスの位相差が無くなるように発振し、出力クロ
ックＣＫout を出力する。
【００１０】ＰＬＬ２０の発振は、発振の開始直後は不
安定だが、暫くすると安定する。ＰＬＬ２０の発振が安
定した後、信号Ｔｅｓｔを“Ｈ”にしてテストモードを
設定する。この信号Ｔｅｓｔが“Ｈ”になると、カウン
タ制御回路１１は“Ｌ”のリセット信号ＲＳＴをカウン
タ１２に与え、該カウンタ１２をリセットする。その
後、参照クロックＣＫref のクロックパルスが入力され
ると、カウンタ制御回路１１は、“Ｌ”のリセット信号
ＲＳＴを“Ｈ”にして、カウンタ１２のリセット状態を
解除すると共に、該カウンタ１２に“Ｈ”のカウントア
ップ信号ＥＮを送る。カウントアップ信号ＥＮが与えら
れたカウンタ１２は、制御発振部２２の出力する出力ク
ロックＣＫout のクロックパルス数を計数し始める。カ
ウントアップ信号ＥＮが“Ｈ”になった後、再び参照ク
ロックＣＫref のクロックパルスが、カウンタ制御回路
１１に入力されると、該カウンタ制御回路１１は、カウ
ントアップ信号ＥＮを“Ｌ”にする。これにより、カウ
ンタ１２は、計数を停止し、それまでの計数結果を保持
する。計数結果は、テスト出力端子Ｔｔ１〜Ｔｔｎを介
して出力されるので、これらのテスト出力端子Ｔｔ１〜
Ｔｔｎの値をサンプリングすることにより、ＰＬＬ２０
の発振状態が、入力クロックＣＫo に同期して判定でき
る。以上のように、この第１の実施形態では、ＰＬＬ２
０に、ｎビットカウンタ１２を設け、参照クロックＣＫ
ref の１サイクル期間での出力クロックＣＫout のクロ
ックパルス数を計数する構成にしたので、該参照クロッ
クＣＫref と出力クロックＣＫout の周波数にかかわら
ず、ＰＬＬ２０の発振状態を外部に示すことができる。
安定だが、暫くすると安定する。ＰＬＬ２０の発振が安
定した後、信号Ｔｅｓｔを“Ｈ”にしてテストモードを
設定する。この信号Ｔｅｓｔが“Ｈ”になると、カウン
タ制御回路１１は“Ｌ”のリセット信号ＲＳＴをカウン
タ１２に与え、該カウンタ１２をリセットする。その
後、参照クロックＣＫref のクロックパルスが入力され
ると、カウンタ制御回路１１は、“Ｌ”のリセット信号
ＲＳＴを“Ｈ”にして、カウンタ１２のリセット状態を
解除すると共に、該カウンタ１２に“Ｈ”のカウントア
ップ信号ＥＮを送る。カウントアップ信号ＥＮが与えら
れたカウンタ１２は、制御発振部２２の出力する出力ク
ロックＣＫout のクロックパルス数を計数し始める。カ
ウントアップ信号ＥＮが“Ｈ”になった後、再び参照ク
ロックＣＫref のクロックパルスが、カウンタ制御回路
１１に入力されると、該カウンタ制御回路１１は、カウ
ントアップ信号ＥＮを“Ｌ”にする。これにより、カウ
ンタ１２は、計数を停止し、それまでの計数結果を保持
する。計数結果は、テスト出力端子Ｔｔ１〜Ｔｔｎを介
して出力されるので、これらのテスト出力端子Ｔｔ１〜
Ｔｔｎの値をサンプリングすることにより、ＰＬＬ２０
の発振状態が、入力クロックＣＫo に同期して判定でき
る。以上のように、この第１の実施形態では、ＰＬＬ２
０に、ｎビットカウンタ１２を設け、参照クロックＣＫ
ref の１サイクル期間での出力クロックＣＫout のクロ
ックパルス数を計数する構成にしたので、該参照クロッ
クＣＫref と出力クロックＣＫout の周波数にかかわら
ず、ＰＬＬ２０の発振状態を外部に示すことができる。
【００１１】第２の実施形態 図６は、本発明の第２の実施形態を示すＰＬＬとそのテ
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路３０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、比較回路３１が追加されている。比較
回路３１は、カウンタ１２の出力側に接続され、該カウ
ンタ１２の出力する計数値とレジスタ２５に格納された
分周器２３の分周値とカウンタ制御回路１１の出力する
カウントアップ信号ＥＮとを入力する接続になってい
る。比較回路３１は、カウントアップ信号ＥＮに基づ
き、計数値と分周器２３の分周値とを比較する機能を有
し、この比較結果がテスト出力端子Ｔｔから出力される
ようになっている。
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路３０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、比較回路３１が追加されている。比較
回路３１は、カウンタ１２の出力側に接続され、該カウ
ンタ１２の出力する計数値とレジスタ２５に格納された
分周器２３の分周値とカウンタ制御回路１１の出力する
カウントアップ信号ＥＮとを入力する接続になってい
る。比較回路３１は、カウントアップ信号ＥＮに基づ
き、計数値と分周器２３の分周値とを比較する機能を有
し、この比較結果がテスト出力端子Ｔｔから出力される
ようになっている。
【００１２】次に、図６のテスト回路の動作を説明す
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
テスト回路３０中のカウンタ制御回路１１及びカウンタ
１２も第１の実施形態と同様に動作し、カウントアップ
信号ＥＮが“Ｌ”になったときに、カウンタ１２にはそ
れまでの計数結果が保持される。このカウントアップ信
号ＥＮが“Ｌ”になったときに、比較回路３１は、カウ
ンタ１２が保持して出力する計数結果と分周器２３の分
周値とを比較し、該比較結果をテスト出力端子Ｔｔへ出
力する。ＰＬＬ２０が、正常に動作している場合には、
その計数結果と分周器２３の分周値とは一致する。以上
のように、この第２の実施形態では、カウンタ１２が保
持して出力する計数結果と分周器２３の分周値とを比較
し、該比較結果を出力する比較回路３１を設けたので、
第１の実施形態と同様、参照クロックＣＫref と出力ク
ロックＣＫ out の周波数にかかわらず、ＰＬＬ２０の発
振状態を外部に示すことができる。さらに、ＰＬＬ２０
の発振状態を外部に示す端子を、テスト出力端子Ｔｔの
みに減じることができる。
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
テスト回路３０中のカウンタ制御回路１１及びカウンタ
１２も第１の実施形態と同様に動作し、カウントアップ
信号ＥＮが“Ｌ”になったときに、カウンタ１２にはそ
れまでの計数結果が保持される。このカウントアップ信
号ＥＮが“Ｌ”になったときに、比較回路３１は、カウ
ンタ１２が保持して出力する計数結果と分周器２３の分
周値とを比較し、該比較結果をテスト出力端子Ｔｔへ出
力する。ＰＬＬ２０が、正常に動作している場合には、
その計数結果と分周器２３の分周値とは一致する。以上
のように、この第２の実施形態では、カウンタ１２が保
持して出力する計数結果と分周器２３の分周値とを比較
し、該比較結果を出力する比較回路３１を設けたので、
第１の実施形態と同様、参照クロックＣＫref と出力ク
ロックＣＫ out の周波数にかかわらず、ＰＬＬ２０の発
振状態を外部に示すことができる。さらに、ＰＬＬ２０
の発振状態を外部に示す端子を、テスト出力端子Ｔｔの
みに減じることができる。
【００１３】第３の実施形態 図７は、本発明の第３の実施形態を示すＰＬＬとそのテ
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路４０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、該カウンタ１２に接続されたｎビット
のレジスタ４１と、内部制御回路４２とが追加されてい
る。レジスタ４１は、カウンタ１２の出力する計数値を
格納するものである。内部制御回路４２は、プログラム
にしたがって信号Ｔｅｓｔを発生し、カウンタ制御回路
１１へ与える機能と、レジスタ４１に対して信号ｒｄを
与えて該レジスタ４１に格納されたデータを読み出す機
能と、その読み出したデータをホストバス４２ａを介し
て外部に出力する機能を有している。
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路４０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、該カウンタ１２に接続されたｎビット
のレジスタ４１と、内部制御回路４２とが追加されてい
る。レジスタ４１は、カウンタ１２の出力する計数値を
格納するものである。内部制御回路４２は、プログラム
にしたがって信号Ｔｅｓｔを発生し、カウンタ制御回路
１１へ与える機能と、レジスタ４１に対して信号ｒｄを
与えて該レジスタ４１に格納されたデータを読み出す機
能と、その読み出したデータをホストバス４２ａを介し
て外部に出力する機能を有している。
【００１４】次に、図７のテスト回路の動作を説明す
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
内部制御回路４２が、プログラムにしたがって信号Ｔｅ
ｓｔを発生すると、テスト回路４０中のカウンタ制御回
路１１及びカウンタ１２も第１の実施形態と同様に動作
し、カウントアップ信号ＥＮが“Ｌ”になったときに、
該カウンタ１２にはそれまでの計数結果が保持され、レ
ジスタ４１に格納される。内部制御回路４２は、プログ
ラムにしたがって任意のタイミングで信号ｒｄをレジス
タ４１に与え、このレジスタ４１からデータを読み出
し、ホストバス４２ａを介して外部に出力する。以上の
ように、この第３実施形態では、第１の実施形態のテス
ト回路に、ｎビットのレジスタ４１と内部制御回路４２
とを追加した構成にしたので、ＰＬＬ２０のテストをプ
ログラマブルに行えると共に、信号Ｔｅｓｔを入力する
端子が不要になり、第１及び第２の実施形態よりも端子
数を減じることができる。
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
内部制御回路４２が、プログラムにしたがって信号Ｔｅ
ｓｔを発生すると、テスト回路４０中のカウンタ制御回
路１１及びカウンタ１２も第１の実施形態と同様に動作
し、カウントアップ信号ＥＮが“Ｌ”になったときに、
該カウンタ１２にはそれまでの計数結果が保持され、レ
ジスタ４１に格納される。内部制御回路４２は、プログ
ラムにしたがって任意のタイミングで信号ｒｄをレジス
タ４１に与え、このレジスタ４１からデータを読み出
し、ホストバス４２ａを介して外部に出力する。以上の
ように、この第３実施形態では、第１の実施形態のテス
ト回路に、ｎビットのレジスタ４１と内部制御回路４２
とを追加した構成にしたので、ＰＬＬ２０のテストをプ
ログラマブルに行えると共に、信号Ｔｅｓｔを入力する
端子が不要になり、第１及び第２の実施形態よりも端子
数を減じることができる。
【００１５】第４の実施形態 図８は、本発明の第４の実施形態を示すＰＬＬとそのテ
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路５０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、比較回路５１と、該比較回路５１に接
続されたｍビットのレジスタ５２と、内部制御回路５３
とが追加されている。比較回路５１は、カウンタ１２の
出力側に接続され、該カウンタ１２の出力する計数値と
レジスタ２５に格納された分周器２３の分周値とカウン
タ制御回路１１の出力するカウントアップ信号ＥＮとを
入力する接続になっている。比較回路５１は、カウント
アップ信号ＥＮに基づき、計数値と分周器２３の分周値
とを比較する機能を有している。レジスタ５２は、比較
回路５１の出力する比較結果を格納するものである。内
部制御回路５３は、プログラムにしたがって信号Ｔｅｓ
ｔを発生し、カウンタ制御回路１１へ与える機能と、レ
ジスタ５２に対して信号ｒｄを与えて該レジスタ５２に
格納されたデータを読み出す機能と、その読み出したデ
ータをホストバス５３ａを介して外部に出力する機能を
有している。
スト回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。テ
スト回路５０は、第１の実施形態と同様のＰＬＬ２０に
対して設けられた回路であり、第１の実施形態と同様の
カウンタ制御回路１１とｎビットカウンタ１２を有する
と共に、新たに、比較回路５１と、該比較回路５１に接
続されたｍビットのレジスタ５２と、内部制御回路５３
とが追加されている。比較回路５１は、カウンタ１２の
出力側に接続され、該カウンタ１２の出力する計数値と
レジスタ２５に格納された分周器２３の分周値とカウン
タ制御回路１１の出力するカウントアップ信号ＥＮとを
入力する接続になっている。比較回路５１は、カウント
アップ信号ＥＮに基づき、計数値と分周器２３の分周値
とを比較する機能を有している。レジスタ５２は、比較
回路５１の出力する比較結果を格納するものである。内
部制御回路５３は、プログラムにしたがって信号Ｔｅｓ
ｔを発生し、カウンタ制御回路１１へ与える機能と、レ
ジスタ５２に対して信号ｒｄを与えて該レジスタ５２に
格納されたデータを読み出す機能と、その読み出したデ
ータをホストバス５３ａを介して外部に出力する機能を
有している。
【００１６】次に、図８のテスト回路の動作を説明す
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
内部制御回路５３が、プログラムにしたがって信号Ｔｅ
ｓｔを発生すると、テスト回路５０中のカウンタ制御回
路１１及びカウンタ１２も第１の実施形態と同様に動作
し、カウントアップ信号ＥＮが“Ｌ”になったときに、
該カウンタ１２にはそれまでの計数結果が保持される。
比較回路５１が、カウンタ１２が保持して出力する計数
結果と分周器２３の分周値とを比較し、該比較結果をレ
ジスタ５２へ出力する。レジスタ５２には、比較回路５
１が出力した比較結果を格納する。以上のようなテスト
が繰り返されると、レジスタ５２には、複数の比較結果
が格納される。内部制御回路５３は、プログラムにした
がって任意のタイミングで信号ｒｄをレジスタ５２に与
え、このレジスタ５２から比較結果のデータをパラレル
に読み出し、ホストバス５３ａを介して順に外部に出力
する。以上のように、この第４の実施形態では、第１の
実施形態のテスト回路に、比較回路５１とｍビットのレ
ジスタ５２と内部制御回路５３とを追加した構成にした
ので、第３の実施形態と同様な効果が得られるばかりで
なく、複数回のテストによる判定が可能になるので、Ｐ
ＬＬ２０のテストの信頼性が向上する。なお、本発明
は、上記実施形態に限定されず種々の変形が可能であ
る。例えば、第３及び第４の実施形態では、内部制御回
路４２，５３がテストモードを設定する信号Ｔｅｓｔを
発生する構成にしたが、外部から信号Ｔｅｓｔを導入す
る構成にしてもよい。
る。ＰＬＬ２０は、第１の実施形態と同様に動作する。
内部制御回路５３が、プログラムにしたがって信号Ｔｅ
ｓｔを発生すると、テスト回路５０中のカウンタ制御回
路１１及びカウンタ１２も第１の実施形態と同様に動作
し、カウントアップ信号ＥＮが“Ｌ”になったときに、
該カウンタ１２にはそれまでの計数結果が保持される。
比較回路５１が、カウンタ１２が保持して出力する計数
結果と分周器２３の分周値とを比較し、該比較結果をレ
ジスタ５２へ出力する。レジスタ５２には、比較回路５
１が出力した比較結果を格納する。以上のようなテスト
が繰り返されると、レジスタ５２には、複数の比較結果
が格納される。内部制御回路５３は、プログラムにした
がって任意のタイミングで信号ｒｄをレジスタ５２に与
え、このレジスタ５２から比較結果のデータをパラレル
に読み出し、ホストバス５３ａを介して順に外部に出力
する。以上のように、この第４の実施形態では、第１の
実施形態のテスト回路に、比較回路５１とｍビットのレ
ジスタ５２と内部制御回路５３とを追加した構成にした
ので、第３の実施形態と同様な効果が得られるばかりで
なく、複数回のテストによる判定が可能になるので、Ｐ
ＬＬ２０のテストの信頼性が向上する。なお、本発明
は、上記実施形態に限定されず種々の変形が可能であ
る。例えば、第３及び第４の実施形態では、内部制御回
路４２，５３がテストモードを設定する信号Ｔｅｓｔを
発生する構成にしたが、外部から信号Ｔｅｓｔを導入す
る構成にしてもよい。
【００１７】
【発明の効果】以上詳細に説明したように、第１及び第
３の発明によれば、参照クロックの１周期の期間に制御
発振部が発生する出力クロックのパルス数を計数して出
力するカウンタを設けたので、入力クロックの１サイク
ル毎に、出力クロックの波形に位相ずれがあっても、カ
ウンタが、ＰＬＬの動作状態を示す情報を出力すること
になり、ＰＬＬのテストが可能になる。第２及び第４の
発明によれば、参照クロックの１周期の期間に制御発振
部が発生する出力クロックのパルス数を計数するカウン
タと、カウンタの計数結果と設定された分周値とを比較
し、該比較結果を出力する比較回路を設けたので、該比
較結果がＰＬＬの動作が正常か否かを示すことになり、
ＰＬＬのテストが可能になる。
３の発明によれば、参照クロックの１周期の期間に制御
発振部が発生する出力クロックのパルス数を計数して出
力するカウンタを設けたので、入力クロックの１サイク
ル毎に、出力クロックの波形に位相ずれがあっても、カ
ウンタが、ＰＬＬの動作状態を示す情報を出力すること
になり、ＰＬＬのテストが可能になる。第２及び第４の
発明によれば、参照クロックの１周期の期間に制御発振
部が発生する出力クロックのパルス数を計数するカウン
タと、カウンタの計数結果と設定された分周値とを比較
し、該比較結果を出力する比較回路を設けたので、該比
較結果がＰＬＬの動作が正常か否かを示すことになり、
ＰＬＬのテストが可能になる。
【図１】本発明の第１の実施形態を示すＰＬＬとそのテ
スト回路の構成図である。
スト回路の構成図である。
【図２】従来のＰＬＬとそのテスト回路を示す構成図で
ある。
ある。
【図３】図２の動作を示すタイムチャートである。
【図４】図２のテスト回路の課題を示すタイムチャート
である。
である。
【図５】図１中のテスト回路１０及びＰＬＬ２０の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図６】本発明の第２の実施形態を示すＰＬＬとそのテ
スト回路の構成図である。
スト回路の構成図である。
【図７】本発明の第３の実施形態を示すＰＬＬとそのテ
スト回路の構成図である。
スト回路の構成図である。
【図８】本発明の第４の実施形態を示すＰＬＬとそのテ
スト回路の構成図である。
スト回路の構成図である。
１０，３０，４０，５０ テスト回路 １１ カウンタ制御回路 １２ ｎビットカウンタ ２０ ＰＬＬ ２１，２３ 分周器 ２２ 制御発振部 ３１，５１ 比較回路 ４１，５２ レジスタ ４２，５２ 内部制御回路
Claims (4)
- 【請求項１】 参照クロック及び帰還クロックを入力
し、これらの参照クロックと帰還クロックとの位相差に
応じた周波数の出力クロックを発生する制御発振部と、
設定された分周値で前記出力クロックを分周して前記帰
還クロックを生成し、前記制御発振部に帰還する分周器
とを有するフェーズロックドループに設けられ、 テストのために、前記フェーズロックドループにおける
動作状態を外部に示すフェーズロックドループのテスト
回路において、 前記参照クロックの１周期の期間に前記制御発振部が発
生する前記出力クロックのパルス数を計数し、この計数
の結果を前記フェーズロックドループの動作状態を示す
情報として出力するカウンタを備えたことを特徴とする
フェーズロックドループのテスト回路。 - 【請求項２】 参照クロック及び帰還クロックを入力
し、これらの参照クロックと帰還クロックとの位相差に
応じた周波数の出力クロックを発生する制御発振部と、
設定された分周値で前記出力クロックを分周して前記帰
還クロックを生成し、前記制御発振部に帰還する分周器
とを有するフェーズロックドループに設けられ、 テストのために、前記フェーズロックドループにおける
動作状態を外部に示すフェーズロックドループのテスト
回路において、 前記参照クロックの１周期の期間に前記制御発振部が発
生する前記出力クロックのパルス数を計数するカウンタ
と、 前記カウンタの計数結果と前記設定された分周値とを比
較し、該比較結果を前記フェーズロックドループの動作
状態を示す情報として出力する比較回路とを、備えたこ
とを特徴とするフェーズロックドループのテスト回路。 - 【請求項３】 参照クロック及び帰還クロックを入力
し、これらの参照クロックと帰還クロックとの位相差に
応じた周波数の出力クロックを発生する制御発振部と、
設定された分周値で前記出力クロックを分周して前記帰
還クロックを生成し、前記制御発振部に帰還する分周器
とを有するフェーズロックドループに設けられ、 テストのために、前記フェーズロックドループにおける
動作状態を外部に示すフェーズロックドループのテスト
回路において、 前記参照クロックの１周期の期間に前記制御発振部が発
生する前記出力クロックのパルス数を計数するカウンタ
と、 前記カウンタが出力する計数結果を格納するレジスタ
と、 前記カウンタに対してテストモードを設定する機能、及
び前記レジスタに信号を与えて前記計数結果を読み出
し、該計数結果を出力する機能を有する内部制御回路と
を、備えたことを特徴とするフェーズロックドループの
テスト回路。 - 【請求項４】 参照クロック及び帰還クロックを入力
し、これらの参照クロックと帰還クロックとの位相差に
応じた周波数の出力クロックを発生する制御発振部と、
設定された分周値で前記出力クロックを分周して前記帰
還クロックを生成し、前記制御発振部に帰還する分周器
とを有するフェーズロックドループに設けられ、 テストのために、前記フェーズロックドループにおける
動作状態を外部に示すフェーズロックドループのテスト
回路において、 前記参照クロックの１周期の期間に前記制御発振部が発
生する前記出力クロックのパルス数を計数するカウンタ
と、 前記カウンタの計数結果と前記設定された分周値とを比
較し、該比較結果を出力する比較回路と、 前記比較回路が出力する比較結果を複数格納するレジス
タと、 前記カウンタに対してテストモードを設定する機能、及
び前記レジスタに信号を与えて前記複数の比較結果を読
み出し、該複数の比較結果を出力する機能を有する内部
制御回路とを、備えたことを特徴とするフェーズロック
ドループのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260301A JP2000091908A (ja) | 1998-09-14 | 1998-09-14 | フェーズロックドループのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260301A JP2000091908A (ja) | 1998-09-14 | 1998-09-14 | フェーズロックドループのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091908A true JP2000091908A (ja) | 2000-03-31 |
Family
ID=17346143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10260301A Withdrawn JP2000091908A (ja) | 1998-09-14 | 1998-09-14 | フェーズロックドループのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091908A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446422C (zh) * | 2005-01-06 | 2008-12-24 | 华为技术有限公司 | 锁相环失效检测方法 |
| KR100940920B1 (ko) | 2007-07-26 | 2010-02-08 | 연세대학교 산학협력단 | 위상고정루프의 자체내장 테스트 장치와 이를 포함하는위상고정루프, 위상고정루프의 자체내장 테스트 방법 및이를 수록한 저장매체 |
| CN119788036A (zh) * | 2024-12-18 | 2025-04-08 | 苏州顺芯半导体有限公司 | 时钟信号产生系统、产生方法及音频转换芯片 |
-
1998
- 1998-09-14 JP JP10260301A patent/JP2000091908A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446422C (zh) * | 2005-01-06 | 2008-12-24 | 华为技术有限公司 | 锁相环失效检测方法 |
| KR100940920B1 (ko) | 2007-07-26 | 2010-02-08 | 연세대학교 산학협력단 | 위상고정루프의 자체내장 테스트 장치와 이를 포함하는위상고정루프, 위상고정루프의 자체내장 테스트 방법 및이를 수록한 저장매체 |
| CN119788036A (zh) * | 2024-12-18 | 2025-04-08 | 苏州顺芯半导体有限公司 | 时钟信号产生系统、产生方法及音频转换芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |