JP2000200839A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 自己整合によるソース配線の形成の際にメモ
リセルのソース拡散層にダメージがなく、Ｗ／Ｅ信頼性
の良好な、不揮発性半導体記憶装置およびその製造方法
を提供する。 【解決手段】 半導体記憶装置は基板の表面に形成され
た素子分離絶縁膜１１２と、この素子分離絶縁膜で分離
された領域にそれぞれ形成されたソース拡散層１０２を
有する複数のメモリセルと、素子分離絶縁膜を挟んで隣
接するメモリセルのそれぞれのソース拡散層を相互に接
続する配線層１１３が、素子分離絶縁膜の下方に形成さ
れている。その製造方法は、フィールド酸化膜の除去工
程を経ずに、高加速エネルギーでのイオン注入によりフ
ィールド酸化膜下にソース配線層を形成する。このた
め、酸化膜エッチングによってメモリセルにダメージを
与えることがなく、良好な特性を有する半導体不揮発性
メモリを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関するもので、特に、不揮発性半導
体メモリおよびその製造方法に関するものである。

【０００２】

【従来の技術】不揮発性半導体メモリには多くの種類が
あるが、従来広く用いられている不揮発性半導体メモリ
セルの一例として、２層構成のＮＯＲ型一括消去型ＥＥ
ＰＲＯＭ（以下フラッシュＥＥＰＲＯＭという）の制御
電極に直交する方向にとった断面構造を図７に示す。

【０００３】図７に示されるように、このフラッシュＥ
ＥＰＲＯＭでは、半導体基板１上に第１ゲート絶縁膜
４、フローティングゲート５、第２ゲート絶縁膜６、コ
ントロールゲート７が順次積層されたゲート構造を有し
ている。このような積層ゲート構造の上面および側面は
熱酸化膜８で覆われている。この積層ゲート構造の両側
の基板表面部には、ソース・ドレイン拡散層領域２、３
が交互に形成されている。

【０００４】これらの全体上に層間絶縁膜９が堆積され
ているが、このうち、ソース・ドレイン領域に対応した
部分にはコンタクト孔１０が開孔され、このコンタクト
孔１０を埋め込むようにアルミニウム等の配線１１が形
成され、全体が堆積された保護膜１２で保護されてい
る。

【０００５】図８は図７に示した不揮発性半導体メモリ
の平面図である。なお、図７は図８中のＢ−Ｂ’線に沿
った断面図に当たる。半導体基板上１の表面にフィール
ド酸化膜１３が図中縦方向にセルトランジスタ形成領域
だけ離隔してストライプ状に形成されており、所定の幅
にパターニングされたフローティングゲート５およびコ
ントロールゲート７が前記フィールド酸化膜１３と直交
するようにストライプ状に形成されている。

【０００６】そして、ソース配線の為の拡散層は、ドレ
イン拡散層領域３によって挟まれているフィールド酸化
膜１３を酸化膜エッチングによって除去した後、不純物
イオンを図中ハッチングで示した領域に注入することに
より、自己整合によるソース拡散層（Ｓｅｌｆ−Ａｌｉ
ｇｎｅｄ Ｓｏｕｒｃｅ 以下ＳＡＳと表す）１５とし
て形成されている。

【０００７】

【発明が解決しようとする課題】このような自己整合工
程では、フィールド酸化膜１３をパターニングされたレ
ジストマスクを用いたエッチングによって除去している
が、フィールド酸化膜を充分に除去するような条件でエ
ッチングを行うと、ソース拡散層領域２には表面に酸化
膜が無いため、Ｓｉ基板の表面もエッチングされてしま
い、ダメージを受ける。この様子をフィールド酸化膜エ
ッチング後のメモリセル領域の図８のＡ−Ａ’線に沿っ
た断面図である図９、素子完成状態の図１０、および図
８のＢ−Ｂ’線に沿った断面図である図１１に示す。図
９および図１０から明らかなように、フィールド酸化膜
１３を除去した部分１４に隣接する、自己整合によるソ
ース拡散層１５が形成された基板１の表面にはダメージ
層１６が発生している。また、図１１から明らかなよう
に、フィールド酸化膜のエッチング時に基板表面がオー
バーエッチングされるため、本来の基板表面とは段差１
７が生じる。

【０００８】このようにダメージを受けたソース拡散層
領域２にイオン注入を行った後、熱酸化工程を経ると、
ソース拡散層領域２のダメージがチャネル領域にまで拡
大し、セル特性、特に書き込み消去（Ｗ／Ｅ）の繰り返
しに対する信頼性に悪影響を及ぼす事が懸念される。

【０００９】そこで、本発明は、ソース配線の形成の際
にメモリセルのソース拡散層にダメージがなく、Ｗ／Ｅ
信頼性の良好な、不揮発性半導体メモリおよびその製造
方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明にかかる半導体記
憶装置によれば、半導体基板の表面に形成された素子分
離絶縁膜と、前記素子分離絶縁膜で分離された領域にそ
れぞれ形成されたソース拡散層を有する複数のメモリセ
ルと、前記素子分離絶縁膜を挟んで隣接するメモリセル
のそれぞれのソース拡散層を相互に接続する配線層が、
前記素子分離絶縁膜の下方に形成されていることを特徴
とする。

【００１１】また、本発明にかかる半導体記憶装置の製
造方法によれば、半導体基板の表面に素子分離絶縁膜を
ストライプ状に形成する工程と、前記素子分離膜間の領
域に第１のゲート絶縁膜を形成する工程と、基板表面全
面にゲート電極材料を堆積させ、フローティングゲート
を選択的に形成する工程と、熱酸化を行い、前記フロー
ティングゲート上に第２のゲート絶縁膜を形成する工程
と、基板表面全面にゲート電極材料を堆積させ、前記素
子分離膜と直行するコントロールゲートを選択的に形成
する工程と、前記コントロールゲートをマスクとして第
１のイオン注入を行い、ソース及びドレイン拡散領域を
形成する工程と、前記第１の絶縁膜、前記フローティン
グゲート、前記第２のゲート絶縁膜、前記コントロール
ゲートよりなる積層構造の側面に側壁となる絶縁物を堆
積する工程と、各メモリセルのソース拡散領域を接続す
る配線層に対応する領域が露出するレジストマスクを選
択的に形成する工程と、前記レジストマスクをマスクと
して前記素子分離膜を通過する条件で前記第１のイオン
注入と同一導電型の不純物を注入する第２のイオン注入
工程とを備えたことを特徴とする。

【００１２】これらの半導体記憶装置およびその製造方
法によれば、ソース拡散層間を接続する配線層を素子分
離膜の下を通過するようにしているので、従来のように
この配線形成のために素子分離膜を除去する必要がな
く、メモリセルの特性劣化を招かない。

【００１３】

【発明の実施の形態】本発明の実施の形態を図１〜図６
を参照して説明する。図１は本発明に係る不揮発性半導
体メモリセルのゲート幅方向の断面図である。この図は
後述する図４のＥ−Ｅ’線に沿った断面を示している
が、直接見えないゲート配線については想像線で表して
ある。

【００１４】従来技術の場合と同様に、このメモリ装置
は、半導体基板１０１上にフィールド酸化膜１１２で挟
まれた領域内に第１ゲート絶縁膜１０４、フローティン
グゲート１０５、第２ゲート絶縁膜１０６、コントロー
ルゲート１０７が順次積層されたゲート構造を有してい
る。フィールド酸化膜１１２の両側の基板表面部には、
ソース・ドレイン拡散層領域１０２が交互に形成されて
いるが、図１では図１０のソース拡散領域に対応する部
分が表されている。また、ソース拡散層１０２はその下
およびフィールド酸化膜１１２の下に形成された、ソー
ス配線の為の不純物拡散層１１３によって互いに電気的
に接続されている。このように、この実施の形態ではフ
ィールド酸化膜１１２が除去されていない。

【００１５】次にこのような半導体記憶装置の製造方法
をその工程別断面図である図２を参照して説明する。こ
の図２は図４のＦ−Ｆ’断面に対応するものである。

【００１６】まず、半導体基板１０１に、必要に応じて
ウェル（図示せず）を形成した後、耐酸化性膜としての
窒化膜を用いた選択酸化法であるＬＯＣＯＳ法により、
フィールド酸化膜１１２を形成する（図２（ａ））。

【００１７】その後、チャネル予定領域にイオン注入
後、熱酸化を行って半導体基板表面にゲート絶縁膜とな
る熱酸化膜１０４を形成し、ポリシリコン膜１０５をＣ
ＶＤ法で０．１μｍ堆積する（図２（ｂ））。

【００１８】次に、このポリシリコン膜１０５がフィー
ルド酸化膜１１２上で分離されるようにパターニングを
行う。この上に第２ゲート絶縁膜１０６を１６０ｎｍの
厚さで形成する（図２（ｃ））。この第２ゲート絶縁膜
１０６は酸化膜（ＳｉＯ_２）、窒化膜（ＳｉＮ）、酸化
膜（ＳｉＯ_２）から成るいわゆるＯＮＯ構造となってい
る。

【００１９】次に、コントロールゲートとなるポリシリ
コン膜１０７をＣＶＤ法で０．２μｍの厚さで堆積する
ことにより、図１に示した構造が得られる。

【００２０】なお、コントロールゲート１０７は従来Ｍ
ｏＳｉ／ポリシリコン等の２層構造が主であったが、最
近はＳｉＯ_２１１６／ＳｉＮ１１５／ＷＳｉおよびポリ
シリコン１０７の４層構造で形成する場合もある。

【００２１】このようにして形成された積層電極はレジ
ストのパターニングおよびＲＩＥ等のエッチングにより
所定の形状にパターニングされる。

【００２２】次に、後酸化を行った後、ゲート電極１０
７をマスクとしてソース・ドレイン拡散領域１０２を形
成するためのイオン注入を行う。このときのイオン注入
条件は、ｎチャネル型の場合、ヒ素を加速エネルギー５
０ｋｅＶ、ドーズ量６×１０¹⁵／ｃｍ² で注入する。こ
のイオン注入の際はフィールド酸化膜１１２がイオン注
入マスクとして機能し、フィールド酸化膜１１２下には
イオン注入されないため、各メモリセルのソース拡散領
域１０２はフィールド酸化膜１１２によって分離されて
いる。なお、これらの分離されたソース拡散領域１０２
は後述するように最終的には全て共通となる。

【００２３】図５は図４の平面図において、フィールド
酸化膜が存在しないＣ−Ｃ’断面を、図６はフィールド
酸化膜が存在するＤ−Ｄ’断面をそれぞれ示す。

【００２４】図５および図６に示されるように、積層ゲ
ート構造の周囲にＳｉＯ_２を全面に堆積させ、側壁１１
７を形成する。この側壁は、周知のＬＤＤ構造を形成す
るためのものである。なお、ここに示された積層ゲート
構造は、前述したような４層構造のもので、シリコン酸
化膜（ＳｉＯ_２）１１６、シリコン窒化膜（ＳｉＮ）１
１５を有している。

【００２５】図４のハッチング部はレジストパターン１
２０を示しており、ソース配線層形成予定領域に対応す
る部分以外をマスクするようにパターニングされてい
る。

【００２６】このようなレジストパターン１２０を用い
てソース拡散層と同種の不純物をイオン注入してフィー
ルド酸化膜１１２の下にもソース配線層１２２を形成す
る。この場合、図６に示す様に、ソース拡散層領域間を
分離している厚さ２５０ｎｍのフィールド酸化膜１１２
と厚さ１５０ｎｍの側壁１１７の下に不純物拡散層を形
成するため、イオン注入条件は７００ｋｅＶ以上の加速
エネルギーを有している必要がある。このような高加速
エネルギーのイオン注入を行うと、コントロールゲート
やフローティングゲートの内部にも不純物が注入される
可能性が懸念されるが、図５、図６に示すようにコント
ロールゲート上にＳｉＯ_２膜１１６およびＳｉＮ膜１１
５を十分な厚さ、例えば約３５０ｎｍ堆積するようにす
れば、不純物の注入は防止できる。また、サイドウォー
ル１１７の堆積後はセルのゲート断面にもシリコン酸化
膜がマスク作用を有するため、フローティングゲート１
０５に対しても不純物の注入を防ぐことが可能となる
（図５）。

【００２７】また、図５の場合には、すでに形成されて
いるセルのソース拡散層１０２にも高加速エネルギーで
イオン注入が行われ、さらに拡大した拡散層１２１とな
るが、同種の不純物を注入するため特に問題は生じな
い。このイオン注入により活性領域に形成されたソース
拡散層領域１０２、１２１とフィールド酸化膜下に形成
された不純物拡散層領域１２２が電気的に接続され、共
通のソース拡散層領域とすることができる。

【００２８】その後、レジストを除去し、通常のＬＤＤ
サイドウォールを形成し、周辺回路部のＭＯＳＦＥＴの
拡散層を形成する。

【００２９】以降は周知の電極形成、配線、保護膜形成
等が行われて、半導体記憶装置が完成する。

【００３０】このように、本発明の実施の形態によれ
ば、従来のようにフィールド酸化膜のエッチングを行う
ことなく共通ソース拡散層を形成することが出来るの
で、メモリセルの特性劣化を防止することが出来る。

【００３１】以上説明した実施の形態における、積層ゲ
ート構造、材料等は適宜変更が可能である。

【００３２】

【発明の効果】本発明にかかる半導体記憶装置およびそ
の製造方法によれば、フィールド酸化膜の除去工程を経
ずに、高加速エネルギーでのイオン注入によりフィール
ド酸化膜下にソース配線層を形成しているので、フィー
ルド酸化膜エッチングによってメモリセルにダメージを
与えることが無いため、良好な特性を有する半導体不揮
発性メモリを得ることができる。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性半導体メモリセルの断
面図である。

【図２】本発明の実施の形態における、積層ゲート構造
を得る工程を示す工程別断面図である。

【図３】本発明におけるソース拡散領域を形成する様子
を示す断面図である。

【図４】本発明におけるソース配線を形成するためのイ
オン注入マスクの平面図である。

【図５】本発明におけるソース配線を形成するためのイ
オン注入の様子を示す断面図である。

【図６】本発明におけるソース配線を形成するためのイ
オン注入の様子を示す断面図である。

【図７】従来より用いられている典型的なＦＬＡＳＨ
ＥＥＰＲＯＭのメモリセル断面図である。

【図８】図７に対応する従来のメモリセルの平面図であ
る。

【図９】従来のメモリセルにおけるフィールド酸化膜の
除去およびそれに伴う問題を説明する図８のＡ−Ａ’線
に沿った断面図である。

【図１０】図９と同じ部分の素子完成状態を示すＡ−
Ａ’断面図である。

【図１１】従来のメモリセルにおけるフィールド酸化膜
の除去に伴う他の問題を説明する図８のＢ−Ｂ’線に沿
った断面図である。

【符号の説明】

１、１０１ 半導体基板 ２、１０２ ソース拡散層領域 ３ ドレイン拡散層領域 ４、１０４ 第１ゲート絶縁膜 ５、１０５ フローティングゲート ６、１０６ 第２ゲート絶縁膜 ７、１０７ コントロールゲート ８ 後酸化膜 ９ 層間絶縁膜 １０ コンタクト孔 １１ 配線 １２ 保護膜 １３、１１２ フィールド酸化膜 １４ フィールド酸化膜の除去部分 １５ 自己整合によるソース拡散層 １６ ダメージ層 １７ 段差 １１５ ＳｉＮ １１６ ＳｉＯ₂ 膜 １１７ ＳｉＯ₂ 膜 １２０ レジスト １２１ ソース拡散層 １２２ ソース配線層

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面に形成された素子分離絶
   縁膜と、 前記素子分離絶縁膜で分離された領域にそれぞれ形成さ
   れたソース拡散層を有する複数のメモリセルと、 前記素子分離絶縁膜を挟んで隣接するメモリセルのそれ
   ぞれのソース拡散層を相互に接続する配線層が、前記素
   子分離絶縁膜の下方に形成されていることを特徴とする
   半導体記憶装置。
2. 【請求項２】前記配線層は前記ソース拡散層と同一導電
   型の不純物拡散層であることを特徴とする請求項１に記
   載の半導体記憶装置。
3. 【請求項３】半導体基板の表面に素子分離絶縁膜をスト
   ライプ状に形成する工程と、 前記素子分離膜間の領域に第１のゲート絶縁膜を形成す
   る工程と、 基板表面全面にゲート電極材料を堆積させ、フローティ
   ングゲートを選択的に形成する工程と、 熱酸化を行い、前記フローティングゲート上に第２のゲ
   ート絶縁膜を形成する工程と、 基板表面全面にゲート電極材料を堆積させ、前記素子分
   離膜と直行するコントロールゲートを選択的に形成する
   工程と、 前記コントロールゲートをマスクとして第１のイオン注
   入を行い、ソース及びドレイン拡散領域を形成する工程
   と、 前記第１の絶縁膜、前記フローティングゲート、前記第
   ２のゲート絶縁膜、前記コントロールゲートよりなる積
   層構造の側面に側壁となる絶縁物を堆積する工程と、 各メモリセルのソース拡散領域を接続する配線層に対応
   する領域が露出するレジストマスクを選択的に形成する
   工程と、 前記レジストマスクをマスクとして前記素子分離膜を通
   過する条件で前記第１のイオン注入と同一導電型の不純
   物を注入する第２のイオン注入工程と、 とを備えたことを特徴とする半導体記憶装置の製造方
   法。