JP2000200903A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000200903A JP2000200903A JP11000926A JP92699A JP2000200903A JP 2000200903 A JP2000200903 A JP 2000200903A JP 11000926 A JP11000926 A JP 11000926A JP 92699 A JP92699 A JP 92699A JP 2000200903 A JP2000200903 A JP 2000200903A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- etching
- sio
- sidewall spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ゲート電極側壁のサイドウォール
・スペーサを用いてＬＤＤ構造の電界効果トランジスタ
を作製する半導体装置の製造方法において、良好なトラ
ンジスタ特性を有する電界効果トランジスタを作製する
ことが可能になる半導体装置の製造方法を提供すること
を目的とする。 【解決手段】 ゲート電極２０側壁にＳｉＯ2 膜２４を
介して濃度２ｗｔ．％程度のＰがドープされたＰ−ＤＰ
Ｓ２６膜からなるサイドウォール・スペーサ２６ａを形
成する。このため、高濃度の不純物イオンの注入により
高濃度不純物領域２８を形成した後、サイドウォール・
スペーサ２６ａを除去する際に、そのエッチング時間を
短縮することができると共に、所定のエッチング条件に
より全てのサイドウォール・スペーサ２６ａをほぼ均一
に除去して、特定のサイドウォール・スペーサ２６ａの
エッチング残りの発生を防止することができる。
・スペーサを用いてＬＤＤ構造の電界効果トランジスタ
を作製する半導体装置の製造方法において、良好なトラ
ンジスタ特性を有する電界効果トランジスタを作製する
ことが可能になる半導体装置の製造方法を提供すること
を目的とする。 【解決手段】 ゲート電極２０側壁にＳｉＯ2 膜２４を
介して濃度２ｗｔ．％程度のＰがドープされたＰ−ＤＰ
Ｓ２６膜からなるサイドウォール・スペーサ２６ａを形
成する。このため、高濃度の不純物イオンの注入により
高濃度不純物領域２８を形成した後、サイドウォール・
スペーサ２６ａを除去する際に、そのエッチング時間を
短縮することができると共に、所定のエッチング条件に
より全てのサイドウォール・スペーサ２６ａをほぼ均一
に除去して、特定のサイドウォール・スペーサ２６ａの
エッチング残りの発生を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にゲート電極側壁のサイドウォール・スペ
ーサ（Sidewall Spacer ）を用いてＬＤＤ（Lightly Do
ped Drain ）構造の電界効果トランジスタを作製する方
法に関するものである。
法に係り、特にゲート電極側壁のサイドウォール・スペ
ーサ（Sidewall Spacer ）を用いてＬＤＤ（Lightly Do
ped Drain ）構造の電界効果トランジスタを作製する方
法に関するものである。
【０００２】
【従来の技術】従来のＬＤＤ構造のＭＯＳ（Metal Oxid
e Semiconductor ）トランジスタの製造方法を、図１０
〜図１３の工程断面図を用いて説明する。なお、各工程
断面図において、左側にはＭＯＳトランジスタを形成す
るトランジスタ部を示し、右側にはこのトランジスタ部
を絶縁分離するフィールド部を示す。
e Semiconductor ）トランジスタの製造方法を、図１０
〜図１３の工程断面図を用いて説明する。なお、各工程
断面図において、左側にはＭＯＳトランジスタを形成す
るトランジスタ部を示し、右側にはこのトランジスタ部
を絶縁分離するフィールド部を示す。
【０００３】例えば半導体基板としてのＳｉ（シリコ
ン）基板５０のフィールド部に、例えばＬＯＣＯＳ（Lo
cal Oxidation of Silicon；選択酸化）法を用いて、素
子分離用のフィールド酸化膜５２を形成する。そして、
このフィールド酸化膜５２に周囲を囲まれたトランジス
タ部のＳｉ基板５０上に、ゲート酸化膜５４を介して、
ポリシリコン層５６及びシリサイド層５８が順に積層さ
れたゲート電極６０を形成する。続いて、このゲート電
極６０をマスクとして、Ｓｉ基板５０に低濃度の不純物
イオンを注入し、Ｓｉ基板５０表面に低濃度不純物領域
６２を形成する。その後、例えばＣＶＤ（Chemical Vap
or Deposition ；化学的気相成長）法を用いて、基体全
面に十分な膜厚のＳｉＯ2 膜（シリコン酸化膜）６４を
堆積する（図１０参照）。
ン）基板５０のフィールド部に、例えばＬＯＣＯＳ（Lo
cal Oxidation of Silicon；選択酸化）法を用いて、素
子分離用のフィールド酸化膜５２を形成する。そして、
このフィールド酸化膜５２に周囲を囲まれたトランジス
タ部のＳｉ基板５０上に、ゲート酸化膜５４を介して、
ポリシリコン層５６及びシリサイド層５８が順に積層さ
れたゲート電極６０を形成する。続いて、このゲート電
極６０をマスクとして、Ｓｉ基板５０に低濃度の不純物
イオンを注入し、Ｓｉ基板５０表面に低濃度不純物領域
６２を形成する。その後、例えばＣＶＤ（Chemical Vap
or Deposition ；化学的気相成長）法を用いて、基体全
面に十分な膜厚のＳｉＯ2 膜（シリコン酸化膜）６４を
堆積する（図１０参照）。
【０００４】次いで、ＳｉＯ2 膜６４の全面エッチバッ
クを行い、ゲート電極６０側壁のみにＳｉＯ2 膜６４を
残存させる。こうして、ゲート電極６０側壁にＳｉＯ2
膜６４からなるサイドウォール・スペーサ６４ａを形成
する（図１１参照）。
クを行い、ゲート電極６０側壁のみにＳｉＯ2 膜６４を
残存させる。こうして、ゲート電極６０側壁にＳｉＯ2
膜６４からなるサイドウォール・スペーサ６４ａを形成
する（図１１参照）。
【０００５】次いで、ゲート電極６０及びその両側壁の
サイドウォール・スペーサ６４ａをマスクとして、図中
に矢印で表すように、Ｓｉ基板５０に高濃度の不純物イ
オンを注入し、Ｓｉ基板５０表面に低抵抗の高濃度不純
物領域６６を形成する。そして、この高濃度不純物領域
６６と先に形成した低濃度不純物領域６２とからＬＤＤ
構造のソース／ドレイン（Source／Drain ）領域６８を
構成する。
サイドウォール・スペーサ６４ａをマスクとして、図中
に矢印で表すように、Ｓｉ基板５０に高濃度の不純物イ
オンを注入し、Ｓｉ基板５０表面に低抵抗の高濃度不純
物領域６６を形成する。そして、この高濃度不純物領域
６６と先に形成した低濃度不純物領域６２とからＬＤＤ
構造のソース／ドレイン（Source／Drain ）領域６８を
構成する。
【０００６】こうして、Ｓｉ基板５０表面に相対して形
成されたＬＤＤ構造のソース／ドレイン領域６８と、こ
れら相対する２つのソース／ドレイン領域６８に挟まれ
たチャネル領域上にゲート酸化膜５４を介して形成され
たゲート電極６０とから構成されるＭＯＳトランジスタ
を形成する（図１２参照）。
成されたＬＤＤ構造のソース／ドレイン領域６８と、こ
れら相対する２つのソース／ドレイン領域６８に挟まれ
たチャネル領域上にゲート酸化膜５４を介して形成され
たゲート電極６０とから構成されるＭＯＳトランジスタ
を形成する（図１２参照）。
【０００７】次いで、例えばＣＶＤ法を用いて、基体全
面に、エッチングストッパ層としてのＳｉＮ膜（シリコ
ン窒化膜）７０を堆積した後、更にこのＳｉＮ膜７０上
に、層間絶縁膜７２を堆積する。続いて、リソグラフィ
技術を用いて、層間絶縁膜７２及びＳｉＮ膜７０を選択
的にエッチングし、ソース／ドレイン領域６８の高濃度
不純物領域６６を露出させるコンタクト窓７４を形成す
る。
面に、エッチングストッパ層としてのＳｉＮ膜（シリコ
ン窒化膜）７０を堆積した後、更にこのＳｉＮ膜７０上
に、層間絶縁膜７２を堆積する。続いて、リソグラフィ
技術を用いて、層間絶縁膜７２及びＳｉＮ膜７０を選択
的にエッチングし、ソース／ドレイン領域６８の高濃度
不純物領域６６を露出させるコンタクト窓７４を形成す
る。
【０００８】このとき、コンタクト窓７４の加工精度を
補うために、サイドウォール・スペーサ６４ａ上にも層
間絶縁膜７２との間にエッチングストッパ層としてＳｉ
Ｎ膜７０を介在させ、コンタクト窓７４を開口するため
の層間絶縁膜７２の選択的なエッチングを一旦ＳｉＮ膜
７０によって停止させた後、露出したＳｉＮ膜７０をエ
ッチング除去する方法を採用する。この場合には、たと
えコンタクト窓７４の開口位置がゲート電極６０側に多
少ずれても、ＳｉＮ膜７０をエッチング除去する際に、
ＳｉＯ2 膜６４からなるサイドウォール・スペーサ６４
ａがそのまま残存していることから、コンタクト窓７４
がセルフアライン（Self Align）で形成されることにな
る。このために、コンタクト窓７４がゲート電極６０を
露出させて電気的ショートを招くことはない（図１３参
照）。
補うために、サイドウォール・スペーサ６４ａ上にも層
間絶縁膜７２との間にエッチングストッパ層としてＳｉ
Ｎ膜７０を介在させ、コンタクト窓７４を開口するため
の層間絶縁膜７２の選択的なエッチングを一旦ＳｉＮ膜
７０によって停止させた後、露出したＳｉＮ膜７０をエ
ッチング除去する方法を採用する。この場合には、たと
えコンタクト窓７４の開口位置がゲート電極６０側に多
少ずれても、ＳｉＮ膜７０をエッチング除去する際に、
ＳｉＯ2 膜６４からなるサイドウォール・スペーサ６４
ａがそのまま残存していることから、コンタクト窓７４
がセルフアライン（Self Align）で形成されることにな
る。このために、コンタクト窓７４がゲート電極６０を
露出させて電気的ショートを招くことはない（図１３参
照）。
【０００９】しかし、上記従来のＬＤＤ構造のＭＯＳト
ランジスタの製造方法においては、サイドウォール・ス
ペーサ６４ａの材質としてＳｉＯ2 膜６４を用いている
ことから、図１１に示されるように、基体全面に堆積し
たＳｉＯ2 膜６４の全面エッチバックを行ってゲート電
極６０側壁にサイドウォール・スペーサ６４ａを形成す
る際に、素子分離用のフィールド酸化膜５２上のＳｉＯ
2 膜６４のみならず、フィールド酸化膜５２自体もオー
バーエッチングされて、その膜厚が全体的に例えばｔ１
だけ薄くなる。
ランジスタの製造方法においては、サイドウォール・ス
ペーサ６４ａの材質としてＳｉＯ2 膜６４を用いている
ことから、図１１に示されるように、基体全面に堆積し
たＳｉＯ2 膜６４の全面エッチバックを行ってゲート電
極６０側壁にサイドウォール・スペーサ６４ａを形成す
る際に、素子分離用のフィールド酸化膜５２上のＳｉＯ
2 膜６４のみならず、フィールド酸化膜５２自体もオー
バーエッチングされて、その膜厚が全体的に例えばｔ１
だけ薄くなる。
【００１０】このため、次の図１２に示されるように、
ゲート電極６０及びその両側壁のサイドウォール・スペ
ーサ６４ａをマスクとしてＳｉ基板５０に高濃度の不純
物イオンを注入する際に、全体的に薄膜化されたフィー
ルド酸化膜５２の特に膜厚が薄くなった周辺部を不純物
イオンが突き抜ける現象が生じる。従って、周辺部のフ
ィールド酸化膜５２下面に接するＳｉ基板５０表面にま
で高濃度不純物領域６６が形成されることになり、こう
した周辺部のフィールド酸化膜５２下面への高濃度不純
物領域６６の侵出によりフィールド酸化膜５２の素子分
離能力の低下を招くという問題が生じた。
ゲート電極６０及びその両側壁のサイドウォール・スペ
ーサ６４ａをマスクとしてＳｉ基板５０に高濃度の不純
物イオンを注入する際に、全体的に薄膜化されたフィー
ルド酸化膜５２の特に膜厚が薄くなった周辺部を不純物
イオンが突き抜ける現象が生じる。従って、周辺部のフ
ィールド酸化膜５２下面に接するＳｉ基板５０表面にま
で高濃度不純物領域６６が形成されることになり、こう
した周辺部のフィールド酸化膜５２下面への高濃度不純
物領域６６の侵出によりフィールド酸化膜５２の素子分
離能力の低下を招くという問題が生じた。
【００１１】また、ＭＯＳトランジスタを形成した後、
層間絶縁膜７２及びＳｉＮ膜７０を順に選択的にエッチ
ングして、ソース／ドレイン領域６８の高濃度不純物領
域６６を露出させるコンタクト窓７４を形成する際に、
図１３に示されるように、サイドウォール・スペーサ６
４ａがそのまま残存しているため、コンタクト窓７４の
開口位置が多少ゲート電極６０側にずれても、ゲート電
極６０とソース／ドレイン領域６８との電気的ショート
の発生は防止されるものの、その反面、このサイドウォ
ール・スペーサ６４ａの存在が開口されるコンタクト窓
７４の底面積をスリット状に減少させてしまい、結果的
にコンタクト窓７４の加工精度を低下させてしまうとい
う問題も生じた。
層間絶縁膜７２及びＳｉＮ膜７０を順に選択的にエッチ
ングして、ソース／ドレイン領域６８の高濃度不純物領
域６６を露出させるコンタクト窓７４を形成する際に、
図１３に示されるように、サイドウォール・スペーサ６
４ａがそのまま残存しているため、コンタクト窓７４の
開口位置が多少ゲート電極６０側にずれても、ゲート電
極６０とソース／ドレイン領域６８との電気的ショート
の発生は防止されるものの、その反面、このサイドウォ
ール・スペーサ６４ａの存在が開口されるコンタクト窓
７４の底面積をスリット状に減少させてしまい、結果的
にコンタクト窓７４の加工精度を低下させてしまうとい
う問題も生じた。
【００１２】こうした上記従来のＬＤＤ構造のＭＯＳト
ランジスタの製造方法の問題点を解決するため、ゲート
電極側壁に形成するサイドウォール・スペーサの材質と
してポリシリコン膜を用いる別の製造方法が提案されて
いる。
ランジスタの製造方法の問題点を解決するため、ゲート
電極側壁に形成するサイドウォール・スペーサの材質と
してポリシリコン膜を用いる別の製造方法が提案されて
いる。
【００１３】次に、この従来のＬＤＤ構造のＭＯＳトラ
ンジスタの別の製造方法を、図１４〜図１８の工程断面
図を用いて説明する。なお、各工程断面図において、左
側にはＭＯＳトランジスタを形成するトランジスタ部を
示し、右側にはこのトランジスタ部を絶縁分離するフィ
ールド部を示す。また、上記図１０〜図１３に示される
ＭＯＳトランジスタの構成要素と同一の要素には同一の
符号を付して説明を省略する。
ンジスタの別の製造方法を、図１４〜図１８の工程断面
図を用いて説明する。なお、各工程断面図において、左
側にはＭＯＳトランジスタを形成するトランジスタ部を
示し、右側にはこのトランジスタ部を絶縁分離するフィ
ールド部を示す。また、上記図１０〜図１３に示される
ＭＯＳトランジスタの構成要素と同一の要素には同一の
符号を付して説明を省略する。
【００１４】Ｓｉ基板５０のフィールド部に、例えばＬ
ＯＣＯＳ法を用いて、素子分離用のフィールド酸化膜５
２を形成した後、このフィールド酸化膜５２に周囲を囲
まれたトランジスタ部のＳｉ基板５０上に、ゲート酸化
膜５４を介して、ポリシリコン層５６及びシリサイド層
５８が順に積層されたゲート電極６０を形成する。そし
て、このゲート電極６０をマスクとする低濃度の不純物
イオンの注入により、Ｓｉ基板５０表面に低濃度不純物
領域６２を形成する。続いて、その後、例えばＣＶＤ法
を用いて、基体全面にエッチングストッパ層としてＳｉ
Ｏ2 膜７６を堆積した後、このＳｉＯ2 膜７６上に十分
な膜厚のポリシリコン膜７８を堆積する（図１４参
照）。
ＯＣＯＳ法を用いて、素子分離用のフィールド酸化膜５
２を形成した後、このフィールド酸化膜５２に周囲を囲
まれたトランジスタ部のＳｉ基板５０上に、ゲート酸化
膜５４を介して、ポリシリコン層５６及びシリサイド層
５８が順に積層されたゲート電極６０を形成する。そし
て、このゲート電極６０をマスクとする低濃度の不純物
イオンの注入により、Ｓｉ基板５０表面に低濃度不純物
領域６２を形成する。続いて、その後、例えばＣＶＤ法
を用いて、基体全面にエッチングストッパ層としてＳｉ
Ｏ2 膜７６を堆積した後、このＳｉＯ2 膜７６上に十分
な膜厚のポリシリコン膜７８を堆積する（図１４参
照）。
【００１５】次いで、ポリシリコン膜７８の全面エッチ
バックを行い、ゲート電極６０側壁のみにＳｉＯ2 膜７
６を介してポリシリコン膜７８を残存させる。なお、こ
のポリシリコン膜７８の全面エッチバックの際に、Ｓｉ
Ｏ2 膜７６はエッチングストッパ層として機能する。こ
うして、ゲート電極６０側壁にＳｉＯ2 膜７６を介して
ポリシリコン膜７８からなるサイドウォール・スペーサ
７８ａを形成する（図１５参照）。
バックを行い、ゲート電極６０側壁のみにＳｉＯ2 膜７
６を介してポリシリコン膜７８を残存させる。なお、こ
のポリシリコン膜７８の全面エッチバックの際に、Ｓｉ
Ｏ2 膜７６はエッチングストッパ層として機能する。こ
うして、ゲート電極６０側壁にＳｉＯ2 膜７６を介して
ポリシリコン膜７８からなるサイドウォール・スペーサ
７８ａを形成する（図１５参照）。
【００１６】次いで、ゲート電極６０並びにその両側壁
のＳｉＯ2 膜７６及びサイドウォール・スペーサ７８ａ
をマスクとして、図中に矢印で表すように、Ｓｉ基板５
０に高濃度の不純物イオンを注入し、Ｓｉ基板５０表面
に低抵抗の高濃度不純物領域６６を形成する。そして、
この高濃度不純物領域６６と先に形成した低濃度不純物
領域６２とからＬＤＤ構造のソース／ドレイン領域６８
を構成する（図１６参照）。
のＳｉＯ2 膜７６及びサイドウォール・スペーサ７８ａ
をマスクとして、図中に矢印で表すように、Ｓｉ基板５
０に高濃度の不純物イオンを注入し、Ｓｉ基板５０表面
に低抵抗の高濃度不純物領域６６を形成する。そして、
この高濃度不純物領域６６と先に形成した低濃度不純物
領域６２とからＬＤＤ構造のソース／ドレイン領域６８
を構成する（図１６参照）。
【００１７】次いで、等方性エッチングにより、ゲート
電極６０側壁のサイドウォール・スペーサ７８ａを除去
する。このときも、ＳｉＯ2 膜７６はポリシリコン膜か
らなるサイドウォール・スペーサ７８ａの等方性エッチ
ングに対するエッチングストッパ層として機能する。な
お、このサイドウォール・スペーサ７８ａは、高濃度の
不純物イオンが注入されて導電性の膜となることから、
このまま残存させておくと、後のプロセスにおいてコン
タクト間の電気的ショートの原因となる恐れがあるた
め、このサイドウォール・スペーサ７８ａの除去は不可
欠な工程である。こうして、Ｓｉ基板５０表面に相対し
て形成されたＬＤＤ構造のソース／ドレイン領域６８
と、これら相対する２つのソース／ドレイン領域６８に
挟まれたチャネル領域上にゲート酸化膜５４を介して形
成されたゲート電極６０とから構成されるＭＯＳトラン
ジスタを形成する（図１７参照）。
電極６０側壁のサイドウォール・スペーサ７８ａを除去
する。このときも、ＳｉＯ2 膜７６はポリシリコン膜か
らなるサイドウォール・スペーサ７８ａの等方性エッチ
ングに対するエッチングストッパ層として機能する。な
お、このサイドウォール・スペーサ７８ａは、高濃度の
不純物イオンが注入されて導電性の膜となることから、
このまま残存させておくと、後のプロセスにおいてコン
タクト間の電気的ショートの原因となる恐れがあるた
め、このサイドウォール・スペーサ７８ａの除去は不可
欠な工程である。こうして、Ｓｉ基板５０表面に相対し
て形成されたＬＤＤ構造のソース／ドレイン領域６８
と、これら相対する２つのソース／ドレイン領域６８に
挟まれたチャネル領域上にゲート酸化膜５４を介して形
成されたゲート電極６０とから構成されるＭＯＳトラン
ジスタを形成する（図１７参照）。
【００１８】次いで、例えばＣＶＤ法を用いて、基体全
面に、エッチングストッパ層としてのＳｉＮ膜７０を堆
積した後、更にこのＳｉＮ膜７０上に、層間絶縁膜７２
を堆積する。続いて、リソグラフィ技術を用いて、層間
絶縁膜７２、ＳｉＮ膜７０、及びＳｉＯ2 膜７６を選択
的にエッチングし、ソース／ドレイン領域６８の高濃度
不純物領域６６を露出させるコンタクト窓８０を形成す
る。
面に、エッチングストッパ層としてのＳｉＮ膜７０を堆
積した後、更にこのＳｉＮ膜７０上に、層間絶縁膜７２
を堆積する。続いて、リソグラフィ技術を用いて、層間
絶縁膜７２、ＳｉＮ膜７０、及びＳｉＯ2 膜７６を選択
的にエッチングし、ソース／ドレイン領域６８の高濃度
不純物領域６６を露出させるコンタクト窓８０を形成す
る。
【００１９】このとき、コンタクト窓８０の加工精度を
補うために、ＳｉＯ2 膜７６と層間絶縁膜７２との間に
エッチングストッパ層としてＳｉＮ膜７０を介在させ
て、コンタクト窓８０を開口するための層間絶縁膜７２
の選択的なエッチングを一旦ＳｉＮ膜７０によって停止
させた後、露出したＳｉＮ膜７０をエッチング除去し、
更に露出したＳｉＯ2 膜７６をエッチング除去する方法
を採用する（図１８参照）。
補うために、ＳｉＯ2 膜７６と層間絶縁膜７２との間に
エッチングストッパ層としてＳｉＮ膜７０を介在させ
て、コンタクト窓８０を開口するための層間絶縁膜７２
の選択的なエッチングを一旦ＳｉＮ膜７０によって停止
させた後、露出したＳｉＮ膜７０をエッチング除去し、
更に露出したＳｉＯ2 膜７６をエッチング除去する方法
を採用する（図１８参照）。
【００２０】このように、上記従来のＬＤＤ構造のＭＯ
Ｓトランジスタの別の製造方法においては、サイドウォ
ール・スペーサ７８ａの材質としてポリシリコン膜７８
を用い、このポリシリコン膜７８の下地にエッチングス
トッパ層としてＳｉＯ2 膜７６を設けていることから、
図１５に示されるように、基体全面に堆積したポリシリ
コン膜７８の全面エッチバックを行ってゲート電極６０
側壁にサイドウォール・スペーサ７８ａを形成する際
に、素子分離用のフィールド酸化膜５２上にもエッチン
グストッパ層としてＳｉＯ2 膜７６が形成されているた
め、フィールド酸化膜５２自体がエッチングされて、薄
膜化されることはない。
Ｓトランジスタの別の製造方法においては、サイドウォ
ール・スペーサ７８ａの材質としてポリシリコン膜７８
を用い、このポリシリコン膜７８の下地にエッチングス
トッパ層としてＳｉＯ2 膜７６を設けていることから、
図１５に示されるように、基体全面に堆積したポリシリ
コン膜７８の全面エッチバックを行ってゲート電極６０
側壁にサイドウォール・スペーサ７８ａを形成する際
に、素子分離用のフィールド酸化膜５２上にもエッチン
グストッパ層としてＳｉＯ2 膜７６が形成されているた
め、フィールド酸化膜５２自体がエッチングされて、薄
膜化されることはない。
【００２１】このため、図１６に示されるように、ゲー
ト電極６０並びにその両側壁のＳｉＯ2 膜７６及びサイ
ドウォール・スペーサ７８ａをマスクとしてＳｉ基板５
０に高濃度の不純物イオンを注入する際に、周辺部のフ
ィールド酸化膜５２を不純物イオンが突き抜ける現象は
抑制される。従って、周辺部のフィールド酸化膜５２下
面にまで高濃度不純物領域６６が侵出することは抑制さ
れ、フィールド酸化膜５２の素子分離能力の低下を防止
することができる。
ト電極６０並びにその両側壁のＳｉＯ2 膜７６及びサイ
ドウォール・スペーサ７８ａをマスクとしてＳｉ基板５
０に高濃度の不純物イオンを注入する際に、周辺部のフ
ィールド酸化膜５２を不純物イオンが突き抜ける現象は
抑制される。従って、周辺部のフィールド酸化膜５２下
面にまで高濃度不純物領域６６が侵出することは抑制さ
れ、フィールド酸化膜５２の素子分離能力の低下を防止
することができる。
【００２２】また、ＭＯＳトランジスタを形成した後、
ソース／ドレイン領域６８の高濃度不純物領域６６を露
出させるコンタクト窓８０を形成する際に、図１８に示
されるように、層間絶縁膜７２、エッチングストッパ層
としてのＳｉＮ膜７０、及びＳｉＯ2 膜７６を選択的に
エッチング除去しているが、このときゲート電極６０側
壁にはサイドウォール・スペーサ７８ａが残存していな
いため、開口されるコンタクト窓８０の底面積がスリッ
ト状に減少することもなくなり、結果的にコンタクト窓
８０の加工精度を向上させることができる。
ソース／ドレイン領域６８の高濃度不純物領域６６を露
出させるコンタクト窓８０を形成する際に、図１８に示
されるように、層間絶縁膜７２、エッチングストッパ層
としてのＳｉＮ膜７０、及びＳｉＯ2 膜７６を選択的に
エッチング除去しているが、このときゲート電極６０側
壁にはサイドウォール・スペーサ７８ａが残存していな
いため、開口されるコンタクト窓８０の底面積がスリッ
ト状に減少することもなくなり、結果的にコンタクト窓
８０の加工精度を向上させることができる。
【００２３】
【発明が解決しようとする課題】ところで、ポリシリコ
ン膜及びＳｉＯ2 膜をエッチングする際には、図１９及
び図２０のグラフに示されるように、ポリシリコン膜及
びＳｉＯ2 膜への不純物イオン注入の有無、注入された
不純物イオンの種類（Ａｓイオン、ＢＦ2 イオン等）、
不純物イオンのドーズ量（Dosage）、不純物イオンの注
入エネルギー等により、ポリシリコン膜及びＳｉＯ2 膜
のエッチング速度（Etch Rate ）が変化する。また、こ
のため、図１９及び図２０のグラフに示されるように、
例えばフッ素系のエッチャントを用いて、ポリシリコン
膜及びＳｉＯ2 膜をエッチングする際には、ポリシリコ
ン膜のエッチング速度とＳｉＯ2 膜のエッチング速度と
比、即ちエッチング選択比（Etch Selectivity）も変化
する。
ン膜及びＳｉＯ2 膜をエッチングする際には、図１９及
び図２０のグラフに示されるように、ポリシリコン膜及
びＳｉＯ2 膜への不純物イオン注入の有無、注入された
不純物イオンの種類（Ａｓイオン、ＢＦ2 イオン等）、
不純物イオンのドーズ量（Dosage）、不純物イオンの注
入エネルギー等により、ポリシリコン膜及びＳｉＯ2 膜
のエッチング速度（Etch Rate ）が変化する。また、こ
のため、図１９及び図２０のグラフに示されるように、
例えばフッ素系のエッチャントを用いて、ポリシリコン
膜及びＳｉＯ2 膜をエッチングする際には、ポリシリコ
ン膜のエッチング速度とＳｉＯ2 膜のエッチング速度と
比、即ちエッチング選択比（Etch Selectivity）も変化
する。
【００２４】なお、図１９及び図２０のグラフにおいて
は、不純物イオンのドーズ量や不純物イオンの注入エネ
ルギーが増大すれば、ポリシリコン膜及びＳｉＯ2 膜の
エッチング速度はそれぞれ増大する傾向にあり、ポリシ
リコン膜とＳｉＯ2 膜とのエッチング選択比はほぼ低下
する傾向にある。後者については、高濃度、高エネルギ
ーの不純物イオン注入により、ＳｉＯ2 膜に多くの欠陥
が発生するため、ポリシリコン膜と比較して、そのエッ
チング速度の増大する度合いが相対的に大きくなる効果
によると考えられる。
は、不純物イオンのドーズ量や不純物イオンの注入エネ
ルギーが増大すれば、ポリシリコン膜及びＳｉＯ2 膜の
エッチング速度はそれぞれ増大する傾向にあり、ポリシ
リコン膜とＳｉＯ2 膜とのエッチング選択比はほぼ低下
する傾向にある。後者については、高濃度、高エネルギ
ーの不純物イオン注入により、ＳｉＯ2 膜に多くの欠陥
が発生するため、ポリシリコン膜と比較して、そのエッ
チング速度の増大する度合いが相対的に大きくなる効果
によると考えられる。
【００２５】そして、こうした不純物イオン注入条件に
よるポリシリコン膜とＳｉＯ2 膜とのエッチング選択比
の変動により、上記従来のＬＤＤ構造のＭＯＳトランジ
スタの別の製造方法においては、ＳｉＯ2 膜７６をエッ
チングストッパ層としてゲート電極６０側壁のサイドウ
ォール・スペーサ７８ａを等方性エッチングにより除去
する際に、サイドウォール・スペーサ７８ａのエッチン
グ除去を安定して行うことが困難になるという問題が生
じた。
よるポリシリコン膜とＳｉＯ2 膜とのエッチング選択比
の変動により、上記従来のＬＤＤ構造のＭＯＳトランジ
スタの別の製造方法においては、ＳｉＯ2 膜７６をエッ
チングストッパ層としてゲート電極６０側壁のサイドウ
ォール・スペーサ７８ａを等方性エッチングにより除去
する際に、サイドウォール・スペーサ７８ａのエッチン
グ除去を安定して行うことが困難になるという問題が生
じた。
【００２６】即ち、上記図１６に示されるように、ＬＤ
Ｄ構造のソース／ドレイン領域６８の高濃度不純物領域
６６を形成する際、既にゲート電極６０側壁のサイドウ
ォール・スペーサ７８ａ及び下地のＳｉＯ2 膜７６に対
して高濃度の不純物イオンが注入されている。このた
め、ＬＳＩ（大規模集積回路）を構成する各種のＭＯＳ
トランジスタにおいては、サイドウォール・スペーサ７
８ａ及び下地のＳｉＯ2膜７６に対する不純物イオン注
入の状態が異なる場合が生じている。
Ｄ構造のソース／ドレイン領域６８の高濃度不純物領域
６６を形成する際、既にゲート電極６０側壁のサイドウ
ォール・スペーサ７８ａ及び下地のＳｉＯ2 膜７６に対
して高濃度の不純物イオンが注入されている。このた
め、ＬＳＩ（大規模集積回路）を構成する各種のＭＯＳ
トランジスタにおいては、サイドウォール・スペーサ７
８ａ及び下地のＳｉＯ2膜７６に対する不純物イオン注
入の状態が異なる場合が生じている。
【００２７】例えば、図２１（ａ）に示されるように、
ＤＲＡＭ（Dynamic Random AccessMemory）のメモリセ
ルトランジスタを構成するＭＯＳトランジスタにおいて
は、ゲート電極６０を挟むＳｉ基板５０表面にｎ- 型低
濃度不純物領域６２ａが形成される一方、ｎ+ 型高濃度
不純物領域は形成されていないため、そのゲート電極６
０側壁のサイドウォール・スペーサ７８ａ及び下地のＳ
ｉＯ2 膜７６には何らの不純物イオンも注入されていな
い。また、例えば図２１（ｂ）に示されるように、ロジ
ックトランジスタを構成するＮチャネルＭＯＳトランジ
スタにおいては、ゲート電極６０を挟むＳｉ基板５０表
面にｎ- 型低濃度不純物領域６２ａと共にｎ+ 型高濃度
不純物領域６６ａが形成され、そのゲート電極６０側壁
のサイドウォール・スペーサ７８ａ及び下地のＳｉＯ2
膜７６にはｎ型の不純物イオンが高濃度に注入されてい
る。また、例えば図２１（ｃ）に示されるように、ロジ
ックトランジスタを構成するＰチャネルＭＯＳトランジ
スタにおいては、ゲート電極６０を挟むＳｉ基板５０表
面にｐ- 型低濃度不純物領域６２ｂと共にｐ+ 型高濃度
不純物領域６６ｂが形成され、そのゲート電極６０側壁
のサイドウォール・スペーサ７８ａ及び下地のＳｉＯ2
膜７６にはｐ型の不純物イオンが高濃度に注入されてい
る。
ＤＲＡＭ（Dynamic Random AccessMemory）のメモリセ
ルトランジスタを構成するＭＯＳトランジスタにおいて
は、ゲート電極６０を挟むＳｉ基板５０表面にｎ- 型低
濃度不純物領域６２ａが形成される一方、ｎ+ 型高濃度
不純物領域は形成されていないため、そのゲート電極６
０側壁のサイドウォール・スペーサ７８ａ及び下地のＳ
ｉＯ2 膜７６には何らの不純物イオンも注入されていな
い。また、例えば図２１（ｂ）に示されるように、ロジ
ックトランジスタを構成するＮチャネルＭＯＳトランジ
スタにおいては、ゲート電極６０を挟むＳｉ基板５０表
面にｎ- 型低濃度不純物領域６２ａと共にｎ+ 型高濃度
不純物領域６６ａが形成され、そのゲート電極６０側壁
のサイドウォール・スペーサ７８ａ及び下地のＳｉＯ2
膜７６にはｎ型の不純物イオンが高濃度に注入されてい
る。また、例えば図２１（ｃ）に示されるように、ロジ
ックトランジスタを構成するＰチャネルＭＯＳトランジ
スタにおいては、ゲート電極６０を挟むＳｉ基板５０表
面にｐ- 型低濃度不純物領域６２ｂと共にｐ+ 型高濃度
不純物領域６６ｂが形成され、そのゲート電極６０側壁
のサイドウォール・スペーサ７８ａ及び下地のＳｉＯ2
膜７６にはｐ型の不純物イオンが高濃度に注入されてい
る。
【００２８】それ故、図２１（ａ）〜（ｃ）に示される
各種のＭＯＳトランジスタのゲート電極６０側壁のサイ
ドウォール・スペーサ７８ａを等方性エッチングにより
除去する際に、図２１（ａ）の不純物イオンが注入され
ていないサイドウォール・スペーサ７８ａのエッチング
速度は、図２１（ｂ）、（ｃ）のｎ型又はｐ型の不純物
イオンが高濃度に注入されているサイドウォール・スペ
ーサ７８ａのエッチング速度よりも小さくなる。また、
図２１（ｂ）、（ｃ）のｎ型又はｐ型の不純物イオンが
高濃度に注入されているサイドウォール・スペーサ７８
ａと下地のＳｉＯ2 膜７６とのエッチング選択比は、図
２１（ａ）の不純物イオンが注入されていないサイドウ
ォール・スペーサ７８ａと下地のＳｉＯ2 膜７６とのエ
ッチング選択比よりも小さくなる。
各種のＭＯＳトランジスタのゲート電極６０側壁のサイ
ドウォール・スペーサ７８ａを等方性エッチングにより
除去する際に、図２１（ａ）の不純物イオンが注入され
ていないサイドウォール・スペーサ７８ａのエッチング
速度は、図２１（ｂ）、（ｃ）のｎ型又はｐ型の不純物
イオンが高濃度に注入されているサイドウォール・スペ
ーサ７８ａのエッチング速度よりも小さくなる。また、
図２１（ｂ）、（ｃ）のｎ型又はｐ型の不純物イオンが
高濃度に注入されているサイドウォール・スペーサ７８
ａと下地のＳｉＯ2 膜７６とのエッチング選択比は、図
２１（ａ）の不純物イオンが注入されていないサイドウ
ォール・スペーサ７８ａと下地のＳｉＯ2 膜７６とのエ
ッチング選択比よりも小さくなる。
【００２９】このため、等方性エッチング条件を図２１
（ｂ）、（ｃ）のサイドウォール・スペーサ７８ａの除
去に対して最適な条件に設定すると、図２１（ａ）に示
されるように、不純物イオンが注入されていないサイド
ウォール・スペーサ７８ａが完全に除去されず、ゲート
電極６０側壁に残存する状態になる。
（ｂ）、（ｃ）のサイドウォール・スペーサ７８ａの除
去に対して最適な条件に設定すると、図２１（ａ）に示
されるように、不純物イオンが注入されていないサイド
ウォール・スペーサ７８ａが完全に除去されず、ゲート
電極６０側壁に残存する状態になる。
【００３０】また、逆に、図２１（ａ）の不純物イオン
が注入されていないサイドウォール・スペーサ７８ａが
完全に除去されるように等方性エッチング条件を設定す
ると、図２１（ｂ）、（ｃ）のサイドウォール・スペー
サ７８ａはオーバーエッチングされる。そして、その際
にサイドウォール・スペーサ７８ａとのエッチング選択
比の小さくなった下地のＳｉＯ2 膜７６までもが必要以
上に削られて、図２１（ｂ）、（ｃ）にそれぞれ示され
るようにＳｉＯ2 膜７６の膜厚はそれぞれｔ２、ｔ３に
なるまで薄くなる。このため、局所的にはＳｉＯ2 膜７
６がなくなり、ソース／ドレイン領域６８の高濃度不純
物領域６６が露出する事態も生じる。そして、この露出
したＳｉ基板５０表面がポリシリコン膜７８からなるサ
イドウォール・スペーサ７８ａに対する等方性エッチン
グによってエッチングされ、図２１（ｂ）、（ｃ）にそ
れぞれ示すような溝８２ａ、８２ｂが掘られる恐れが生
じる。
が注入されていないサイドウォール・スペーサ７８ａが
完全に除去されるように等方性エッチング条件を設定す
ると、図２１（ｂ）、（ｃ）のサイドウォール・スペー
サ７８ａはオーバーエッチングされる。そして、その際
にサイドウォール・スペーサ７８ａとのエッチング選択
比の小さくなった下地のＳｉＯ2 膜７６までもが必要以
上に削られて、図２１（ｂ）、（ｃ）にそれぞれ示され
るようにＳｉＯ2 膜７６の膜厚はそれぞれｔ２、ｔ３に
なるまで薄くなる。このため、局所的にはＳｉＯ2 膜７
６がなくなり、ソース／ドレイン領域６８の高濃度不純
物領域６６が露出する事態も生じる。そして、この露出
したＳｉ基板５０表面がポリシリコン膜７８からなるサ
イドウォール・スペーサ７８ａに対する等方性エッチン
グによってエッチングされ、図２１（ｂ）、（ｃ）にそ
れぞれ示すような溝８２ａ、８２ｂが掘られる恐れが生
じる。
【００３１】なお、このサイドウォール・スペーサ７８
ａのオーバーエッチングの際に下地のＳｉＯ2 膜７６が
削られて局所的にＳｉ基板５０表面のｎ+ 型高濃度不純
物領域６６ａ又はｐ+ 型高濃度不純物領域６６ｂが露出
することを防止するために、例えば下地のＳｉＯ2 膜７
６を十分に厚膜化することが考えられる。しかし、その
場合には、下地のＳｉＯ2 膜７６を厚膜化すればするほ
ど、今度はｎ+ 型高濃度不純物領域６６ａ又はｐ+ 型高
濃度不純物領域６６ｂを形成するための不純物イオン注
入の際のドーズ量や注入エネルギーを増大させる必要が
生じるために、ＭＯＳトランジスタの短チャネル効果を
招いたり、素子分離特性を劣化させたりする等のトラン
ジスタ特性に悪影響を及ぼす危険性が生じる。
ａのオーバーエッチングの際に下地のＳｉＯ2 膜７６が
削られて局所的にＳｉ基板５０表面のｎ+ 型高濃度不純
物領域６６ａ又はｐ+ 型高濃度不純物領域６６ｂが露出
することを防止するために、例えば下地のＳｉＯ2 膜７
６を十分に厚膜化することが考えられる。しかし、その
場合には、下地のＳｉＯ2 膜７６を厚膜化すればするほ
ど、今度はｎ+ 型高濃度不純物領域６６ａ又はｐ+ 型高
濃度不純物領域６６ｂを形成するための不純物イオン注
入の際のドーズ量や注入エネルギーを増大させる必要が
生じるために、ＭＯＳトランジスタの短チャネル効果を
招いたり、素子分離特性を劣化させたりする等のトラン
ジスタ特性に悪影響を及ぼす危険性が生じる。
【００３２】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、ゲート電極側壁のサイドウォール・ス
ペーサを用いてＬＤＤ構造の電界効果トランジスタを作
製する半導体装置の製造方法において、不要となったポ
リシリコン膜からなるサイドウォール・スペーサを除去
する際に、不純物イオンの注入の有無等によるエッチン
グ速度や下地のシリコン酸化膜とのエッチング選択比の
変動に起因するサイドウォール・スペーサの残存やソー
ス／ドレイン領域への溝の形成を招くことなく、良好な
トランジスタ特性を有する電界効果トランジスタを作製
することが可能になる半導体装置の製造方法を提供する
ことを目的とする。
れたものであり、ゲート電極側壁のサイドウォール・ス
ペーサを用いてＬＤＤ構造の電界効果トランジスタを作
製する半導体装置の製造方法において、不要となったポ
リシリコン膜からなるサイドウォール・スペーサを除去
する際に、不純物イオンの注入の有無等によるエッチン
グ速度や下地のシリコン酸化膜とのエッチング選択比の
変動に起因するサイドウォール・スペーサの残存やソー
ス／ドレイン領域への溝の形成を招くことなく、良好な
トランジスタ特性を有する電界効果トランジスタを作製
することが可能になる半導体装置の製造方法を提供する
ことを目的とする。
【００３３】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に第１の絶縁膜を介して形成したゲート電極をマス
クとして、半導体基板に第１の不純物イオンを注入する
第１の工程と、基体全面に第２の絶縁膜を堆積する第２
の工程と、この第２の絶縁膜上に所定の不純物がドーピ
ングされたポリシリコン膜を堆積した後、このポリシリ
コン膜をエッチバックして、ゲート電極側壁に第２の絶
縁膜を介してポリシリコン膜からなるサイドウォール・
スペーサを形成する第３の工程と、これらゲート電極及
びサイドウォール・スペーサをマスクとして、半導体基
板に第２の不純物イオンを注入する第４の工程と、第２
の絶縁膜をエッチングストッパ層として、サイドウォー
ル・スペーサを選択的にエッチング除去する第５の工程
と、を有することを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に第１の絶縁膜を介して形成したゲート電極をマス
クとして、半導体基板に第１の不純物イオンを注入する
第１の工程と、基体全面に第２の絶縁膜を堆積する第２
の工程と、この第２の絶縁膜上に所定の不純物がドーピ
ングされたポリシリコン膜を堆積した後、このポリシリ
コン膜をエッチバックして、ゲート電極側壁に第２の絶
縁膜を介してポリシリコン膜からなるサイドウォール・
スペーサを形成する第３の工程と、これらゲート電極及
びサイドウォール・スペーサをマスクとして、半導体基
板に第２の不純物イオンを注入する第４の工程と、第２
の絶縁膜をエッチングストッパ層として、サイドウォー
ル・スペーサを選択的にエッチング除去する第５の工程
と、を有することを特徴とする。
【００３４】このように請求項１に係る半導体装置の製
造方法においては、所定の不純物がドーピングされたポ
リシリコン膜からなるサイドウォール・スペーサをゲー
ト電極側壁に第２の絶縁膜を介して形成することによ
り、ＬＤＤ構造のソース／ドレイン領域の高濃度不純物
領域を形成するための高濃度の不純物イオンを注入する
際に、何らの不純物イオンも注入されなかったサイドウ
ォール・スペーサであっても、ｎ型又はｐ型の不純物イ
オンが高濃度に注入されたサイドウォール・スペーサで
あっても、これら全てのサイドウォール・スペーサには
予め所定の不純物がドーピングされていることから、サ
イドウォール・スペーサのエッチング速度は全体として
大きくなり、且つこれら複数のサイドウォール・スペー
サ間におけるエッチング速度の差は小さくなる。このた
めに、サイドウォール・スペーサをエッチング除去する
際に、所定の等方性エッチング条件によって全てのサイ
ドウォール・スペーサがほぼ均一に除去され、特定のサ
イドウォール・スペーサ、例えば何らの不純物イオンも
注入されなかったサイドウォール・スペーサにおいて
も、サイドウォール・スペーサのエッチング残りがゲー
ト電極側壁に残存することはなくなる。
造方法においては、所定の不純物がドーピングされたポ
リシリコン膜からなるサイドウォール・スペーサをゲー
ト電極側壁に第２の絶縁膜を介して形成することによ
り、ＬＤＤ構造のソース／ドレイン領域の高濃度不純物
領域を形成するための高濃度の不純物イオンを注入する
際に、何らの不純物イオンも注入されなかったサイドウ
ォール・スペーサであっても、ｎ型又はｐ型の不純物イ
オンが高濃度に注入されたサイドウォール・スペーサで
あっても、これら全てのサイドウォール・スペーサには
予め所定の不純物がドーピングされていることから、サ
イドウォール・スペーサのエッチング速度は全体として
大きくなり、且つこれら複数のサイドウォール・スペー
サ間におけるエッチング速度の差は小さくなる。このた
めに、サイドウォール・スペーサをエッチング除去する
際に、所定の等方性エッチング条件によって全てのサイ
ドウォール・スペーサがほぼ均一に除去され、特定のサ
イドウォール・スペーサ、例えば何らの不純物イオンも
注入されなかったサイドウォール・スペーサにおいて
も、サイドウォール・スペーサのエッチング残りがゲー
ト電極側壁に残存することはなくなる。
【００３５】また、サイドウォール・スペーサと下地の
第２の絶縁膜とのエッチング選択比も全体として大きく
なり、且つこれら複数のサイドウォール・スペーサ間に
おけるエッチング選択比の差は小さくなるため、サイド
ウォール・スペーサをエッチング除去する際に、下地の
第２の絶縁膜が必要以上に削られることはなくなり、局
所的に第２の絶縁膜がなくなってＬＤＤ構造のソース／
ドレイン領域の高濃度不純物領域が露出しその露出した
部分がサイドウォール・スペーサに対する等方性エッチ
ングによってエッチングされて溝が掘られるといった事
態の発生も防止される。
第２の絶縁膜とのエッチング選択比も全体として大きく
なり、且つこれら複数のサイドウォール・スペーサ間に
おけるエッチング選択比の差は小さくなるため、サイド
ウォール・スペーサをエッチング除去する際に、下地の
第２の絶縁膜が必要以上に削られることはなくなり、局
所的に第２の絶縁膜がなくなってＬＤＤ構造のソース／
ドレイン領域の高濃度不純物領域が露出しその露出した
部分がサイドウォール・スペーサに対する等方性エッチ
ングによってエッチングされて溝が掘られるといった事
態の発生も防止される。
【００３６】また、請求項２に係る半導体装置の製造方
法は、半導体基板上に第１の絶縁膜を介して形成したゲ
ート電極をマスクとして、半導体基板に第１の不純物イ
オンを注入する第１の工程と、基体全面に第２の絶縁膜
を堆積する第２の工程と、この第２の絶縁膜上に所定の
不純物がドーピングされたアモルファスシリコン膜を堆
積した後、このアモルファスシリコン膜をエッチバック
して、ゲート電極側壁に第２の絶縁膜を介してアモルフ
ァスシリコン膜からなるサイドウォール・スペーサを形
成する第３の工程と、これらゲート電極及びサイドウォ
ール・スペーサをマスクとして、半導体基板に第２の不
純物イオンを注入する第４の工程と、第２の絶縁膜をエ
ッチングストッパ層として、サイドウォール・スペーサ
を選択的にエッチング除去する第５の工程と、を有する
ことを特徴とする。
法は、半導体基板上に第１の絶縁膜を介して形成したゲ
ート電極をマスクとして、半導体基板に第１の不純物イ
オンを注入する第１の工程と、基体全面に第２の絶縁膜
を堆積する第２の工程と、この第２の絶縁膜上に所定の
不純物がドーピングされたアモルファスシリコン膜を堆
積した後、このアモルファスシリコン膜をエッチバック
して、ゲート電極側壁に第２の絶縁膜を介してアモルフ
ァスシリコン膜からなるサイドウォール・スペーサを形
成する第３の工程と、これらゲート電極及びサイドウォ
ール・スペーサをマスクとして、半導体基板に第２の不
純物イオンを注入する第４の工程と、第２の絶縁膜をエ
ッチングストッパ層として、サイドウォール・スペーサ
を選択的にエッチング除去する第５の工程と、を有する
ことを特徴とする。
【００３７】このように請求項２に係る半導体装置の製
造方法においては、予め所定の不純物がドーピングされ
たアモルファスシリコン膜からなるサイドウォール・ス
ペーサをゲート電極側壁に第２の絶縁膜を介して形成す
ることにより、即ち上記請求項１に係る半導体装置の製
造方法においてサイドウォール・スペーサの材質として
用いる所定の不純物がドーピングされたポリシリコン膜
の代わりに、所定の不純物がドーピングされたアモルフ
ァスシリコン膜をサイドウォール・スペーサの材質とし
て用いることにより、上記請求項１に係る半導体装置の
製造方法の場合と同様の作用を奏する。
造方法においては、予め所定の不純物がドーピングされ
たアモルファスシリコン膜からなるサイドウォール・ス
ペーサをゲート電極側壁に第２の絶縁膜を介して形成す
ることにより、即ち上記請求項１に係る半導体装置の製
造方法においてサイドウォール・スペーサの材質として
用いる所定の不純物がドーピングされたポリシリコン膜
の代わりに、所定の不純物がドーピングされたアモルフ
ァスシリコン膜をサイドウォール・スペーサの材質とし
て用いることにより、上記請求項１に係る半導体装置の
製造方法の場合と同様の作用を奏する。
【００３８】また、請求項３に係る半導体装置の製造方
法は、上記請求項１又は２に係る半導体装置の製造方法
において、前記第４の工程の後、即ちゲート電極及びサ
イドウォール・スペーサをマスクとして半導体基板に第
２の不純物イオンを注入した後、前記第５の工程の前、
即ち第２の絶縁膜をエッチングストッパ層としてサイド
ウォール・スペーサをエッチング除去する前に、アニー
ル処理を行う工程を有する構成とすることにより、第２
の不純物イオンの注入によってサイドウォール・スペー
サの下地をなす第２の絶縁膜に発生した欠陥が回復し、
第２の絶縁膜のエッチング速度がより小さくなることか
ら、サイドウォール・スペーサと下地の第２の絶縁膜と
のエッチング選択比が全体として更に大きくなる。この
ため、サイドウォール・スペーサをエッチング除去する
際にエッチングストッパ層として機能する下地の第２の
絶縁膜が必要以上に削られて局所的に第２の絶縁膜がな
くなりＬＤＤ構造のソース／ドレイン領域の高濃度不純
物領域が露出することに対するマージンが大きくなり、
その露出した部分がサイドウォール・スペーサに対する
等方性エッチングによりエッチングされて溝が掘られる
といった事態の発生はより有効に防止される。
法は、上記請求項１又は２に係る半導体装置の製造方法
において、前記第４の工程の後、即ちゲート電極及びサ
イドウォール・スペーサをマスクとして半導体基板に第
２の不純物イオンを注入した後、前記第５の工程の前、
即ち第２の絶縁膜をエッチングストッパ層としてサイド
ウォール・スペーサをエッチング除去する前に、アニー
ル処理を行う工程を有する構成とすることにより、第２
の不純物イオンの注入によってサイドウォール・スペー
サの下地をなす第２の絶縁膜に発生した欠陥が回復し、
第２の絶縁膜のエッチング速度がより小さくなることか
ら、サイドウォール・スペーサと下地の第２の絶縁膜と
のエッチング選択比が全体として更に大きくなる。この
ため、サイドウォール・スペーサをエッチング除去する
際にエッチングストッパ層として機能する下地の第２の
絶縁膜が必要以上に削られて局所的に第２の絶縁膜がな
くなりＬＤＤ構造のソース／ドレイン領域の高濃度不純
物領域が露出することに対するマージンが大きくなり、
その露出した部分がサイドウォール・スペーサに対する
等方性エッチングによりエッチングされて溝が掘られる
といった事態の発生はより有効に防止される。
【００３９】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図５はそれぞれ本発明の第１
の実施形態に係るＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図である。なお、各工
程断面図において、左側にはＭＯＳトランジスタを形成
するトランジスタ部を示し、右側にはこのトランジスタ
部を絶縁分離するフィールド部を示す。
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図５はそれぞれ本発明の第１
の実施形態に係るＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図である。なお、各工
程断面図において、左側にはＭＯＳトランジスタを形成
するトランジスタ部を示し、右側にはこのトランジスタ
部を絶縁分離するフィールド部を示す。
【００４０】半導体基板としてのＳｉ基板１０のフィー
ルド部に、例えばＬＯＣＯＳ法を用いて、素子分離用の
フィールド酸化膜１２を形成した後、このフィールド酸
化膜１２に周囲を囲まれたトランジスタ部のＳｉ基板１
０上に、ゲート酸化膜１４を介して、ポリシリコン層１
６及びシリサイド層１８が順に積層されたゲート電極２
０を形成する。そして、このゲート電極２０をマスクと
する低濃度の不純物イオンの注入により、Ｓｉ基板１０
表面に低濃度不純物領域２２を形成する。
ルド部に、例えばＬＯＣＯＳ法を用いて、素子分離用の
フィールド酸化膜１２を形成した後、このフィールド酸
化膜１２に周囲を囲まれたトランジスタ部のＳｉ基板１
０上に、ゲート酸化膜１４を介して、ポリシリコン層１
６及びシリサイド層１８が順に積層されたゲート電極２
０を形成する。そして、このゲート電極２０をマスクと
する低濃度の不純物イオンの注入により、Ｓｉ基板１０
表面に低濃度不純物領域２２を形成する。
【００４１】続いて、例えばＣＶＤ法を用いて、基体全
面に膜厚２０〜５０ｎｍのエッチングストッパ層として
ＳｉＯ2 膜２４を堆積する。その後、例えばＣＶＤ法を
用いて、このＳｉＯ2 膜２４上に、例えばＰ（Phosphor
us；リン）が高濃度にドープされたポリシリコン膜（以
下、このポリシリコン膜を「Ｐ−ＤＰＳ（Phosphorus-D
oped Polysilicon）膜」という）２６を十分な膜厚に堆
積する。なお、このＰ−ＤＰＳ膜２６中のＰ濃度は例え
ば２ｗｔ．％程度とする（図１参照）。
面に膜厚２０〜５０ｎｍのエッチングストッパ層として
ＳｉＯ2 膜２４を堆積する。その後、例えばＣＶＤ法を
用いて、このＳｉＯ2 膜２４上に、例えばＰ（Phosphor
us；リン）が高濃度にドープされたポリシリコン膜（以
下、このポリシリコン膜を「Ｐ−ＤＰＳ（Phosphorus-D
oped Polysilicon）膜」という）２６を十分な膜厚に堆
積する。なお、このＰ−ＤＰＳ膜２６中のＰ濃度は例え
ば２ｗｔ．％程度とする（図１参照）。
【００４２】次いで、このＰ−ＤＰＳ膜２６の全面エッ
チバックを行い、ゲート電極２０側壁のみにＳｉＯ2 膜
２４を介してＰ−ＤＰＳ膜２６を残存させる。なお、こ
のＰ−ＤＰＳ膜２６の全面エッチバックの際に、ＳｉＯ
2 膜２４はエッチングストッパ層として機能する。こう
して、ゲート電極２０側壁にＳｉＯ2 膜２４を介してＰ
−ＤＰＳ２６膜からなるサイドウォール・スペーサ２６
ａを形成する（図２参照）。
チバックを行い、ゲート電極２０側壁のみにＳｉＯ2 膜
２４を介してＰ−ＤＰＳ膜２６を残存させる。なお、こ
のＰ−ＤＰＳ膜２６の全面エッチバックの際に、ＳｉＯ
2 膜２４はエッチングストッパ層として機能する。こう
して、ゲート電極２０側壁にＳｉＯ2 膜２４を介してＰ
−ＤＰＳ２６膜からなるサイドウォール・スペーサ２６
ａを形成する（図２参照）。
【００４３】次いで、ゲート電極２０並びにその両側壁
のＳｉＯ2 膜２４及びサイドウォール・スペーサ２６ａ
をマスクとして、図中に矢印で表すように、Ｓｉ基板１
０に高濃度の不純物イオンを注入して、Ｓｉ基板１０表
面に低抵抗の高濃度不純物領域２８を形成する。そし
て、この高濃度不純物領域２８と先に形成した低濃度不
純物領域２２とからＬＤＤ構造のソース／ドレイン領域
３０を構成する（図３参照）。
のＳｉＯ2 膜２４及びサイドウォール・スペーサ２６ａ
をマスクとして、図中に矢印で表すように、Ｓｉ基板１
０に高濃度の不純物イオンを注入して、Ｓｉ基板１０表
面に低抵抗の高濃度不純物領域２８を形成する。そし
て、この高濃度不純物領域２８と先に形成した低濃度不
純物領域２２とからＬＤＤ構造のソース／ドレイン領域
３０を構成する（図３参照）。
【００４４】次いで、等方性エッチングにより、ゲート
電極２０側壁のサイドウォール・スペーサ２６ａを除去
する。このときも、下地のＳｉＯ2 膜２４はＰ−ＤＰＳ
２６膜からなるサイドウォール・スペーサ２６ａの等方
性エッチングに対するエッチングストッパ層として機能
する。こうして、Ｓｉ基板１０表面に相対して形成され
たＬＤＤ構造のソース／ドレイン領域３０と、これら相
対する２つのソース／ドレイン領域３０に挟まれたチャ
ネル領域上にゲート酸化膜１４を介して形成されたゲー
ト電極２０とから構成されるＭＯＳトランジスタを形成
する（図４参照）。
電極２０側壁のサイドウォール・スペーサ２６ａを除去
する。このときも、下地のＳｉＯ2 膜２４はＰ−ＤＰＳ
２６膜からなるサイドウォール・スペーサ２６ａの等方
性エッチングに対するエッチングストッパ層として機能
する。こうして、Ｓｉ基板１０表面に相対して形成され
たＬＤＤ構造のソース／ドレイン領域３０と、これら相
対する２つのソース／ドレイン領域３０に挟まれたチャ
ネル領域上にゲート酸化膜１４を介して形成されたゲー
ト電極２０とから構成されるＭＯＳトランジスタを形成
する（図４参照）。
【００４５】次いで、例えばＣＶＤ法を用いて、基体全
面に、エッチングストッパ層としてのＳｉＮ膜３２を堆
積した後、更にこのＳｉＮ膜３２上に、層間絶縁膜３４
を堆積する。続いて、リソグラフィ技術を用いて、層間
絶縁膜３４、エッチングストッパ層としてのＳｉＮ膜３
２、及びＳｉＯ2 膜２４を選択的にエッチングし、ソー
ス／ドレイン領域３０の高濃度不純物領域２８を露出さ
せるコンタクト窓３６を形成する。即ち、コンタクト窓
３６を開口するための層間絶縁膜３４の選択的なエッチ
ングを一旦ＳｉＮ膜３２によって停止させた後、露出し
たＳｉＮ膜３２を選択的にエッチング除去し、更に露出
したＳｉＯ2 膜２４を選択的にエッチング除去して、コ
ンタクト窓３６を形成する（図５参照）。
面に、エッチングストッパ層としてのＳｉＮ膜３２を堆
積した後、更にこのＳｉＮ膜３２上に、層間絶縁膜３４
を堆積する。続いて、リソグラフィ技術を用いて、層間
絶縁膜３４、エッチングストッパ層としてのＳｉＮ膜３
２、及びＳｉＯ2 膜２４を選択的にエッチングし、ソー
ス／ドレイン領域３０の高濃度不純物領域２８を露出さ
せるコンタクト窓３６を形成する。即ち、コンタクト窓
３６を開口するための層間絶縁膜３４の選択的なエッチ
ングを一旦ＳｉＮ膜３２によって停止させた後、露出し
たＳｉＮ膜３２を選択的にエッチング除去し、更に露出
したＳｉＯ2 膜２４を選択的にエッチング除去して、コ
ンタクト窓３６を形成する（図５参照）。
【００４６】このように本実施形態に係るＬＤＤ構造の
ＭＯＳトランジスタの製造方法によれば、ゲート電極２
０側壁にＳｉＯ2 膜２４を介して濃度２ｗｔ．％程度の
ＰがドープされたＰ−ＤＰＳ２６膜からなるサイドウォ
ール・スペーサ２６ａを形成し、ゲート電極２０並びに
その両側壁のＳｉＯ2 膜２４及びサイドウォール・スペ
ーサ２６ａをマスクとしてＳｉ基板１０に高濃度の不純
物イオンを注入して、ＬＤＤ構造のソース／ドレイン領
域３０の高濃度不純物領域２８を形成した後、等方性エ
ッチングによってゲート電極２０側壁のサイドウォール
・スペーサ２６ａを除去することにより、ソース／ドレ
イン領域３０の高濃度不純物領域２８を形成するための
高濃度の不純物イオンを注入する工程において、例えば
ＤＲＡＭのメモリセルトランジスタを構成するＭＯＳト
ランジスタのゲート電極２０側壁のサイドウォール・ス
ペーサ２６ａのように何らの不純物イオンも注入されて
いない場合や、ロジックトランジスタを構成するＮチャ
ネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジ
スタのゲート電極２０側壁のサイドウォール・スペーサ
２６ａのようにｎ型又はｐ型の不純物イオンが高濃度に
注入されている場合であっても、これら全てのサイドウ
ォール・スペーサ２６ａには予めＰが高濃度にドープさ
れていることから、こうしたＭＯＳトランジスタの種類
によるサイドウォール・スペーサ２６ａへの不純物イオ
ン注入の有無、注入された不純物イオンの種類、不純物
イオンのドーズ量、不純物イオンの注入エネルギー等に
よることなく、サイドウォール・スペーサ２６ａのエッ
チング速度は全体として大きくなり、且つ各種のＭＯＳ
トランジスタのサイドウォール・スペーサ２６ａ間にお
けるエッチング速度の差は小さくなる。このため、サイ
ドウォール・スペーサ２６ａをエッチング除去する際
に、そのエッチング時間を短縮することができると共
に、所定の等方性エッチング条件によって全てのサイド
ウォール・スペーサ２６ａをほぼ均一に除去して、特定
のサイドウォール・スペーサ２６ａのエッチング残りが
発生することを防止することができる。従って、このゲ
ート電極２０側壁のサイドウォール・スペーサ２６ａの
エッチング残りが後のプロセスにおいてコンタクト間の
電気的ショートの原因となる危険性を解消して、良好な
トランジスタ特性を実現することができる。
ＭＯＳトランジスタの製造方法によれば、ゲート電極２
０側壁にＳｉＯ2 膜２４を介して濃度２ｗｔ．％程度の
ＰがドープされたＰ−ＤＰＳ２６膜からなるサイドウォ
ール・スペーサ２６ａを形成し、ゲート電極２０並びに
その両側壁のＳｉＯ2 膜２４及びサイドウォール・スペ
ーサ２６ａをマスクとしてＳｉ基板１０に高濃度の不純
物イオンを注入して、ＬＤＤ構造のソース／ドレイン領
域３０の高濃度不純物領域２８を形成した後、等方性エ
ッチングによってゲート電極２０側壁のサイドウォール
・スペーサ２６ａを除去することにより、ソース／ドレ
イン領域３０の高濃度不純物領域２８を形成するための
高濃度の不純物イオンを注入する工程において、例えば
ＤＲＡＭのメモリセルトランジスタを構成するＭＯＳト
ランジスタのゲート電極２０側壁のサイドウォール・ス
ペーサ２６ａのように何らの不純物イオンも注入されて
いない場合や、ロジックトランジスタを構成するＮチャ
ネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジ
スタのゲート電極２０側壁のサイドウォール・スペーサ
２６ａのようにｎ型又はｐ型の不純物イオンが高濃度に
注入されている場合であっても、これら全てのサイドウ
ォール・スペーサ２６ａには予めＰが高濃度にドープさ
れていることから、こうしたＭＯＳトランジスタの種類
によるサイドウォール・スペーサ２６ａへの不純物イオ
ン注入の有無、注入された不純物イオンの種類、不純物
イオンのドーズ量、不純物イオンの注入エネルギー等に
よることなく、サイドウォール・スペーサ２６ａのエッ
チング速度は全体として大きくなり、且つ各種のＭＯＳ
トランジスタのサイドウォール・スペーサ２６ａ間にお
けるエッチング速度の差は小さくなる。このため、サイ
ドウォール・スペーサ２６ａをエッチング除去する際
に、そのエッチング時間を短縮することができると共
に、所定の等方性エッチング条件によって全てのサイド
ウォール・スペーサ２６ａをほぼ均一に除去して、特定
のサイドウォール・スペーサ２６ａのエッチング残りが
発生することを防止することができる。従って、このゲ
ート電極２０側壁のサイドウォール・スペーサ２６ａの
エッチング残りが後のプロセスにおいてコンタクト間の
電気的ショートの原因となる危険性を解消して、良好な
トランジスタ特性を実現することができる。
【００４７】また、各種のＭＯＳトランジスタのそれぞ
れのサイドウォール・スペーサ２６ａと下地のＳｉＯ2
膜２４とのエッチング選択比も大きくなり、且つ各種の
ＭＯＳトランジスタのサイドウォール・スペーサ２６ａ
間におけるエッチング選択比の差は小さくなるため、サ
イドウォール・スペーサ２６ａをエッチング除去する際
に下地のＳｉＯ2 膜２４が必要以上に削られることが抑
制されることから、局所的にＳｉＯ2 膜２４がなくなっ
てＬＤＤ構造のソース／ドレイン領域３０の高濃度不純
物領域２８が露出しその露出した部分がサイドウォール
・スペーサ２６ａに対する等方性エッチングによってエ
ッチングされて溝が掘られるといった事態の発生を防止
することができる。従って、良好なトランジスタ特性を
有するＭＯＳトランジスタを作製することが可能にな
る。
れのサイドウォール・スペーサ２６ａと下地のＳｉＯ2
膜２４とのエッチング選択比も大きくなり、且つ各種の
ＭＯＳトランジスタのサイドウォール・スペーサ２６ａ
間におけるエッチング選択比の差は小さくなるため、サ
イドウォール・スペーサ２６ａをエッチング除去する際
に下地のＳｉＯ2 膜２４が必要以上に削られることが抑
制されることから、局所的にＳｉＯ2 膜２４がなくなっ
てＬＤＤ構造のソース／ドレイン領域３０の高濃度不純
物領域２８が露出しその露出した部分がサイドウォール
・スペーサ２６ａに対する等方性エッチングによってエ
ッチングされて溝が掘られるといった事態の発生を防止
することができる。従って、良好なトランジスタ特性を
有するＭＯＳトランジスタを作製することが可能にな
る。
【００４８】（第２の実施形態）図６〜図９はそれぞれ
本発明の第２の実施形態に係るＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法を説明するための工程断面図であ
る。なお、各工程断面図において、左側にはＭＯＳトラ
ンジスタを形成するトランジスタ部を示し、右側にはこ
のトランジスタ部を絶縁分離するフィールド部を示す。
また、上記図１〜図５に示されるＭＯＳトランジスタの
構成要素と同一の要素には同一の符号を付して説明を省
略する。
本発明の第２の実施形態に係るＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法を説明するための工程断面図であ
る。なお、各工程断面図において、左側にはＭＯＳトラ
ンジスタを形成するトランジスタ部を示し、右側にはこ
のトランジスタ部を絶縁分離するフィールド部を示す。
また、上記図１〜図５に示されるＭＯＳトランジスタの
構成要素と同一の要素には同一の符号を付して説明を省
略する。
【００４９】上記第１の実施形態における図１〜図３に
示す工程と同様にして、半導体基板としてのＳｉ基板１
０のフィールド部に素子分離用のフィールド酸化膜１２
を形成し、このフィールド酸化膜１２に周囲を囲まれた
トランジスタ部のＳｉ基板１０上にゲート酸化膜１４を
介してポリシリコン層１６及びシリサイド層１８が順に
積層されたゲート電極２０を形成し、このゲート電極２
０をマスクとする低濃度の不純物イオンの注入によりＳ
ｉ基板１０表面に低濃度不純物領域２２を形成し、基体
全面にエッチングストッパ層としてＳｉＯ2 膜２４を堆
積し、ゲート電極２０側壁にＳｉＯ2 膜２４を介してＰ
−ＤＰＳ２６膜からなるサイドウォール・スペーサ２６
ａを形成し、ゲート電極２０並びにその両側壁のＳｉＯ
2 膜２４及びサイドウォール・スペーサ２６ａをマスク
として、図中に矢印で表すように、Ｓｉ基板１０に高濃
度の不純物イオンを注入し、Ｓｉ基板１０表面に低抵抗
の高濃度不純物領域２８を形成して、この高濃度不純物
領域２８と先に形成した低濃度不純物領域２２とからＬ
ＤＤ構造のソース／ドレイン領域３０を構成する（図６
参照）。
示す工程と同様にして、半導体基板としてのＳｉ基板１
０のフィールド部に素子分離用のフィールド酸化膜１２
を形成し、このフィールド酸化膜１２に周囲を囲まれた
トランジスタ部のＳｉ基板１０上にゲート酸化膜１４を
介してポリシリコン層１６及びシリサイド層１８が順に
積層されたゲート電極２０を形成し、このゲート電極２
０をマスクとする低濃度の不純物イオンの注入によりＳ
ｉ基板１０表面に低濃度不純物領域２２を形成し、基体
全面にエッチングストッパ層としてＳｉＯ2 膜２４を堆
積し、ゲート電極２０側壁にＳｉＯ2 膜２４を介してＰ
−ＤＰＳ２６膜からなるサイドウォール・スペーサ２６
ａを形成し、ゲート電極２０並びにその両側壁のＳｉＯ
2 膜２４及びサイドウォール・スペーサ２６ａをマスク
として、図中に矢印で表すように、Ｓｉ基板１０に高濃
度の不純物イオンを注入し、Ｓｉ基板１０表面に低抵抗
の高濃度不純物領域２８を形成して、この高濃度不純物
領域２８と先に形成した低濃度不純物領域２２とからＬ
ＤＤ構造のソース／ドレイン領域３０を構成する（図６
参照）。
【００５０】次いで、Ｎ2 （窒素）雰囲気中において、
温度８００℃、時間１０〜３０分のアニール処理を行
う。こうして、前段の工程においてソース／ドレイン領
域３０の高濃度不純物領域２８を形成するために高濃度
の不純物イオンを注入した際にＳｉＯ2 膜２４中に発生
した欠陥を回復し、ＳｉＯ2 膜２４のエッチング速度を
小さくする（図７参照）。
温度８００℃、時間１０〜３０分のアニール処理を行
う。こうして、前段の工程においてソース／ドレイン領
域３０の高濃度不純物領域２８を形成するために高濃度
の不純物イオンを注入した際にＳｉＯ2 膜２４中に発生
した欠陥を回復し、ＳｉＯ2 膜２４のエッチング速度を
小さくする（図７参照）。
【００５１】次いで、上記第１の実施形態における図４
に示す工程と同様にして、等方性エッチングにより、ゲ
ート電極２０側壁のサイドウォール・スペーサ２６ａを
除去する。このときも、ＳｉＯ2 膜２４はＰ−ＤＰＳ２
６膜からなるサイドウォール・スペーサ２６ａの等方性
エッチングに対するエッチングストッパ層として機能す
るが、このＳｉＯ2 膜２４は前段のアニール工程におい
て高濃度不純物イオン注入の際に発生した欠陥を回復し
て、そのエッチング速度が小さくなっているため、サイ
ドウォール・スペーサ２６ａとＳｉＯ2 膜２４とのエッ
チング選択比は上記第１の実施形態の場合よりも大きく
なり、サイドウォール・スペーサ２６ａの等方性エッチ
ングに対するエッチングストッパ層としての機能は、上
記第１の実施形態の場合よりも有効に発揮される。こう
して、Ｓｉ基板１０表面に相対して形成されたＬＤＤ構
造のソース／ドレイン領域３０と、これら相対する２つ
のソース／ドレイン領域３０に挟まれたチャネル領域上
にゲート酸化膜１４を介して形成されたゲート電極２０
とから構成されるＭＯＳトランジスタを形成する（図８
参照）。
に示す工程と同様にして、等方性エッチングにより、ゲ
ート電極２０側壁のサイドウォール・スペーサ２６ａを
除去する。このときも、ＳｉＯ2 膜２４はＰ−ＤＰＳ２
６膜からなるサイドウォール・スペーサ２６ａの等方性
エッチングに対するエッチングストッパ層として機能す
るが、このＳｉＯ2 膜２４は前段のアニール工程におい
て高濃度不純物イオン注入の際に発生した欠陥を回復し
て、そのエッチング速度が小さくなっているため、サイ
ドウォール・スペーサ２６ａとＳｉＯ2 膜２４とのエッ
チング選択比は上記第１の実施形態の場合よりも大きく
なり、サイドウォール・スペーサ２６ａの等方性エッチ
ングに対するエッチングストッパ層としての機能は、上
記第１の実施形態の場合よりも有効に発揮される。こう
して、Ｓｉ基板１０表面に相対して形成されたＬＤＤ構
造のソース／ドレイン領域３０と、これら相対する２つ
のソース／ドレイン領域３０に挟まれたチャネル領域上
にゲート酸化膜１４を介して形成されたゲート電極２０
とから構成されるＭＯＳトランジスタを形成する（図８
参照）。
【００５２】次いで、上記第１の実施形態における図５
に示す工程と同様にして、基体全面にエッチングストッ
パ層としてのＳｉＮ膜３２を堆積し、このＳｉＮ膜３２
上に層間絶縁膜３４を堆積した後、層間絶縁膜３４、Ｓ
ｉＮ膜３２、及びＳｉＯ2 膜２４を選択的にエッチング
して、ソース／ドレイン領域３０の高濃度不純物領域２
８を露出させるコンタクト窓３６を形成する（図９参
照）。
に示す工程と同様にして、基体全面にエッチングストッ
パ層としてのＳｉＮ膜３２を堆積し、このＳｉＮ膜３２
上に層間絶縁膜３４を堆積した後、層間絶縁膜３４、Ｓ
ｉＮ膜３２、及びＳｉＯ2 膜２４を選択的にエッチング
して、ソース／ドレイン領域３０の高濃度不純物領域２
８を露出させるコンタクト窓３６を形成する（図９参
照）。
【００５３】このように本実施形態に係るＬＤＤ構造の
ＭＯＳトランジスタの製造方法によれば、ゲート電極２
０並びにその両側壁のＳｉＯ2 膜２４及びサイドウォー
ル・スペーサ２６ａをマスクとしてＳｉ基板１０に高濃
度の不純物イオンを注入し、Ｓｉ基板１０表面に低抵抗
の高濃度不純物領域２８を形成した後、等方性エッチン
グによりゲート電極２０側壁のサイドウォール・スペー
サ２６ａを除去する前に、Ｎ2 雰囲気中におけるアニー
ル処理を行うことにより、高濃度の不純物イオンの注入
によってサイドウォール・スペーサ２６ａの下地をなす
ＳｉＯ2 膜２４に発生していた欠陥が回復して、このＳ
ｉＯ2 膜２４のエッチング速度がより小さくなることか
ら、各種のＭＯＳトランジスタのそれぞれのサイドウォ
ール・スペーサ２６ａと下地のＳｉＯ2 膜２４とのエッ
チング選択比が上記第１の実施形態の場合よりも更に大
きくなるため、サイドウォール・スペーサ２６ａをエッ
チング除去する際に下地のＳｉＯ2 膜２４が必要以上に
削られることをより効果的に抑制して、ＳｉＯ2 膜２４
が局所的になくなりソース／ドレイン領域３０の高濃度
不純物領域２８が露出することに対するマージンを更に
大きくし、その露出した部分がサイドウォール・スペー
サ２６ａに対する等方性エッチングによりエッチングさ
れて溝が掘られるといった事態の発生をより有効に防止
することができる。従って、良好なトランジスタ特性を
有するＭＯＳトランジスタを作製することが可能にな
る。
ＭＯＳトランジスタの製造方法によれば、ゲート電極２
０並びにその両側壁のＳｉＯ2 膜２４及びサイドウォー
ル・スペーサ２６ａをマスクとしてＳｉ基板１０に高濃
度の不純物イオンを注入し、Ｓｉ基板１０表面に低抵抗
の高濃度不純物領域２８を形成した後、等方性エッチン
グによりゲート電極２０側壁のサイドウォール・スペー
サ２６ａを除去する前に、Ｎ2 雰囲気中におけるアニー
ル処理を行うことにより、高濃度の不純物イオンの注入
によってサイドウォール・スペーサ２６ａの下地をなす
ＳｉＯ2 膜２４に発生していた欠陥が回復して、このＳ
ｉＯ2 膜２４のエッチング速度がより小さくなることか
ら、各種のＭＯＳトランジスタのそれぞれのサイドウォ
ール・スペーサ２６ａと下地のＳｉＯ2 膜２４とのエッ
チング選択比が上記第１の実施形態の場合よりも更に大
きくなるため、サイドウォール・スペーサ２６ａをエッ
チング除去する際に下地のＳｉＯ2 膜２４が必要以上に
削られることをより効果的に抑制して、ＳｉＯ2 膜２４
が局所的になくなりソース／ドレイン領域３０の高濃度
不純物領域２８が露出することに対するマージンを更に
大きくし、その露出した部分がサイドウォール・スペー
サ２６ａに対する等方性エッチングによりエッチングさ
れて溝が掘られるといった事態の発生をより有効に防止
することができる。従って、良好なトランジスタ特性を
有するＭＯＳトランジスタを作製することが可能にな
る。
【００５４】なお、上記第１及び第２の実施形態におい
ては、それぞれゲート電極２０側壁にＳｉＯ2 膜２４を
介してＰが高濃度にドープされたＰ−ＤＰＳ２６膜から
なるサイドウォール・スペーサ２６ａを形成している
が、Ｐ−ＤＰＳ２６膜の代わりに、例えばＰが高濃度に
ドープされたアモルファスシリコン膜、即ちＰ−ＤＡＳ
（Phosphorus-Doped Amorphous Silicon）膜からなるサ
イドウォール・スペーサを形成してもよい。
ては、それぞれゲート電極２０側壁にＳｉＯ2 膜２４を
介してＰが高濃度にドープされたＰ−ＤＰＳ２６膜から
なるサイドウォール・スペーサ２６ａを形成している
が、Ｐ−ＤＰＳ２６膜の代わりに、例えばＰが高濃度に
ドープされたアモルファスシリコン膜、即ちＰ−ＤＡＳ
（Phosphorus-Doped Amorphous Silicon）膜からなるサ
イドウォール・スペーサを形成してもよい。
【００５５】また、ポリシリコン膜やアモルファスシリ
コン膜に高濃度にドープする不純物として、Ｐの代わり
に、同じｎ型不純物のＡｓ（Arsenic ；ヒ素）等やｐ型
不純物のＢ（Boron ；ホウ素）等を高濃度にドープして
もよい。
コン膜に高濃度にドープする不純物として、Ｐの代わり
に、同じｎ型不純物のＡｓ（Arsenic ；ヒ素）等やｐ型
不純物のＢ（Boron ；ホウ素）等を高濃度にドープして
もよい。
【００５６】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置に
よれば、予め所定の不純物がドーピングされたポリシリ
コン膜からなるサイドウォール・スペーサをゲート電極
側壁に第２の絶縁膜を介して形成することにより、ＬＤ
Ｄ構造のソース／ドレイン領域の高濃度不純物領域を形
成するための高濃度の不純物イオンを注入する工程にお
ける不純物イオン注入の有無、注入された不純物イオン
の種類、不純物イオンのドーズ量、不純物イオンの注入
エネルギー等によることなく、サイドウォール・スペー
サのエッチング速度は全体として大きくなり、且つこれ
ら複数のサイドウォール・スペーサ間におけるエッチン
グ速度の差は小さくなるため、サイドウォール・スペー
サをエッチング除去する際に、そのエッチング時間を短
縮することができると共に、所定の等方性エッチング条
件によって全てのサイドウォール・スペーサをほぼ均一
に除去して、特定のサイドウォール・スペーサのエッチ
ング残りが発生することを防止することができる。
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置に
よれば、予め所定の不純物がドーピングされたポリシリ
コン膜からなるサイドウォール・スペーサをゲート電極
側壁に第２の絶縁膜を介して形成することにより、ＬＤ
Ｄ構造のソース／ドレイン領域の高濃度不純物領域を形
成するための高濃度の不純物イオンを注入する工程にお
ける不純物イオン注入の有無、注入された不純物イオン
の種類、不純物イオンのドーズ量、不純物イオンの注入
エネルギー等によることなく、サイドウォール・スペー
サのエッチング速度は全体として大きくなり、且つこれ
ら複数のサイドウォール・スペーサ間におけるエッチン
グ速度の差は小さくなるため、サイドウォール・スペー
サをエッチング除去する際に、そのエッチング時間を短
縮することができると共に、所定の等方性エッチング条
件によって全てのサイドウォール・スペーサをほぼ均一
に除去して、特定のサイドウォール・スペーサのエッチ
ング残りが発生することを防止することができる。
【００５７】また、サイドウォール・スペーサと下地の
第２の絶縁膜とのエッチング選択比も全体として大きく
なり、且つこれら複数のサイドウォール・スペーサ間に
おけるエッチング選択比の差は小さくなるため、サイド
ウォール・スペーサをエッチング除去する際に下地の第
２の絶縁膜が必要以上に削られることが抑制されること
から、局所的に第２の絶縁膜がなくなって半導体基板表
面の高濃度不純物領域が露出しその露出した部分がサイ
ドウォール・スペーサに対する等方性エッチングによっ
てエッチングされて溝が掘られるといった事態の発生を
防止することができる。
第２の絶縁膜とのエッチング選択比も全体として大きく
なり、且つこれら複数のサイドウォール・スペーサ間に
おけるエッチング選択比の差は小さくなるため、サイド
ウォール・スペーサをエッチング除去する際に下地の第
２の絶縁膜が必要以上に削られることが抑制されること
から、局所的に第２の絶縁膜がなくなって半導体基板表
面の高濃度不純物領域が露出しその露出した部分がサイ
ドウォール・スペーサに対する等方性エッチングによっ
てエッチングされて溝が掘られるといった事態の発生を
防止することができる。
【００５８】また、請求項２に係る半導体装置の製造方
法によれば、予め所定の不純物がドーピングされたアモ
ルファスシリコン膜からなるサイドウォール・スペーサ
をゲート電極側壁に第２の絶縁膜を介して形成すること
により、即ち上記請求項１に係る半導体装置の製造方法
においてサイドウォール・スペーサの材質として用いる
所定の不純物がドーピングされたポリシリコン膜の代わ
りに、所定の不純物がドーピングされたアモルファスシ
リコン膜をサイドウォール・スペーサの材質として用い
ることにより、上記請求項１に係る半導体装置の製造方
法の場合と同様の効果を奏することができる。
法によれば、予め所定の不純物がドーピングされたアモ
ルファスシリコン膜からなるサイドウォール・スペーサ
をゲート電極側壁に第２の絶縁膜を介して形成すること
により、即ち上記請求項１に係る半導体装置の製造方法
においてサイドウォール・スペーサの材質として用いる
所定の不純物がドーピングされたポリシリコン膜の代わ
りに、所定の不純物がドーピングされたアモルファスシ
リコン膜をサイドウォール・スペーサの材質として用い
ることにより、上記請求項１に係る半導体装置の製造方
法の場合と同様の効果を奏することができる。
【００５９】また、請求項３に係る半導体装置の製造方
法によれば、上記請求項１又は２に係る半導体装置の製
造方法において、ゲート電極及びサイドウォール・スペ
ーサをマスクとして半導体基板に第２の不純物イオンを
注入した後、サイドウォール・スペーサをエッチング除
去する前に、アニール処理を行う工程を有することによ
り、第２の不純物イオンの注入によってサイドウォール
・スペーサの下地をなす第２の絶縁膜に発生した欠陥が
回復して、第２の絶縁膜のエッチング速度がより小さく
なるため、サイドウォール・スペーサと下地の第２の絶
縁膜とのエッチング選択比が全体として更に大きくなる
ことから、サイドウォール・スペーサをエッチング除去
する際に、下地の第２の絶縁膜が必要以上に削られるこ
とをより効果的に抑制して、第２の絶縁膜が局所的にな
くなりソース／ドレイン領域が露出することに対するマ
ージンを更に大きくし、その露出した部分がサイドウォ
ール・スペーサに対する等方性エッチングによりエッチ
ングされて溝が掘られるといった事態の発生をより有効
に防止することができる。
法によれば、上記請求項１又は２に係る半導体装置の製
造方法において、ゲート電極及びサイドウォール・スペ
ーサをマスクとして半導体基板に第２の不純物イオンを
注入した後、サイドウォール・スペーサをエッチング除
去する前に、アニール処理を行う工程を有することによ
り、第２の不純物イオンの注入によってサイドウォール
・スペーサの下地をなす第２の絶縁膜に発生した欠陥が
回復して、第２の絶縁膜のエッチング速度がより小さく
なるため、サイドウォール・スペーサと下地の第２の絶
縁膜とのエッチング選択比が全体として更に大きくなる
ことから、サイドウォール・スペーサをエッチング除去
する際に、下地の第２の絶縁膜が必要以上に削られるこ
とをより効果的に抑制して、第２の絶縁膜が局所的にな
くなりソース／ドレイン領域が露出することに対するマ
ージンを更に大きくし、その露出した部分がサイドウォ
ール・スペーサに対する等方性エッチングによりエッチ
ングされて溝が掘られるといった事態の発生をより有効
に防止することができる。
【００６０】このようにして、本発明に係る半導体装置
の製造方法により、良好なトランジスタ特性や素子分離
特性を有する電界効果トランジスタを容易に作製するこ
とが可能になる。
の製造方法により、良好なトランジスタ特性や素子分離
特性を有する電界効果トランジスタを容易に作製するこ
とが可能になる。
【図１】本発明の第１の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その１）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その１）である。
【図２】本発明の第１の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その２）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その２）である。
【図３】本発明の第１の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その３）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その３）である。
【図４】本発明の第１の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その４）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その４）である。
【図５】本発明の第１の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その５）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その５）である。
【図６】本発明の第２の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その１）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その１）である。
【図７】本発明の第２の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その２）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その２）である。
【図８】本発明の第２の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その３）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その３）である。
【図９】本発明の第２の実施形態に係るＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明するための工程断面
図（その４）である。
ＯＳトランジスタの製造方法を説明するための工程断面
図（その４）である。
【図１０】従来のＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図（その１）である。
造方法を説明するための工程断面図（その１）である。
【図１１】従来のＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図（その２）である。
造方法を説明するための工程断面図（その２）である。
【図１２】従来のＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図（その３）である。
造方法を説明するための工程断面図（その３）である。
【図１３】従来のＬＤＤ構造のＭＯＳトランジスタの製
造方法を説明するための工程断面図（その４）である。
造方法を説明するための工程断面図（その４）である。
【図１４】従来のＬＤＤ構造のＭＯＳトランジスタの別
の製造方法を説明するための工程断面図（その１）であ
る。
の製造方法を説明するための工程断面図（その１）であ
る。
【図１５】従来のＬＤＤ構造のＭＯＳトランジスタの別
の製造方法を説明するための工程断面図（その２）であ
る。
の製造方法を説明するための工程断面図（その２）であ
る。
【図１６】従来のＬＤＤ構造のＭＯＳトランジスタの別
の製造方法を説明するための工程断面図（その３）であ
る。
の製造方法を説明するための工程断面図（その３）であ
る。
【図１７】従来のＬＤＤ構造のＭＯＳトランジスタの別
の製造方法を説明するための工程断面図（その４）であ
る。
の製造方法を説明するための工程断面図（その４）であ
る。
【図１８】従来のＬＤＤ構造のＭＯＳトランジスタの別
の製造方法を説明するための工程断面図（その５）であ
る。
の製造方法を説明するための工程断面図（その５）であ
る。
【図１９】ポリシリコン膜及びＳｉＯ2 膜に注入された
不純物イオンのドーズ量に対するポリシリコン膜及びＳ
ｉＯ2 膜のエッチング速度の関係並びにポリシリコン膜
とＳｉＯ2 膜とのエッチング選択比の関係を示すグラフ
である。
不純物イオンのドーズ量に対するポリシリコン膜及びＳ
ｉＯ2 膜のエッチング速度の関係並びにポリシリコン膜
とＳｉＯ2 膜とのエッチング選択比の関係を示すグラフ
である。
【図２０】ポリシリコン膜及びＳｉＯ2 膜に不純物イオ
ンを注入する際のエネルギーに対するポリシリコン膜及
びＳｉＯ2 膜のエッチング速度の関係並びにポリシリコ
ン膜とＳｉＯ2 膜とのエッチング選択比の関係を示すグ
ラフである。
ンを注入する際のエネルギーに対するポリシリコン膜及
びＳｉＯ2 膜のエッチング速度の関係並びにポリシリコ
ン膜とＳｉＯ2 膜とのエッチング選択比の関係を示すグ
ラフである。
【図２１】（ａ）は不純物イオンが注入されていないサ
イドウォール・スペーサのエッチングの様子を示す工程
断面図、（ｂ）はｎ型不純物イオンが高濃度に注入され
ているサイドウォール・スペーサのエッチングの様子を
示す工程断面図、（ｃ）はｐ型不純物イオンが高濃度に
注入されているサイドウォール・スペーサのエッチング
の様子を示す工程断面図である。
イドウォール・スペーサのエッチングの様子を示す工程
断面図、（ｂ）はｎ型不純物イオンが高濃度に注入され
ているサイドウォール・スペーサのエッチングの様子を
示す工程断面図、（ｃ）はｐ型不純物イオンが高濃度に
注入されているサイドウォール・スペーサのエッチング
の様子を示す工程断面図である。
１０……Ｓｉ基板、１２……フィールド酸化膜、１４…
…ゲート酸化膜、１６……ポリシリコン層、１８……シ
リサイド層、２０……ゲート電極、２２……低濃度不純
物領域、２４……ＳｉＯ2 膜、２６……Ｐ−ＤＰＳ膜、
２６ａ……サイドウォール・スペーサ、２８……高濃度
不純物領域、３０……ソース／ドレイン領域、３２……
ＳｉＮ、３４……層間絶縁膜、３６……コンタクト窓。
…ゲート酸化膜、１６……ポリシリコン層、１８……シ
リサイド層、２０……ゲート電極、２２……低濃度不純
物領域、２４……ＳｉＯ2 膜、２６……Ｐ−ＤＰＳ膜、
２６ａ……サイドウォール・スペーサ、２８……高濃度
不純物領域、３０……ソース／ドレイン領域、３２……
ＳｉＮ、３４……層間絶縁膜、３６……コンタクト窓。
Claims (3)
- 【請求項１】 半導体基板上に第１の絶縁膜を介して形
成したゲート電極をマスクとして、前記半導体基板に第
１の不純物イオンを注入する第１の工程と、 基体全面に第２の絶縁膜を堆積する第２の工程と、 前記第２の絶縁膜上に所定の不純物がドーピングされた
ポリシリコン膜を堆積した後、前記ポリシリコン層をエ
ッチバックして、前記ゲート電極側壁に前記第２の絶縁
膜を介して前記ポリシリコン膜からなるサイドウォール
・スペーサを形成する第３の工程と、 前記ゲート電極及び前記サイドウォール・スペーサをマ
スクとして、前記半導体基板に第２の不純物イオンを注
入する第４の工程と、 前記第２の絶縁膜をエッチングストッパ層として、前記
サイドウォール・スペーサを選択的にエッチング除去す
る第５の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の絶縁膜を介して形
成したゲート電極をマスクとして、前記半導体基板に第
１の不純物イオンを注入する第１の工程と、 基体全面に第２の絶縁膜を堆積する第２の工程と、 前記第２の絶縁膜上に所定の不純物がドーピングされた
アモルファスシリコン膜を堆積した後、前記アモルファ
スシリコン膜をエッチバックして、前記ゲート電極側壁
に前記第２の絶縁膜を介して前記アモルファスシリコン
膜からなるサイドウォール・スペーサを形成する第３の
工程と、 前記ゲート電極及び前記サイドウォール・スペーサをマ
スクとして、前記半導体基板に第２の不純物イオンを注
入する第４の工程と、 前記第２の絶縁膜をエッチングストッパ層として、前記
サイドウォール・スペーサを選択的にエッチング除去す
る第５の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体装置の製
造方法において、 前記第４の工程の後、前記第５の工程の前に、アニール
処理を行う工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000926A JP2000200903A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000926A JP2000200903A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200903A true JP2000200903A (ja) | 2000-07-18 |
Family
ID=11487308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000926A Pending JP2000200903A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000200903A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365472B1 (en) * | 1996-12-17 | 2002-04-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
| JP2004241780A (ja) * | 2003-02-06 | 2004-08-26 | Samsung Electronics Co Ltd | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 |
| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1999
- 1999-01-06 JP JP11000926A patent/JP2000200903A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365472B1 (en) * | 1996-12-17 | 2002-04-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
| JP2004241780A (ja) * | 2003-02-06 | 2004-08-26 | Samsung Electronics Co Ltd | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 |
| US8222684B2 (en) | 2003-02-06 | 2012-07-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7098514B2 (en) | Highly integrated semiconductor device with silicide layer that secures contact margin and method of manufacturing the same | |
| US5953605A (en) | Fabrication process of semiconductor device | |
| US7737512B2 (en) | Integrated circuit devices having uniform silicide junctions | |
| US6190977B1 (en) | Method for forming MOSFET with an elevated source/drain | |
| US6608354B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7265011B2 (en) | Method of manufacturing a transistor | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| KR100568077B1 (ko) | 반도체장치의 제조방법 | |
| US6245622B1 (en) | Method for fabricating semiconductor integrated circuit device including step of forming self-aligned metal silicide film | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP2000200903A (ja) | 半導体装置の製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JP3110054B2 (ja) | 半導体装置及びその製造方法 | |
| US20250015161A1 (en) | Semiconductor device and fabrication method thereof | |
| JP2000188378A (ja) | 半導体装置及びその製造方法 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| US6197672B1 (en) | Method for forming polycide dual gate | |
| US7332420B2 (en) | Method for manufacturing semiconductor device | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000294773A (ja) | 半導体装置及びその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| KR960003863B1 (ko) | 불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 |