JP2000200904A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- JP2000200904A JP2000200904A JP11001237A JP123799A JP2000200904A JP 2000200904 A JP2000200904 A JP 2000200904A JP 11001237 A JP11001237 A JP 11001237A JP 123799 A JP123799 A JP 123799A JP 2000200904 A JP2000200904 A JP 2000200904A
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Abstract
(57)【要約】
【課題】 寄生トランジスタのトリガを十分に抑制しつ
つ、チャネル領域の不純物濃度を小さくすることができ
るＭＯＳ ＦＥＴの提供。 【解決手段】 高濃度ｐ型領域１５内の表面の一部分に
ｎ型の不純物を注入することによって当該部分に低濃度
ｐ型領域１９を形成し、低濃度ｐ型領域１９に隣接する
ように、高濃度ｐ型領域１５内にｎ型ソース領域を形成
している。これにより、チャネルとなる低濃度ｐ型領域
の不純物濃度を低くすることができるとともに、エピタ
キシャル層１３、高濃度ｐ型領域１５およびｎ型ソース
領域１９で形成される寄生トランジスタのブレークダウ
ン電圧を高くすることができる。つまり、ＭＯＳ ＦＥ
Ｔ１のしきい値電圧を低くすることができるとともに、
Ｌ負荷耐量、破壊耐圧等を向上させることができる。
つ、チャネル領域の不純物濃度を小さくすることができ
るＭＯＳ ＦＥＴの提供。 【解決手段】 高濃度ｐ型領域１５内の表面の一部分に
ｎ型の不純物を注入することによって当該部分に低濃度
ｐ型領域１９を形成し、低濃度ｐ型領域１９に隣接する
ように、高濃度ｐ型領域１５内にｎ型ソース領域を形成
している。これにより、チャネルとなる低濃度ｐ型領域
の不純物濃度を低くすることができるとともに、エピタ
キシャル層１３、高濃度ｐ型領域１５およびｎ型ソース
領域１９で形成される寄生トランジスタのブレークダウ
ン電圧を高くすることができる。つまり、ＭＯＳ ＦＥ
Ｔ１のしきい値電圧を低くすることができるとともに、
Ｌ負荷耐量、破壊耐圧等を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、特にチャネル領域のみの不純物濃度を下げ
ることによって、Ｌ負荷耐量および破壊耐圧を向上する
半導体装置に関する。
ものであり、特にチャネル領域のみの不純物濃度を下げ
ることによって、Ｌ負荷耐量および破壊耐圧を向上する
半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置であるＭＯＳ ＦＥＴ
の要部断面図を図６に示す。ＭＯＳＦＥＴ１００は、基
板１０１、エピタキシャル層１０３、ｐ型領域１０５、
ｎ型領域１０７、酸化膜１０９、ゲート電極１１１、保
護膜１１３、アルミ電極層１１５を有している。なお、
ＭＯＳ ＦＥＴ１００はｎ型である。
の要部断面図を図６に示す。ＭＯＳＦＥＴ１００は、基
板１０１、エピタキシャル層１０３、ｐ型領域１０５、
ｎ型領域１０７、酸化膜１０９、ゲート電極１１１、保
護膜１１３、アルミ電極層１１５を有している。なお、
ＭＯＳ ＦＥＴ１００はｎ型である。
【０００３】ＭＯＳ ＦＥＴ１００には、ｎ型領域１０
７、ｐ型領域１０５Ｂ、エピタキシャル層１０３によっ
てｎｐｎ型の寄生トランジスタが形成される。ｎ型領域
１０７はエミッタに、ｐ型領域１０５Ｂはベースに、エ
ピタキシャル層１０３はコレクタにそれぞれ相当する。
７、ｐ型領域１０５Ｂ、エピタキシャル層１０３によっ
てｎｐｎ型の寄生トランジスタが形成される。ｎ型領域
１０７はエミッタに、ｐ型領域１０５Ｂはベースに、エ
ピタキシャル層１０３はコレクタにそれぞれ相当する。
【０００４】この寄生トランジスタは、ＭＯＳ ＦＥＴ
１のＬ負荷耐量および破壊電圧を低下させる。したがっ
て、ＭＯＳ ＦＥＴ１を正しく動作させるためには、寄
生トランジスタをトリガさせないようにする必要があ
る。
１のＬ負荷耐量および破壊電圧を低下させる。したがっ
て、ＭＯＳ ＦＥＴ１を正しく動作させるためには、寄
生トランジスタをトリガさせないようにする必要があ
る。
【０００５】寄生トランジスタをトリガさせないための
一般的な方法は、寄生トランジスタのエミッタとベース
とを短絡することである。このようにエミッタとベース
とを短絡することによって、エミッタ−コレクタ間のブ
レークダウン電圧が寄生トランジスタのブレークダウン
電圧となる。
一般的な方法は、寄生トランジスタのエミッタとベース
とを短絡することである。このようにエミッタとベース
とを短絡することによって、エミッタ−コレクタ間のブ
レークダウン電圧が寄生トランジスタのブレークダウン
電圧となる。
【０００６】しかし、エミッタの濃度とベースの濃度と
に差が大きな差がある場合、つまりｎ型領域１０７の濃
度とｐ型領域１０５Ｂの濃度とに大きな差がある場合、
前述のようなエミッタ−ベース間の短絡では、寄生トラ
ンジスタのトリガを抑制できなくなる。したがって、ｐ
型領域１０５Ｂの濃度が大きくなるように、ＭＯＳＦＥ
Ｔ１００を形成する必要がある。
に差が大きな差がある場合、つまりｎ型領域１０７の濃
度とｐ型領域１０５Ｂの濃度とに大きな差がある場合、
前述のようなエミッタ−ベース間の短絡では、寄生トラ
ンジスタのトリガを抑制できなくなる。したがって、ｐ
型領域１０５Ｂの濃度が大きくなるように、ＭＯＳＦＥ
Ｔ１００を形成する必要がある。
【０００７】一方、チャネル領域の濃度が大きくなる
と、しきい値電圧の値が大きくなってしまう。したがっ
て、チャネル領域の濃度が大きくならないようにしなけ
ればならない。
と、しきい値電圧の値が大きくなってしまう。したがっ
て、チャネル領域の濃度が大きくならないようにしなけ
ればならない。
【０００８】ｐ型領域１０５Ｂの濃度は大きく、かつチ
ャネル領域の濃度は小さくという条件を満足させるため
に、次の示すような方法でＭＯＳ ＦＥＴ１００を形成
している。
ャネル領域の濃度は小さくという条件を満足させるため
に、次の示すような方法でＭＯＳ ＦＥＴ１００を形成
している。
【０００９】ＭＯＳ ＦＥＴの製造方法を図７、図８を
用いて説明する。基板１０１上に、エピタキシャル層１
０３を成長させる。このエピタキシャル層１０３上に数
千オングストロームの酸化層１６１を形成する。その
後、酸化層１６１をパターニングした後、エッチングを
施し、所定の部分に開口部を設ける。
用いて説明する。基板１０１上に、エピタキシャル層１
０３を成長させる。このエピタキシャル層１０３上に数
千オングストロームの酸化層１６１を形成する。その
後、酸化層１６１をパターニングした後、エッチングを
施し、所定の部分に開口部を設ける。
【００１０】高濃度のｐ型不純物（アクセプタ）をイオ
ン注入し、熱拡散を行なう。これにより高濃度ｐ型領域
１２５を形成する（図７Α参照）。そして、残存する酸
化膜１６１を除去する。
ン注入し、熱拡散を行なう。これにより高濃度ｐ型領域
１２５を形成する（図７Α参照）。そして、残存する酸
化膜１６１を除去する。
【００１１】次に、数百〜数千オングストロームの酸化
膜１０９を新たに形成する。酸化層１０９の上に、さら
にポリシコン層を形成する。このポリシリコンをパター
ニングした後、エッチングを行なう。これにより、ゲー
ト電極１１１を形成する（図７Ｂ参照）。
膜１０９を新たに形成する。酸化層１０９の上に、さら
にポリシコン層を形成する。このポリシリコンをパター
ニングした後、エッチングを行なう。これにより、ゲー
ト電極１１１を形成する（図７Ｂ参照）。
【００１２】そして、形成したゲート電極１１１をマス
クとして低濃度のｐ型不純物（アクセプタ）をイオン注
入し、熱拡散する。これにより低濃度ｐ型領域１３５を
形成する（図７Ｂ参照）。先に形成した高濃度ｐ型領域
１２５と今回形成した低濃度ｐ型領域１３５とが一体と
なって、ｐ型領域１０５が形成される。
クとして低濃度のｐ型不純物（アクセプタ）をイオン注
入し、熱拡散する。これにより低濃度ｐ型領域１３５を
形成する（図７Ｂ参照）。先に形成した高濃度ｐ型領域
１２５と今回形成した低濃度ｐ型領域１３５とが一体と
なって、ｐ型領域１０５が形成される。
【００１３】次に、レジスト１５３を塗布した後、フォ
トリソグラフィ等によりパターニングし、ｎ型領域１０
７を形成するための開口部を形成する（図７Ｃ参照）。
そして、高濃度のｎ型不純物（ドナー）をイオン注入
し、その後熱拡散して、所定の場所にｎ型領域１０７を
形成する。そして、レジスト１５３を剥離する（図８Α
参照）。
トリソグラフィ等によりパターニングし、ｎ型領域１０
７を形成するための開口部を形成する（図７Ｃ参照）。
そして、高濃度のｎ型不純物（ドナー）をイオン注入
し、その後熱拡散して、所定の場所にｎ型領域１０７を
形成する。そして、レジスト１５３を剥離する（図８Α
参照）。
【００１４】次に、保護層１１３を形成する。最後に、
アルミニウムを堆積させ、アルミ電極層１１５を形成す
る（図８Ｂ参照）。
アルミニウムを堆積させ、アルミ電極層１１５を形成す
る（図８Ｂ参照）。
【００１５】
【発明が解決しようとする課題】従来のＭＯＳ ＦＥＴ
１００には次のような問題点がある。ｐ型領域１０５Ｂ
の濃度は大きく、かつチャネル領域の濃度は小さくとい
う条件を満足させるために、まず不純物濃度の大きい高
濃度ｐ型領域１２５を形成し（図７Α参照）、その後不
純物濃度の小さい低濃度ｐ型領域１３５を形成している
（図７Ｂ参照）。
１００には次のような問題点がある。ｐ型領域１０５Ｂ
の濃度は大きく、かつチャネル領域の濃度は小さくとい
う条件を満足させるために、まず不純物濃度の大きい高
濃度ｐ型領域１２５を形成し（図７Α参照）、その後不
純物濃度の小さい低濃度ｐ型領域１３５を形成している
（図７Ｂ参照）。
【００１６】低濃度ｐ型領域を形成する際には、ｐ型不
純物（アクセプタ）のイオン注入の後、熱拡散工程が行
なわれる。この際、先に形成していた高濃度ｐ型領域１
２５が熱拡散の影響を受けてしまい、高濃度ｐ型領域１
２５がさらに拡散する。拡散の結果、高濃度ｐ型領域１
２５がチャネル領域まで達してしまうと、チャネル領域
の不純物濃度が大きくなってしまう。
純物（アクセプタ）のイオン注入の後、熱拡散工程が行
なわれる。この際、先に形成していた高濃度ｐ型領域１
２５が熱拡散の影響を受けてしまい、高濃度ｐ型領域１
２５がさらに拡散する。拡散の結果、高濃度ｐ型領域１
２５がチャネル領域まで達してしまうと、チャネル領域
の不純物濃度が大きくなってしまう。
【００１７】つまり、高濃度ｐ型領域の拡散がｎ型領域
１０７の真下までとなるように、各領域の不純物濃度や
拡散時間等の条件を制御する必要がある。しかし、この
制御を行なうことは非常に難しい。
１０７の真下までとなるように、各領域の不純物濃度や
拡散時間等の条件を制御する必要がある。しかし、この
制御を行なうことは非常に難しい。
【００１８】そこで、本発明は、寄生トランジスタのト
リガを十分に抑制しつつ、チャネル領域の不純物濃度を
小さくすることができるＭＯＳ ＦＥＴの提供を目的と
する。
リガを十分に抑制しつつ、チャネル領域の不純物濃度を
小さくすることができるＭＯＳ ＦＥＴの提供を目的と
する。
【００１９】
【課題を解決するための手段および発明の効果】請求項
１にかかる半導体装置の製造方法は、第１導電型の不純
物含有層に第２導電型の高濃度不純物含有領域を形成
し、第２導電型の高濃度不純物含有領域内の表面の一部
分に第１導電型の不純物を注入することによって当該部
分に第２導電型の低濃度不純物含有領域を形成し、第２
導電型の低濃度不純物含有領域に隣接するように、前記
第２導電型の高濃度不純物含有領域内に第１導電型の不
純物含有領域を形成する。これにより、第２導電型の高
濃度不純物含有領域内に、第１導電型の不純物含有領域
に隣接して存在する第２導電型の低濃度不純物含有領域
を形成することができる。
１にかかる半導体装置の製造方法は、第１導電型の不純
物含有層に第２導電型の高濃度不純物含有領域を形成
し、第２導電型の高濃度不純物含有領域内の表面の一部
分に第１導電型の不純物を注入することによって当該部
分に第２導電型の低濃度不純物含有領域を形成し、第２
導電型の低濃度不純物含有領域に隣接するように、前記
第２導電型の高濃度不純物含有領域内に第１導電型の不
純物含有領域を形成する。これにより、第２導電型の高
濃度不純物含有領域内に、第１導電型の不純物含有領域
に隣接して存在する第２導電型の低濃度不純物含有領域
を形成することができる。
【００２０】したがって、第２導電型の低濃度不純物含
有領域の不純物濃度を低くすることができるとともに、
第１導電型の不純物含有層、第２導電型の高濃度不純物
含有領域および第１導電型の不純物含有領域で形成され
る寄生トランジスタのブレークダウン電圧を高くするこ
とができる。つまり、本請求項にかかる半導体装置のし
きい値電圧を低くすることができるとともに、Ｌ負荷耐
量、破壊耐圧等を向上させることができる。
有領域の不純物濃度を低くすることができるとともに、
第１導電型の不純物含有層、第２導電型の高濃度不純物
含有領域および第１導電型の不純物含有領域で形成され
る寄生トランジスタのブレークダウン電圧を高くするこ
とができる。つまり、本請求項にかかる半導体装置のし
きい値電圧を低くすることができるとともに、Ｌ負荷耐
量、破壊耐圧等を向上させることができる。
【００２１】ここで、請求項１にかかる各構成要素と本
実施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応
関係を示す。第１導電型の不純物含有層はエピタキシャ
ル層１３に、第２導電型の高濃度不純物含有領域は高濃
度ｐ型領域に、第２導電型の低濃度不純物含有領域は低
濃度ｐ型領域１９に、第１導電型の不純物含有領域はｎ
型ソース領域１７に、それぞれ相当する。なお、本実施
例にかかるＭＯＳ ＦＥＴ１としてｎ型を示したが、ｐ
型であってもよい。
実施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応
関係を示す。第１導電型の不純物含有層はエピタキシャ
ル層１３に、第２導電型の高濃度不純物含有領域は高濃
度ｐ型領域に、第２導電型の低濃度不純物含有領域は低
濃度ｐ型領域１９に、第１導電型の不純物含有領域はｎ
型ソース領域１７に、それぞれ相当する。なお、本実施
例にかかるＭＯＳ ＦＥＴ１としてｎ型を示したが、ｐ
型であってもよい。
【００２２】請求項２にかかる半導体装置の製造方法
は、第１導電型の不純物含有層に第２導電型の高濃度不
純物含有領域を形成し、第２導電型の高濃度不純物含有
領域内に第１導電型の不純物含有領域を形成し、第１導
電型の不純物含有領域に隣接するように、前記第２導電
型の高濃度不純物含有領域内に第１導電型の不純物を注
入することによって第２導電型の低濃度不純物含有領域
を形成する。これにより、第２導電型の高濃度不純物含
有領域内に、第１導電型の不純物含有領域に隣接して存
在する第２導電型の低濃度不純物含有領域を形成するこ
とができる。
は、第１導電型の不純物含有層に第２導電型の高濃度不
純物含有領域を形成し、第２導電型の高濃度不純物含有
領域内に第１導電型の不純物含有領域を形成し、第１導
電型の不純物含有領域に隣接するように、前記第２導電
型の高濃度不純物含有領域内に第１導電型の不純物を注
入することによって第２導電型の低濃度不純物含有領域
を形成する。これにより、第２導電型の高濃度不純物含
有領域内に、第１導電型の不純物含有領域に隣接して存
在する第２導電型の低濃度不純物含有領域を形成するこ
とができる。
【００２３】したがって、第２導電型の低濃度不純物含
有領域の不純物濃度を低くすることができるとともに、
第１導電型の不純物含有層、第２導電型の高濃度不純物
含有領域および第１導電型の不純物含有領域で形成され
る寄生トランジスタのブレークダウン電圧を高くするこ
とができる。つまり、本請求項にかかる半導体装置のし
きい値電圧を低くすることができるとともに、Ｌ負荷耐
量、破壊耐圧等を向上させることができる。
有領域の不純物濃度を低くすることができるとともに、
第１導電型の不純物含有層、第２導電型の高濃度不純物
含有領域および第１導電型の不純物含有領域で形成され
る寄生トランジスタのブレークダウン電圧を高くするこ
とができる。つまり、本請求項にかかる半導体装置のし
きい値電圧を低くすることができるとともに、Ｌ負荷耐
量、破壊耐圧等を向上させることができる。
【００２４】入することによって第２導電型の低濃度不
純物含有領域を形成する。
純物含有領域を形成する。
【００２５】ここで、請求項２にかかる各構成要素と本
実施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応
関係を示す。第１導電型の不純物含有層はエピタキシャ
ル層１３に、第２導電型の高濃度不純物含有領域は高濃
度ｐ型領域に、第２導電型の低濃度不純物含有領域は低
濃度ｐ型領域１９に、第１導電型の不純物含有領域はｎ
型ソース領域１７に、それぞれ相当する。なお、本実施
例にかかるＭＯＳ ＦＥＴ１としてｎ型を示したが、ｐ
型であってもよい。
実施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応
関係を示す。第１導電型の不純物含有層はエピタキシャ
ル層１３に、第２導電型の高濃度不純物含有領域は高濃
度ｐ型領域に、第２導電型の低濃度不純物含有領域は低
濃度ｐ型領域１９に、第１導電型の不純物含有領域はｎ
型ソース領域１７に、それぞれ相当する。なお、本実施
例にかかるＭＯＳ ＦＥＴ１としてｎ型を示したが、ｐ
型であってもよい。
【００２６】請求項３にかかる半導体装置および請求項
４にかかるＭＯＳ ＦＥＴでは、チャネル領域およびチ
ャネル領域の近傍の不純物濃度が、当該チャネル領域お
よびチャネル領域の近傍以外の第２導電型の不純物含有
領域の不純物濃度よりも低い。これにより、チャネル領
域およびその近傍のみの不純物濃度を、第２導電型の不
純物含有領域の不純物濃度より低くすることができる。
４にかかるＭＯＳ ＦＥＴでは、チャネル領域およびチ
ャネル領域の近傍の不純物濃度が、当該チャネル領域お
よびチャネル領域の近傍以外の第２導電型の不純物含有
領域の不純物濃度よりも低い。これにより、チャネル領
域およびその近傍のみの不純物濃度を、第２導電型の不
純物含有領域の不純物濃度より低くすることができる。
【００２７】したがって、チャネル領域の不純物濃度を
低くすることができるとともに、第１導電型の不純物含
有層、第２導電型の不純物含有領域および第１導電型の
不純物含有領域で形成される寄生トランジスタのブレー
クダウン電圧を高くすることができる。つまり、請求項
１にかかる半導体装置および請求項２にかかるＭＯＳＦ
ＥＴのしきい値電圧を低くすることができるとともに、
Ｌ負荷耐量、破壊耐圧等を向上させることができる。
低くすることができるとともに、第１導電型の不純物含
有層、第２導電型の不純物含有領域および第１導電型の
不純物含有領域で形成される寄生トランジスタのブレー
クダウン電圧を高くすることができる。つまり、請求項
１にかかる半導体装置および請求項２にかかるＭＯＳＦ
ＥＴのしきい値電圧を低くすることができるとともに、
Ｌ負荷耐量、破壊耐圧等を向上させることができる。
【００２８】ここで、請求項３にかかる構成要素と本実
施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応関
係を示す。第１導電型の不純物含有層はエピタキシャル
層１３に、第２導電型の不純物含有領域は高濃度ｐ型領
域１５に、第１導電型の不純物含有領域はｎ型ソース領
域１７に、チャネル領域は低濃度ｐ型領域１９に、それ
ぞれ相当する。なお、本実施例にかかるＭＯＳ ＦＥＴ
１としてｎ型を示したが、ｐ型であってもよい。
施例にかかるＭＯＳ ＦＥＴ１の各構成要素との対応関
係を示す。第１導電型の不純物含有層はエピタキシャル
層１３に、第２導電型の不純物含有領域は高濃度ｐ型領
域１５に、第１導電型の不純物含有領域はｎ型ソース領
域１７に、チャネル領域は低濃度ｐ型領域１９に、それ
ぞれ相当する。なお、本実施例にかかるＭＯＳ ＦＥＴ
１としてｎ型を示したが、ｐ型であってもよい。
【００２９】
【発明の実施の形態】本発明にかかる半導体装置をｎ型
ＭＯＳ ＦＥＴを例に以下において説明する。図１はｎ
型ＭＯＳ ＦＥＴ１の要部断面図である。ｎ型ＭＯＳ
ＦＥＴ１は、基板１１、エピタキシャル層１３、高濃度
ｐ型領域１５、ｎ型ソース領域１７、低濃度ｐ型領域１
９、高濃度ｎ型領域２１、ゲート酸化膜２３、ゲート電
極２５、保護膜２７、ソース電極２９を有している。
ＭＯＳ ＦＥＴを例に以下において説明する。図１はｎ
型ＭＯＳ ＦＥＴ１の要部断面図である。ｎ型ＭＯＳ
ＦＥＴ１は、基板１１、エピタキシャル層１３、高濃度
ｐ型領域１５、ｎ型ソース領域１７、低濃度ｐ型領域１
９、高濃度ｎ型領域２１、ゲート酸化膜２３、ゲート電
極２５、保護膜２７、ソース電極２９を有している。
【００３０】ＭＯＳ ＦＥＴ１では、高濃度ｐ型領域１
５は、エピタキシャル層１３に形成されている。ｎ型ソ
ース領域１７は、高濃度ｐ型領域１５に形成されてい
る。
５は、エピタキシャル層１３に形成されている。ｎ型ソ
ース領域１７は、高濃度ｐ型領域１５に形成されてい
る。
【００３１】低濃度ｐ型領域１９は、高濃度ｐ型領域内
に形成され、かつ、ゲート電極２５に電圧を与えるか否
かによって、エピタキシャル層１３とｎ型ソース領域１
７との間に流れる電流が通過する領域に形成されてい
る。低濃度ｐ型領域１９および低濃度ｐ型領域１９の近
傍の不純物濃度が、当該低濃度ｐ型領域１９および低濃
度ｐ型領域１９の近傍以外の高濃度ｐ型領域１５の不純
物濃度よりも低い。
に形成され、かつ、ゲート電極２５に電圧を与えるか否
かによって、エピタキシャル層１３とｎ型ソース領域１
７との間に流れる電流が通過する領域に形成されてい
る。低濃度ｐ型領域１９および低濃度ｐ型領域１９の近
傍の不純物濃度が、当該低濃度ｐ型領域１９および低濃
度ｐ型領域１９の近傍以外の高濃度ｐ型領域１５の不純
物濃度よりも低い。
【００３２】これにより、ＭＯＳ ＦＥＴ１は、低濃度
ｐ型領域１９の不純物濃度を低くすることができるとと
もに、エピタキシャル槽１３、高濃度ｐ型領域１５およ
びｎ型ソース領域１７で形成される寄生トランジスタの
ブレークダウン電圧を高くすることができる。つまり、
ＭＯＳ ＦＥＴ１のしきい値電圧を低くすることができ
るとともに、Ｌ負荷耐量、破壊耐圧等を向上させること
ができる。
ｐ型領域１９の不純物濃度を低くすることができるとと
もに、エピタキシャル槽１３、高濃度ｐ型領域１５およ
びｎ型ソース領域１７で形成される寄生トランジスタの
ブレークダウン電圧を高くすることができる。つまり、
ＭＯＳ ＦＥＴ１のしきい値電圧を低くすることができ
るとともに、Ｌ負荷耐量、破壊耐圧等を向上させること
ができる。
【００３３】次に、ＭＯＳ ＦＥＴ１の製造方法を図２
〜図５を用いて説明する。まず、基板１１上にエピタキ
シャル層１３を形成する。エピタキシャル層１３上に酸
化膜５１を形成した後、酸化膜５１をパターニングす
る。そして、ｐ型不純物をイオン注入する。酸化膜５１
を除去した後、拡散を行なう。これにより、中央部ｐ型
領域１５１を形成する（図２Α参照）。
〜図５を用いて説明する。まず、基板１１上にエピタキ
シャル層１３を形成する。エピタキシャル層１３上に酸
化膜５１を形成した後、酸化膜５１をパターニングす
る。そして、ｐ型不純物をイオン注入する。酸化膜５１
を除去した後、拡散を行なう。これにより、中央部ｐ型
領域１５１を形成する（図２Α参照）。
【００３４】新たにレジスト膜５３を形成し、所定のパ
ターニングを施す。レジスト膜５５をマスクとして、ｐ
型不純物のイオン注入を行なう。レジスト膜５３を剥離
した後、拡散を行なう。これにより、チャネル領域を含
むチャネルｐ型領域１５２を形成する。
ターニングを施す。レジスト膜５５をマスクとして、ｐ
型不純物のイオン注入を行なう。レジスト膜５３を剥離
した後、拡散を行なう。これにより、チャネル領域を含
むチャネルｐ型領域１５２を形成する。
【００３５】この時に、チャネルｐ型領域１５２の不純
物濃度を、従来のＭＯＳ ＦＥＴで用いられてきた濃度
よりも大きくしておく。なお、中央部ｐ型領域１５１お
よびチャネルｐ型領域１５２によって、高濃度ｐ型領域
１５が形成される。
物濃度を、従来のＭＯＳ ＦＥＴで用いられてきた濃度
よりも大きくしておく。なお、中央部ｐ型領域１５１お
よびチャネルｐ型領域１５２によって、高濃度ｐ型領域
１５が形成される。
【００３６】次に、高濃度ｐ型領域１５のチャネル領域
の不純物濃度を低下させるために、チャネル領域にのみ
イオン注入できるようなレジスト膜５５を形成する（図
３Α参照）。レジスト膜５５をマスクとして、ｎ型不純
物をイオン注入する。レジスト膜５５を剥離した後、拡
散を行なう。
の不純物濃度を低下させるために、チャネル領域にのみ
イオン注入できるようなレジスト膜５５を形成する（図
３Α参照）。レジスト膜５５をマスクとして、ｎ型不純
物をイオン注入する。レジスト膜５５を剥離した後、拡
散を行なう。
【００３７】これにより、高濃度ｐ型領域１５内に低濃
度ｐ型領域１９が形成される。また、エピタキシャル層
１３に高濃度ｎ型領域２１が形成される。このように、
ｐ型不純物領域を形成した後に、ｎ型不純物を注入する
ことによって、チャネル領域を所望の抵抗値となるよう
にする。
度ｐ型領域１９が形成される。また、エピタキシャル層
１３に高濃度ｎ型領域２１が形成される。このように、
ｐ型不純物領域を形成した後に、ｎ型不純物を注入する
ことによって、チャネル領域を所望の抵抗値となるよう
にする。
【００３８】次に、ｎ型ソース領域１７を形成するため
に、レジスト膜５７を形成する（図３Ｃ参照）。そし
て、ｎ型不純物をイオン注入し、アニール処理を施す。
これによって、ｎ型ソース領域１７を形成する（図４Α
参照）。
に、レジスト膜５７を形成する（図３Ｃ参照）。そし
て、ｎ型不純物をイオン注入し、アニール処理を施す。
これによって、ｎ型ソース領域１７を形成する（図４Α
参照）。
【００３９】酸化膜５９を形成した後、その上に多結晶
シリコン膜６１を形成する。さらに、多結晶シリコン膜
６１上にレジスト膜６３を形成する。レジスト膜６３を
フォトリソグラフィ等を用いて所定の形状にパターニン
グする（図４Ｂ参照）。
シリコン膜６１を形成する。さらに、多結晶シリコン膜
６１上にレジスト膜６３を形成する。レジスト膜６３を
フォトリソグラフィ等を用いて所定の形状にパターニン
グする（図４Ｂ参照）。
【００４０】パターニングしたレジスト膜６３マスクと
して、エッチングを施す。これにより、ゲート電極２５
を形成する。
して、エッチングを施す。これにより、ゲート電極２５
を形成する。
【００４１】この後、ＣＶＤ等によって、保護層６５を
形成する（図５Α参照）。そして、ｎ型ソース領域１７
に対するコンタクトをエッチング等によって形成する。
これにより、酸化膜５９がエッチングされ、ゲート酸化
膜２３および保護膜２７が形成される。最後に、アルミ
ニウムを堆積させ、ソース電極２９を形成する。
形成する（図５Α参照）。そして、ｎ型ソース領域１７
に対するコンタクトをエッチング等によって形成する。
これにより、酸化膜５９がエッチングされ、ゲート酸化
膜２３および保護膜２７が形成される。最後に、アルミ
ニウムを堆積させ、ソース電極２９を形成する。
【００４２】このように本実施形態においては、高濃度
ｐ型領域１５内の表面の一部分にｎ型の不純物を注入す
ることによって当該部分に低濃度ｐ型領域１９を形成
し、低濃度ｐ型領域１９に隣接するように、高濃度ｐ型
領域１５内にｎ型ソース領域を形成している。これによ
り、高濃度ｐ型領域１５内に、ｎ型ソース領域１９に隣
接して存在する低濃度ｐ型領域１７を形成することがで
きる。
ｐ型領域１５内の表面の一部分にｎ型の不純物を注入す
ることによって当該部分に低濃度ｐ型領域１９を形成
し、低濃度ｐ型領域１９に隣接するように、高濃度ｐ型
領域１５内にｎ型ソース領域を形成している。これによ
り、高濃度ｐ型領域１５内に、ｎ型ソース領域１９に隣
接して存在する低濃度ｐ型領域１７を形成することがで
きる。
【００４３】したがって、低濃度ｐ型領域の不純物濃度
を低くすることができるとともに、エピタキシャル層１
３、高濃度ｐ型領域１５およびｎ型ソース領域１９で形
成される寄生トランジスタのブレークダウン電圧を高く
することができる。つまり、ＭＯＳ ＦＥＴ１のしきい
値電圧を低くすることができるとともに、Ｌ負荷耐量、
破壊耐圧等を向上させることができる。
を低くすることができるとともに、エピタキシャル層１
３、高濃度ｐ型領域１５およびｎ型ソース領域１９で形
成される寄生トランジスタのブレークダウン電圧を高く
することができる。つまり、ＭＯＳ ＦＥＴ１のしきい
値電圧を低くすることができるとともに、Ｌ負荷耐量、
破壊耐圧等を向上させることができる。
【００４４】［その他の実施形態］前述の実施形態にお
ていは、第１導電型をｎ型、第２導電型をｐ型とした
が、第１導電型をｐ型、第２導電型をｎ型としてもよ
い。
ていは、第１導電型をｎ型、第２導電型をｐ型とした
が、第１導電型をｐ型、第２導電型をｎ型としてもよ
い。
【００４５】また、前述の実施形態において、中央部ｐ
型領域１５１を形成した後、チャネルｐ型領域１５２を
形成することによって、高濃度ｐ型領域１５を形成する
としたが、１回のイオン注入で高濃度ｐ型領域を形成す
るようにしてもよい。
型領域１５１を形成した後、チャネルｐ型領域１５２を
形成することによって、高濃度ｐ型領域１５を形成する
としたが、１回のイオン注入で高濃度ｐ型領域を形成す
るようにしてもよい。
【００４６】さらに、前述の実施形態において、アルミ
ニウムによってソース電極２９を形成するとしたが、電
極材料として使用できるものであればこれに限定されな
い。例えば、銅等であってもよい。
ニウムによってソース電極２９を形成するとしたが、電
極材料として使用できるものであればこれに限定されな
い。例えば、銅等であってもよい。
【００４７】さらに、前述の実施形態においては、ｎ型
不純物をイオン注入して高濃度ｐ型領域１５内に低濃度
ｐ型領域１９を形成した後に、ｎ型ソース領域１７を形
成している。しかし、まず、ｎ型不純物イオンを注入等
して所定の場所にｎ型ソース領域１７を形成した後に、
チャネルとなる部分にｎ型不純物を注入等することによ
って、低濃度ｐ型領域を形成するようにしてもよい。
不純物をイオン注入して高濃度ｐ型領域１５内に低濃度
ｐ型領域１９を形成した後に、ｎ型ソース領域１７を形
成している。しかし、まず、ｎ型不純物イオンを注入等
して所定の場所にｎ型ソース領域１７を形成した後に、
チャネルとなる部分にｎ型不純物を注入等することによ
って、低濃度ｐ型領域を形成するようにしてもよい。
【図１】本発明にかかる半導体装置の一実施例であるＭ
ＯＳ ＦＥＴ１の要部断面図である。
ＯＳ ＦＥＴ１の要部断面図である。
【図２】図１におけるＭＯＳ ＦＥＴ１の製造方法を説
明するための図である。
明するための図である。
【図３】図１におけるＭＯＳ ＦＥＴ１の製造方法を説
明するための図である。
明するための図である。
【図４】図１におけるＭＯＳ ＦＥＴ１の製造方法を説
明するための図である。
明するための図である。
【図５】図１におけるＭＯＳ ＦＥＴ１の製造方法を説
明するための図である。
明するための図である。
【図６】従来のＭＯＳ ＦＥＴ１００の要部断面図であ
る。
る。
【図７】図６におけるＭＯＳ ＦＥＴ１００の製造方法
を説明するための図である。
を説明するための図である。
【図８】図６におけるＭＯＳ ＦＥＴ１００の製造方法
を説明するための図である。
を説明するための図である。
１・・・・・ＭＯＳ ＦＥＴ １３・・・・・エピタキシャル層 １５・・・・・高濃度ｐ型領域 １７・・・・・ｎ型ソース領域 １９・・・・・低濃度ｐ型領域 ２５・・・・・ゲート電極
Claims (4)
- 【請求項１】第１導電型の不純物含有層に第２導電型の
高濃度不純物含有領域を形成し、 前記第２導電型の高濃度不純物含有領域内の表面の一部
分に第１導電型の不純物を注入することによって当該部
分に第２導電型の低濃度不純物含有領域を形成し、 前記第２導電型の低濃度不純物含有領域に隣接するよう
に、前記第２導電型の高濃度不純物含有領域内に第１導
電型の不純物含有領域を形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の不純物含有層に第２導電型の
高濃度不純物含有領域を形成し、 前記第２導電型の高濃度不純物含有領域内に第１導電型
の不純物含有領域を形成し、 前記第１導電型の不純物含有領域に隣接するように、前
記第２導電型の高濃度不純物含有領域内に第１導電型の
不純物を注入することによって第２導電型の低濃度不純
物含有領域を形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項３】第１導電型の不純物含有層、 前記第１導電型の不純物含有層に形成される第２導電型
の不純物含有領域、 前記第２導電型の不純物含有領域に形成される第１導電
型の不純物含有領域、 前記第２導電型の不純物含有領域上に形成されるゲート
電極、 前記第２導電型の不純物含有領域内に形成され、かつ、
前記ゲート電極に電圧を与えるか否かによって、前記第
１導電型の不純物含有領域と第１導電型の不純物含有層
との間に流れる電流が通過する領域に形成されるチャネ
ル領域、 を有する半導体装置において、 前記チャネル領域および前記チャネル領域の近傍の不純
物濃度が、当該チャネル領域およびチャネル領域の近傍
以外の前記第２導電型の不純物含有領域の不純物濃度よ
りも低い、 ことを特徴とする半導体装置。 - 【請求項４】請求項３にかかる半導体装置において、 前記半導体装置はＭＯＳ ＦＥＴである、 ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001237A JP2000200904A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001237A JP2000200904A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200904A true JP2000200904A (ja) | 2000-07-18 |
Family
ID=11495868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001237A Pending JP2000200904A (ja) | 1999-01-06 | 1999-01-06 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000200904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419100B1 (ko) * | 2001-06-28 | 2004-02-19 | 동부전자 주식회사 | 반도체 장치 |
| JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1999
- 1999-01-06 JP JP11001237A patent/JP2000200904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419100B1 (ko) * | 2001-06-28 | 2004-02-19 | 동부전자 주식회사 | 반도체 장치 |
| JP2006059916A (ja) * | 2004-08-18 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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