JPH104187A - 電力半導体装置及びその製造方法 - Google Patents
電力半導体装置及びその製造方法Info
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- JPH104187A JPH104187A JP9063639A JP6363997A JPH104187A JP H104187 A JPH104187 A JP H104187A JP 9063639 A JP9063639 A JP 9063639A JP 6363997 A JP6363997 A JP 6363997A JP H104187 A JPH104187 A JP H104187A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ｐ+ 型ウェル領域を使用しないでラッチアッ
プを改善でき、製造工程が簡単になるとともに、チップ
サイズを縮小できる電力半導体装置及びその製造方法を
提供すること。 【解決手段】 ｎ+ 型ソース接合領域２５間のｐ- 型ウ
ェル領域１９表面部にｐ+ 型カソードオーミック接触領
域２７を形成するとともに、このｐ+ 型カソードオーミ
ック接触領域２７よりは不純物濃度が低く、ｐ- 型ウェ
ル領域１９よりは不純物濃度が高いｐ型不純物領域２４
を前記ｎ+ 型ソース接合領域２５の底部を覆ってｐ- 型
ウェル領域１９内に形成する。
プを改善でき、製造工程が簡単になるとともに、チップ
サイズを縮小できる電力半導体装置及びその製造方法を
提供すること。 【解決手段】 ｎ+ 型ソース接合領域２５間のｐ- 型ウ
ェル領域１９表面部にｐ+ 型カソードオーミック接触領
域２７を形成するとともに、このｐ+ 型カソードオーミ
ック接触領域２７よりは不純物濃度が低く、ｐ- 型ウェ
ル領域１９よりは不純物濃度が高いｐ型不純物領域２４
を前記ｎ+ 型ソース接合領域２５の底部を覆ってｐ- 型
ウェル領域１９内に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電力半導体装置及び
その製造方法に係り、より詳しくはラッチアップを制御
する不純物注入構造を有する電力半導体装置及びその製
造方法に関する。
その製造方法に係り、より詳しくはラッチアップを制御
する不純物注入構造を有する電力半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】周知の如く、電力半導体装置のうちゲー
テッドトランジスタ（gated transistor）、特にｎチャ
ンネルのゲーテッドトランジスタにおいては、ラッチア
ップ現象が、動作可能な電流の大きさを制限する主な原
因として作用する。
テッドトランジスタ（gated transistor）、特にｎチャ
ンネルのゲーテッドトランジスタにおいては、ラッチア
ップ現象が、動作可能な電流の大きさを制限する主な原
因として作用する。
【０００３】つまり、サイリスタ構造を有するゲーテッ
ドトランジスタにおいて、ｐ- 型ウェル領域の上部に設
けられたｎ+ 型ソース接合領域の下方に流れるホール電
流が大きくなると、前記ｐ- 型ウェル領域の抵抗値によ
って前記ウェル領域とソース接合領域との電圧差が発生
するようになる。その電圧差が一定値以上になると寄生
ｎｐｎｐサイリスタが動作するようになる。このサイリ
スタが動作すると、ｐｎｐトランジスタに電流が供給さ
れる結果、ゲート電圧を遮断してもそのｐｎｐトランジ
スタがターン・オフされなく、むしろそのｐｎｐトラン
ジスタを通して電流がさらに増加するようになる。この
ような動作により前記ゲーテッドトランジスタの温度が
上がって、延いてはゲーテッドトランジスタが破壊され
ることになる。かかる一連の過程がラッチアップ現象で
ある。
ドトランジスタにおいて、ｐ- 型ウェル領域の上部に設
けられたｎ+ 型ソース接合領域の下方に流れるホール電
流が大きくなると、前記ｐ- 型ウェル領域の抵抗値によ
って前記ウェル領域とソース接合領域との電圧差が発生
するようになる。その電圧差が一定値以上になると寄生
ｎｐｎｐサイリスタが動作するようになる。このサイリ
スタが動作すると、ｐｎｐトランジスタに電流が供給さ
れる結果、ゲート電圧を遮断してもそのｐｎｐトランジ
スタがターン・オフされなく、むしろそのｐｎｐトラン
ジスタを通して電流がさらに増加するようになる。この
ような動作により前記ゲーテッドトランジスタの温度が
上がって、延いてはゲーテッドトランジスタが破壊され
ることになる。かかる一連の過程がラッチアップ現象で
ある。
【０００４】上述のラッチアップ現象を防ぐためには、
動作可能電流を増すことが必要である。すなわち、ｎ+
型ソース接合領域の下にあるｐ- 型ウェル領域の抵抗を
できるだけ小さくして、それら間の電圧差を減らすよう
にするのである。このように抵抗を減らすための種々の
試みが行われており、とりわけ一番広く使われている構
造がｐ- 型ウェル領域内にｐ+ 型ウェル領域をイオン注
入で形成することである。このような構造を有する従来
の半導体装置が図１１に示されている。
動作可能電流を増すことが必要である。すなわち、ｎ+
型ソース接合領域の下にあるｐ- 型ウェル領域の抵抗を
できるだけ小さくして、それら間の電圧差を減らすよう
にするのである。このように抵抗を減らすための種々の
試みが行われており、とりわけ一番広く使われている構
造がｐ- 型ウェル領域内にｐ+ 型ウェル領域をイオン注
入で形成することである。このような構造を有する従来
の半導体装置が図１１に示されている。
【０００５】図１１を参考すれば、図示しない電極が裏
面に設けられた高濃度のｐ+ 型半導体基板１２上に高濃
度のｎ+ 型バッファ層１３が形成され、このｎ+ 型バッ
ファ層１３上には低濃度のｎ- 型半導体層１４がエピタ
キシャル成長によって形成されている。このｎ- 型半導
体層１４上にはゲート酸化膜１５を介してゲートポリシ
リコン膜１６が形成されている。また、ゲートポリシリ
コン膜１６間で前記ｎ- 型半導体層１４の表面部内に
は、不純物イオン注入及び熱拡散によってｐ- 型ウェル
領域１９が形成され、さらにラッチアップが発生しない
ようにするために形成される高濃度のｐ+ 型ウェル領域
３０が不純物イオン注入及び熱拡散によりｐ- 型ウェル
領域１９の中央部を貫通しつつ前記ｎ- 型半導体層１４
の一部分まで延びて設けられている。また、ソース形成
用マクスを使用して前記ｐ- 型ウェル領域１９と前記ｐ
+ 型ウェル領域３０の表面部内にｎ+ 型ソース接合領域
２５が形成され、このｎ+ 型ソース接合領域２５の一部
と前記ｐ+ 型ウェル領域３０の表面上には陰極として金
属電極２９が形成されている。この金属電極２９と前記
ゲートポリシリコン膜１６との間には、電気的絶縁のた
めにＰＳＧ膜２８が形成されている。また、前記ウェル
領域１９はゲートポリシリコン膜１６下に広がってお
り、したがって、ゲート酸化膜１５とゲートポリシリコ
ン膜１６は一部ウェル領域１９上にも位置する。
面に設けられた高濃度のｐ+ 型半導体基板１２上に高濃
度のｎ+ 型バッファ層１３が形成され、このｎ+ 型バッ
ファ層１３上には低濃度のｎ- 型半導体層１４がエピタ
キシャル成長によって形成されている。このｎ- 型半導
体層１４上にはゲート酸化膜１５を介してゲートポリシ
リコン膜１６が形成されている。また、ゲートポリシリ
コン膜１６間で前記ｎ- 型半導体層１４の表面部内に
は、不純物イオン注入及び熱拡散によってｐ- 型ウェル
領域１９が形成され、さらにラッチアップが発生しない
ようにするために形成される高濃度のｐ+ 型ウェル領域
３０が不純物イオン注入及び熱拡散によりｐ- 型ウェル
領域１９の中央部を貫通しつつ前記ｎ- 型半導体層１４
の一部分まで延びて設けられている。また、ソース形成
用マクスを使用して前記ｐ- 型ウェル領域１９と前記ｐ
+ 型ウェル領域３０の表面部内にｎ+ 型ソース接合領域
２５が形成され、このｎ+ 型ソース接合領域２５の一部
と前記ｐ+ 型ウェル領域３０の表面上には陰極として金
属電極２９が形成されている。この金属電極２９と前記
ゲートポリシリコン膜１６との間には、電気的絶縁のた
めにＰＳＧ膜２８が形成されている。また、前記ウェル
領域１９はゲートポリシリコン膜１６下に広がってお
り、したがって、ゲート酸化膜１５とゲートポリシリコ
ン膜１６は一部ウェル領域１９上にも位置する。
【０００６】上述のゲーテッドトランジスタは、ｐ- 型
ウェル領域１９を貫通して設けられたｐ+ 型ウェル領域
３０によりソース接合領域２５の下方に流れる電流の大
きさを制限することができ、即ちｐ+ 型ウェル領域３０
によって抵抗が小さくなるので、前記ソース接合領域２
５と前記ウェル領域１９，３０間の電圧差を減らすこと
ができ、ラッチアップを改善できる。
ウェル領域１９を貫通して設けられたｐ+ 型ウェル領域
３０によりソース接合領域２５の下方に流れる電流の大
きさを制限することができ、即ちｐ+ 型ウェル領域３０
によって抵抗が小さくなるので、前記ソース接合領域２
５と前記ウェル領域１９，３０間の電圧差を減らすこと
ができ、ラッチアップを改善できる。
【０００７】
【発明が解決しようとする課題】しかし、上述のゲーテ
ッドトランジスタでは、製造時、ｐ+ 型ウェル領域３０
を設けるために各セル毎にほぼ２〜３μｍ以上の窓をｎ
- 型半導体層１４上に設けなければならないので、マス
クの製作が必要になり、これによって、さらに、チップ
サイズが大きくなる問題点もあった。なお、マスク製作
による追加の工程が実行されなければいけないので、上
述のゲーテッドトランジスタでは製造工程が複雑になる
問題点もあった。
ッドトランジスタでは、製造時、ｐ+ 型ウェル領域３０
を設けるために各セル毎にほぼ２〜３μｍ以上の窓をｎ
- 型半導体層１４上に設けなければならないので、マス
クの製作が必要になり、これによって、さらに、チップ
サイズが大きくなる問題点もあった。なお、マスク製作
による追加の工程が実行されなければいけないので、上
述のゲーテッドトランジスタでは製造工程が複雑になる
問題点もあった。
【０００８】本発明は、上述の諸問題点を解決するため
に提案されたもので、その目的は、ラッチアップを改善
しつつ製造工程が簡単で、しかもチップサイズを縮小で
きる電力半導体装置及びその製造方法を提供することに
ある。
に提案されたもので、その目的は、ラッチアップを改善
しつつ製造工程が簡単で、しかもチップサイズを縮小で
きる電力半導体装置及びその製造方法を提供することに
ある。
【０００９】本発明の別の目的は、ｐ+ 型ウェル領域を
使用しないでラッチアップを改善することができる電力
半導体装置及びその製造方法を提供することにある。
使用しないでラッチアップを改善することができる電力
半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明の一つの特徴によると、電力半導体装置は、高
濃度の不純物がドープされた第１導電型の半導体基板
と、この第１導電型の半導体基板上に設けられた高濃度
の不純物がドープされた第２導電型のバッファ層と、こ
のバッファ層上にエピタキシャル成長によって設けられ
た低濃度の第２導電型の半導体層と、この半導体層上に
ゲート酸化膜を介して設けられたゲートポリシリコン膜
と、このゲートポリシリコン膜間の前記半導体層表面部
内に設けられた低濃度の不純物がドープされた第１導電
型のウェル領域と、このウェル領域の表面部内に、前記
ゲートポリシリコン膜の下方部を部分的に含んで設けら
れた高濃度の不純物ドープの第２導電型のソース接合領
域と、前記ウェル領域の表面部内に、前記ソース接合領
域間で形成された高濃度の不純物ドープの第１導電型の
カソードオーミック接触領域と、前記ウェル領域内に、
前記ソース接合領域の真下で前記ソース接合領域の底部
を覆って形成され、前記カソードオーミック接触領域の
不純物濃度より低いが、前記ウェル領域の不純物濃度よ
りは濃度が高い不純物がドープされた第１導電型の不純
物拡散領域とを含む。
に本発明の一つの特徴によると、電力半導体装置は、高
濃度の不純物がドープされた第１導電型の半導体基板
と、この第１導電型の半導体基板上に設けられた高濃度
の不純物がドープされた第２導電型のバッファ層と、こ
のバッファ層上にエピタキシャル成長によって設けられ
た低濃度の第２導電型の半導体層と、この半導体層上に
ゲート酸化膜を介して設けられたゲートポリシリコン膜
と、このゲートポリシリコン膜間の前記半導体層表面部
内に設けられた低濃度の不純物がドープされた第１導電
型のウェル領域と、このウェル領域の表面部内に、前記
ゲートポリシリコン膜の下方部を部分的に含んで設けら
れた高濃度の不純物ドープの第２導電型のソース接合領
域と、前記ウェル領域の表面部内に、前記ソース接合領
域間で形成された高濃度の不純物ドープの第１導電型の
カソードオーミック接触領域と、前記ウェル領域内に、
前記ソース接合領域の真下で前記ソース接合領域の底部
を覆って形成され、前記カソードオーミック接触領域の
不純物濃度より低いが、前記ウェル領域の不純物濃度よ
りは濃度が高い不純物がドープされた第１導電型の不純
物拡散領域とを含む。
【００１１】本発明の他の特徴によると、高濃度の不純
物がドープされた第１導電型の半導体基板上に高濃度の
不純物がドープされた第２導電型のバッファ層を設ける
工程と、前記バッファ層上にエピタキシャル成長によっ
て低濃度の第２導電型の半導体層を設ける工程と、前記
半導体層上に酸化膜を介してポリシリコン膜を設ける工
程と、前記ポリシリコン膜上に感光膜パターンを形成し
てウェル形成領域を区切る工程と、前記感光膜パターン
をマスクとして使用して前記ポリシリコン膜と前記酸化
膜を選択的に除去してゲート酸化膜およびゲートポリシ
リコン膜を形成する工程と、前記ゲートポリシリコン膜
をマスクとして使用して不純物イオンを前記半導体層に
注入し、そして拡散により前記半導体層内に第１導電型
のウェル領域を設ける工程と、前記ウェル領域の表面上
に窒化膜パターンを形成してラッチアップ制御用不純物
注入領域とソース接合領域形成領域を画定する工程と、
前記ゲートポリシリコン膜と前記窒化膜パターンをマス
クとして、前記ウェル領域の不純物濃度より高い濃度の
第１導電型の不純物を前記ウェル領域内に注入して第１
不純物注入層を形成する工程と、前記ゲートポリシリコ
ン膜と前記窒化膜パターンをマスクとして高濃度の第２
導電型の不純物を前記ウェル領域内に注入して第２不純
物注入層を形成する工程と、前記第１、第２不純物注入
層を拡散させて前記ウェル領域の不純物濃度より高い不
純物濃度を有する第１導電型の不純物拡散領域と第２導
電型のソース接合領域を前記ウェル領域内に設け、前記
不純物拡散領域が前記ソース接合領域の底部を覆うよう
にする工程と、前記窒化膜パターンを除去した後、第１
導電型の不純物イオン注入により前記不純物拡散領域の
不純物濃度より高い不純物濃度を有する第１導電型のカ
ソードオーミック接触領域を前記ウェル領域内に設ける
工程と、前記ゲートポリシリコン膜との電気的接触を防
止する絶縁膜を介して前記カソードオーミック接触領域
上に金属電極を設ける工程とを含む。
物がドープされた第１導電型の半導体基板上に高濃度の
不純物がドープされた第２導電型のバッファ層を設ける
工程と、前記バッファ層上にエピタキシャル成長によっ
て低濃度の第２導電型の半導体層を設ける工程と、前記
半導体層上に酸化膜を介してポリシリコン膜を設ける工
程と、前記ポリシリコン膜上に感光膜パターンを形成し
てウェル形成領域を区切る工程と、前記感光膜パターン
をマスクとして使用して前記ポリシリコン膜と前記酸化
膜を選択的に除去してゲート酸化膜およびゲートポリシ
リコン膜を形成する工程と、前記ゲートポリシリコン膜
をマスクとして使用して不純物イオンを前記半導体層に
注入し、そして拡散により前記半導体層内に第１導電型
のウェル領域を設ける工程と、前記ウェル領域の表面上
に窒化膜パターンを形成してラッチアップ制御用不純物
注入領域とソース接合領域形成領域を画定する工程と、
前記ゲートポリシリコン膜と前記窒化膜パターンをマス
クとして、前記ウェル領域の不純物濃度より高い濃度の
第１導電型の不純物を前記ウェル領域内に注入して第１
不純物注入層を形成する工程と、前記ゲートポリシリコ
ン膜と前記窒化膜パターンをマスクとして高濃度の第２
導電型の不純物を前記ウェル領域内に注入して第２不純
物注入層を形成する工程と、前記第１、第２不純物注入
層を拡散させて前記ウェル領域の不純物濃度より高い不
純物濃度を有する第１導電型の不純物拡散領域と第２導
電型のソース接合領域を前記ウェル領域内に設け、前記
不純物拡散領域が前記ソース接合領域の底部を覆うよう
にする工程と、前記窒化膜パターンを除去した後、第１
導電型の不純物イオン注入により前記不純物拡散領域の
不純物濃度より高い不純物濃度を有する第１導電型のカ
ソードオーミック接触領域を前記ウェル領域内に設ける
工程と、前記ゲートポリシリコン膜との電気的接触を防
止する絶縁膜を介して前記カソードオーミック接触領域
上に金属電極を設ける工程とを含む。
【００１２】本発明のさらに別の特徴によると、半導体
基板上に設けられた低濃度不純物ドープの第１導電型ウ
ェル領域と、このウェル領域内に設けられた高濃度不純
物ドープの第２導電型ソース接合領域と、前記ウェル領
域上にゲート酸化膜を介して設けられたゲートポリシリ
コン膜とを有する電力半導体装置は、前記ウェル領域内
に、前記ソース接合領域間で形成され、高濃度の不純物
がドープされた第１導電型のカソードオーミック接触領
域と、前記ウェル領域内に、前記ソース接合領域の底部
を覆って形成され、前記カソードオーミック接触領域の
不純物濃度より低いが、前記ウェル領域の不純物濃度よ
りは濃度が高い不純物がドープされた第１導電型の不純
物拡散領域とをさらに含む構造を有する。
基板上に設けられた低濃度不純物ドープの第１導電型ウ
ェル領域と、このウェル領域内に設けられた高濃度不純
物ドープの第２導電型ソース接合領域と、前記ウェル領
域上にゲート酸化膜を介して設けられたゲートポリシリ
コン膜とを有する電力半導体装置は、前記ウェル領域内
に、前記ソース接合領域間で形成され、高濃度の不純物
がドープされた第１導電型のカソードオーミック接触領
域と、前記ウェル領域内に、前記ソース接合領域の底部
を覆って形成され、前記カソードオーミック接触領域の
不純物濃度より低いが、前記ウェル領域の不純物濃度よ
りは濃度が高い不純物がドープされた第１導電型の不純
物拡散領域とをさらに含む構造を有する。
【００１３】本発明の別の特徴によると、半導体基板上
に設けられた低濃度不純物ドープの第１導電型ウェル領
域と、このウェル領域内に設けられた高濃度不純物ドー
プの第２導電型ソース接合領域と、前記ウェル領域上に
ゲート酸化膜を介して設けられたゲートポリシリコン膜
とを有する電力半導体装置の製造方法は、前記ウェル領
域内に、前記ソース接合領域間で、高濃度不純物ドープ
の第１導電型カソードオーミック接触領域を設ける工程
と、前記カソードオーミック接触領域の不純物濃度より
は低く、前記ウェル領域の不純物濃度よりは高い不純物
濃度の第１導電型不純物拡散領域を前記ウェル領域内に
前記ソース接合領域の底部を覆って形成する工程とを含
む。
に設けられた低濃度不純物ドープの第１導電型ウェル領
域と、このウェル領域内に設けられた高濃度不純物ドー
プの第２導電型ソース接合領域と、前記ウェル領域上に
ゲート酸化膜を介して設けられたゲートポリシリコン膜
とを有する電力半導体装置の製造方法は、前記ウェル領
域内に、前記ソース接合領域間で、高濃度不純物ドープ
の第１導電型カソードオーミック接触領域を設ける工程
と、前記カソードオーミック接触領域の不純物濃度より
は低く、前記ウェル領域の不純物濃度よりは高い不純物
濃度の第１導電型不純物拡散領域を前記ウェル領域内に
前記ソース接合領域の底部を覆って形成する工程とを含
む。
【００１４】本発明のさらに別の特徴によると、高濃度
の不純物がドープされた第１導電型の半導体基板上に高
濃度の不純物がドープされた第２導電型のバッファ層を
形成する工程と、前記バッファ層上にエピタキシャル成
長によって低濃度の第２導電型の半導体層を形成する工
程と、前記半導体層上に酸化膜を介してポリシリコン膜
を形成する工程と、前記ポリシリコン膜上に感光膜パタ
ーンを形成してウェル形成領域を画定する工程と、前記
感光膜パターンをマスクとして前記ポリシリコン膜を選
択的に除去してゲートポリシリコン膜を形成する工程
と、前記感光膜パターンの除去後、前記ゲートポリシリ
コン膜をマスクとして不純物イオンを注入して前記半導
体層内に第１導電型のウェル領域を形成する工程と、前
記ウェル領域表面上の前記酸化膜を選択的に除去して、
ウェル領域表面上に酸化膜パターンを形成する工程と、
前記ゲートポリシリコン膜と前記酸化膜パターンをマス
クとして高濃度の不純物イオンを注入して前記ウェル領
域内に第２導電型の第１不純物注入層を形成する工程
と、前記ゲートポリシリコン膜をマスクとして不純物の
イオン注入を行って、前記酸化膜の除去部を通じて形成
される第１導電型の第２不純物注入層と前記酸化膜パタ
ーンを通じて形成される第１導電型の第３不純物注入層
を前記ウェル領域内に同時に形成し、しかも前記第２不
純物注入層は前記第１不純物注入層より下に形成し、前
記第３不純物注入層は前記第１不純物注入層よりは下、
前記第２不純物注入層よりは上に形成する工程と、続い
て熱処理をして前記第１、第２、第３不純物注入層の不
純物を拡散させて、前記ウェル領域内にソース接合領
域、ラッチアップ制御用不純物拡散領域およびカソード
オーミック接触領域を形成し、ラッチアップ制御用不純
物拡散領域はソース接合領域の底部を覆って形成する工
程と、前記ゲートポリシリコン膜との電気的接触を防止
する絶縁膜を介して前記カソードオーミック接触領域上
に金属電極を形成する工程とを含む。
の不純物がドープされた第１導電型の半導体基板上に高
濃度の不純物がドープされた第２導電型のバッファ層を
形成する工程と、前記バッファ層上にエピタキシャル成
長によって低濃度の第２導電型の半導体層を形成する工
程と、前記半導体層上に酸化膜を介してポリシリコン膜
を形成する工程と、前記ポリシリコン膜上に感光膜パタ
ーンを形成してウェル形成領域を画定する工程と、前記
感光膜パターンをマスクとして前記ポリシリコン膜を選
択的に除去してゲートポリシリコン膜を形成する工程
と、前記感光膜パターンの除去後、前記ゲートポリシリ
コン膜をマスクとして不純物イオンを注入して前記半導
体層内に第１導電型のウェル領域を形成する工程と、前
記ウェル領域表面上の前記酸化膜を選択的に除去して、
ウェル領域表面上に酸化膜パターンを形成する工程と、
前記ゲートポリシリコン膜と前記酸化膜パターンをマス
クとして高濃度の不純物イオンを注入して前記ウェル領
域内に第２導電型の第１不純物注入層を形成する工程
と、前記ゲートポリシリコン膜をマスクとして不純物の
イオン注入を行って、前記酸化膜の除去部を通じて形成
される第１導電型の第２不純物注入層と前記酸化膜パタ
ーンを通じて形成される第１導電型の第３不純物注入層
を前記ウェル領域内に同時に形成し、しかも前記第２不
純物注入層は前記第１不純物注入層より下に形成し、前
記第３不純物注入層は前記第１不純物注入層よりは下、
前記第２不純物注入層よりは上に形成する工程と、続い
て熱処理をして前記第１、第２、第３不純物注入層の不
純物を拡散させて、前記ウェル領域内にソース接合領
域、ラッチアップ制御用不純物拡散領域およびカソード
オーミック接触領域を形成し、ラッチアップ制御用不純
物拡散領域はソース接合領域の底部を覆って形成する工
程と、前記ゲートポリシリコン膜との電気的接触を防止
する絶縁膜を介して前記カソードオーミック接触領域上
に金属電極を形成する工程とを含む。
【００１５】上述の電力半導体装置によると、ウェル領
域内にソース接合領域の底部を覆って設けられた不純物
拡散領域によって前記ソース接合領域の下方に流れるホ
ール電流の増加を防ぐことができるのでラッチアップの
発生を防止できる。
域内にソース接合領域の底部を覆って設けられた不純物
拡散領域によって前記ソース接合領域の下方に流れるホ
ール電流の増加を防ぐことができるのでラッチアップの
発生を防止できる。
【００１６】また、上述の本発明の方法によると、ｐ+
型ウェル領域の形成がなく、このｐ+ 型ウェル領域を設
ける場合に必要なイオン注入が不要となって、それぞれ
のセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を
開口させる必要がなくなるので、製造工程が簡素化され
ることは勿論のこと、チップサイズを縮小させることも
できる。
型ウェル領域の形成がなく、このｐ+ 型ウェル領域を設
ける場合に必要なイオン注入が不要となって、それぞれ
のセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を
開口させる必要がなくなるので、製造工程が簡素化され
ることは勿論のこと、チップサイズを縮小させることも
できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して詳細に説明する。図１は本発明の電力半
導体装置の実施の形態を示す断面図である。この図にお
いて、ｐ+ 型半導体基板１２、ｎ+ 型バッファ層１３、
ｎ- 型半導体層１４、ゲート酸化膜１５、ゲートポリシ
リコン膜１６、ＰＳＧ膜２８、金属電極２９、ｐ- 型ウ
ェル領域１９は図１１の従来と同一であり、詳細な説明
は省略する。この新規な電力半導体装置では、ｐ- 型ウ
ェル領域１９の表面部内に、ゲートポリシリコン膜１６
の下方部を部分的に含んでｎ+ 型ソース接合領域２５が
形成され、このｎ+ 型ソース接合領域２５間でｐ- 型ウ
エル領域１９の表面部内に高濃度の不純物がドープされ
たｐ+ 型カソードオーミック接触領域２７が形成され
る。したがって、金属電極２９は、ｐ+ 型カソードオー
ミック接触領域２７とｎ+ 型ソース接合領域２５に接続
されている。また、新規な構造として、ラッチアップを
制御するｐ型不純物拡散領域２４が前記ウェル領域１９
内で前記ソース接合領域２５の真下に該ソース接合領域
２５の底部を覆って形成されており、この不純物拡散領
域２４は前記カソードオーミック接触領域２７より低
く、そして前記ウェル領域１９より高い不純物濃度を有
する。
図面を参照して詳細に説明する。図１は本発明の電力半
導体装置の実施の形態を示す断面図である。この図にお
いて、ｐ+ 型半導体基板１２、ｎ+ 型バッファ層１３、
ｎ- 型半導体層１４、ゲート酸化膜１５、ゲートポリシ
リコン膜１６、ＰＳＧ膜２８、金属電極２９、ｐ- 型ウ
ェル領域１９は図１１の従来と同一であり、詳細な説明
は省略する。この新規な電力半導体装置では、ｐ- 型ウ
ェル領域１９の表面部内に、ゲートポリシリコン膜１６
の下方部を部分的に含んでｎ+ 型ソース接合領域２５が
形成され、このｎ+ 型ソース接合領域２５間でｐ- 型ウ
エル領域１９の表面部内に高濃度の不純物がドープされ
たｐ+ 型カソードオーミック接触領域２７が形成され
る。したがって、金属電極２９は、ｐ+ 型カソードオー
ミック接触領域２７とｎ+ 型ソース接合領域２５に接続
されている。また、新規な構造として、ラッチアップを
制御するｐ型不純物拡散領域２４が前記ウェル領域１９
内で前記ソース接合領域２５の真下に該ソース接合領域
２５の底部を覆って形成されており、この不純物拡散領
域２４は前記カソードオーミック接触領域２７より低
く、そして前記ウェル領域１９より高い不純物濃度を有
する。
【００１８】このような本発明の電力半導体装置による
と、前記ｐ- 型ウェル領域１９が低濃度の不純物を含有
している領域になっているし、このウェル領域１９内に
相対的に高い不純物濃度を有する不純物拡散領域２４が
形成されていて、この不純物拡散領域２４がソース接合
領域２５の底部を覆っているので、高濃度の不純物がト
ープされたｐ+ 型ウェル領域を形成するためのイオン注
入方法を使用しなくてもラッチアップを改善することが
できる。
と、前記ｐ- 型ウェル領域１９が低濃度の不純物を含有
している領域になっているし、このウェル領域１９内に
相対的に高い不純物濃度を有する不純物拡散領域２４が
形成されていて、この不純物拡散領域２４がソース接合
領域２５の底部を覆っているので、高濃度の不純物がト
ープされたｐ+ 型ウェル領域を形成するためのイオン注
入方法を使用しなくてもラッチアップを改善することが
できる。
【００１９】図２ないし図４は本発明の電力半導体装置
の製造方法の第１の実施の形態を示す断面図であり、図
１の電力半導体装置を製造する方法を示す図である。
の製造方法の第１の実施の形態を示す断面図であり、図
１の電力半導体装置を製造する方法を示す図である。
【００２０】この方法では、まず図２（ａ）に示すよう
に、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドー
プ剤として高濃度ながら厚さが薄いｎ+ 型バッファ層１
３をエピタキシャル成長によって設ける。次に、前記ｎ
+ 型バッファ層１３上に燐（Ｐ）をドープ剤とする低濃
度のｎ- 型半導体層１４をエピタキシャル成長によって
設ける。
に、高濃度のｐ+ 型半導体基板１２上に燐（Ｐ）をドー
プ剤として高濃度ながら厚さが薄いｎ+ 型バッファ層１
３をエピタキシャル成長によって設ける。次に、前記ｎ
+ 型バッファ層１３上に燐（Ｐ）をドープ剤とする低濃
度のｎ- 型半導体層１４をエピタキシャル成長によって
設ける。
【００２１】つづいて、前記ｎ- 型半導体層１４上に酸
化膜とポリシリコン膜及び感光膜を順次に形成し、ゲー
ト形成用マスクを使用する広く知られた写真工程によっ
て前記感光膜をパターニングしてウェル形成領域を区切
る。次に、前記感光膜のパターニングによって得られた
感光膜パターン１７をゲート形成用マスクとして使用す
るエッチング工程によって、図２（ｂ）に示すように前
記ポリシリコン膜と酸化膜を順次に選択的に除去して前
記半導体層１４上にゲート酸化膜１５とゲートポリシリ
コン膜１６を設ける。
化膜とポリシリコン膜及び感光膜を順次に形成し、ゲー
ト形成用マスクを使用する広く知られた写真工程によっ
て前記感光膜をパターニングしてウェル形成領域を区切
る。次に、前記感光膜のパターニングによって得られた
感光膜パターン１７をゲート形成用マスクとして使用す
るエッチング工程によって、図２（ｂ）に示すように前
記ポリシリコン膜と酸化膜を順次に選択的に除去して前
記半導体層１４上にゲート酸化膜１５とゲートポリシリ
コン膜１６を設ける。
【００２２】このゲートポリシリコン膜１６はゲート電
極として機能するためには導電性を有しなければならな
いが、この技術分野でよく知られた不純物注入技術によ
って導電性を与えることができる。不純物注入は、ポリ
シリコン膜を基板上の全面に形成した段階で行うことが
できる。
極として機能するためには導電性を有しなければならな
いが、この技術分野でよく知られた不純物注入技術によ
って導電性を与えることができる。不純物注入は、ポリ
シリコン膜を基板上の全面に形成した段階で行うことが
できる。
【００２３】次に、感光膜パターン１７の除去後、前記
ゲートポリシリコン膜１６をウェル領域形成用マスクと
して使用して低濃度のｐ- 型不純物イオンを半導体層１
４に注入する。その結果、図２（ｃ）に示されるよう
に、前記半導体層１４内にｐ-型不純物注入層１８が設
けられる。つづいて熱拡散工程を実施することにより、
前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル
領域１９が図３（ａ）に示されるように半導体層１４内
に設けられる。
ゲートポリシリコン膜１６をウェル領域形成用マスクと
して使用して低濃度のｐ- 型不純物イオンを半導体層１
４に注入する。その結果、図２（ｃ）に示されるよう
に、前記半導体層１４内にｐ-型不純物注入層１８が設
けられる。つづいて熱拡散工程を実施することにより、
前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル
領域１９が図３（ａ）に示されるように半導体層１４内
に設けられる。
【００２４】なお、図２（ｂ），（ｃ）に示す食刻工程
およびイオン注入工程において、ポリシリコン膜だけを
除去してパターン化されたゲートポリシリコン膜１６を
形成した後、すなわちそのポリシリコン膜の下部膜であ
る酸化膜は除かない状態で、イオン注入工程を実行して
前記不純物注入層１８を形成することもできる。その場
合、前記半導体層１４の表面が前記イオン注入工程によ
って損傷されることがない。その後、酸化膜の露出部を
除いてゲート酸化膜１５とする。
およびイオン注入工程において、ポリシリコン膜だけを
除去してパターン化されたゲートポリシリコン膜１６を
形成した後、すなわちそのポリシリコン膜の下部膜であ
る酸化膜は除かない状態で、イオン注入工程を実行して
前記不純物注入層１８を形成することもできる。その場
合、前記半導体層１４の表面が前記イオン注入工程によ
って損傷されることがない。その後、酸化膜の露出部を
除いてゲート酸化膜１５とする。
【００２５】次に、窒化膜を全表面上に形成した後、そ
の窒化膜をパターニングして、図３（ｂ）に示すように
ウェル領域１９上に窒化膜パターン２１を形成する。そ
して、この窒化膜パターン２１と前記ゲートポリシリコ
ン膜１６をマスクとしてラッチアップ制御用不純物領域
を形成するためのｐ型不純物注入工程を前記ウェル領域
１９の不純物濃度より高い濃度で実行することにより、
前記ウェル領域１９内の所定の深さにｐ型不純物注入層
（第１不純物注入層）２０を設ける。
の窒化膜をパターニングして、図３（ｂ）に示すように
ウェル領域１９上に窒化膜パターン２１を形成する。そ
して、この窒化膜パターン２１と前記ゲートポリシリコ
ン膜１６をマスクとしてラッチアップ制御用不純物領域
を形成するためのｐ型不純物注入工程を前記ウェル領域
１９の不純物濃度より高い濃度で実行することにより、
前記ウェル領域１９内の所定の深さにｐ型不純物注入層
（第１不純物注入層）２０を設ける。
【００２６】引き続き、前記マスクをソース接合領域形
成用マスクを使用して高濃度のｎ+型不純物イオンを適
切なエネルギでウェル領域１９に注入することにより、
図３（ｃ）に示すように、ｎ+ 型不純物注入層（第２不
純物注入層）２２をウェル領域１９内に前記ｐ型不純物
注入層２０より浅く設ける。
成用マスクを使用して高濃度のｎ+型不純物イオンを適
切なエネルギでウェル領域１９に注入することにより、
図３（ｃ）に示すように、ｎ+ 型不純物注入層（第２不
純物注入層）２２をウェル領域１９内に前記ｐ型不純物
注入層２０より浅く設ける。
【００２７】なお、この例では、前記ｐ型不純物注入層
２０の形成後、前記ｎ+ 型不純物注入層２２を形成して
いるが、ｎ+ 型不純物注入層２２をまず形成した後、前
記ｐ型不純物注入層２０を形成することもできる。
２０の形成後、前記ｎ+ 型不純物注入層２２を形成して
いるが、ｎ+ 型不純物注入層２２をまず形成した後、前
記ｐ型不純物注入層２０を形成することもできる。
【００２８】その後、前記窒化膜パターン２１を除去し
た後、熱拡散にって前記ｎ+ 型不純物注入層２２と前記
ｐ型不純物注入層２０のある不純物イオンを拡散され
る。これにより、図４（ａ）に示すように、ｎ+ 型ソー
ス接合領域２５とラッチアップ制御用不純物拡散領域２
４がウェル領域１９内に設けられる。その際、ｐ型不純
物拡散領域２４は、熱拡散時間と温度を適切に調節する
ことによって、前記ｐ-型ウェル領域１９内に前記ｎ+
型ソース接合領域２５の底部を覆うように、そしてゲー
ト酸化膜１５の下部にあるチャンネルまでは延長されな
いように形成される。
た後、熱拡散にって前記ｎ+ 型不純物注入層２２と前記
ｐ型不純物注入層２０のある不純物イオンを拡散され
る。これにより、図４（ａ）に示すように、ｎ+ 型ソー
ス接合領域２５とラッチアップ制御用不純物拡散領域２
４がウェル領域１９内に設けられる。その際、ｐ型不純
物拡散領域２４は、熱拡散時間と温度を適切に調節する
ことによって、前記ｐ-型ウェル領域１９内に前記ｎ+
型ソース接合領域２５の底部を覆うように、そしてゲー
ト酸化膜１５の下部にあるチャンネルまでは延長されな
いように形成される。
【００２９】そして、前記ｐ型不純物拡散領域２４は、
なお前記ｐ- 型ウェル領域１９より高い不純物濃度を有
しているので、ラッチアップ現象を防止できる。即ち、
前記ｎ+ 型ソース接合領域２５の下にはラッチアップ制
御用不純物拡散領域２４が形成されているので、前記ソ
ース接合領域２５の下の抵抗値が小さくなって、前記ｐ
型不純物拡散領域２４と、ｎ+ 型ソース接合領域２５と
の電圧差が小さくなって寄生ｎｐｎｐサイリスタが作動
されることを防止することができる。
なお前記ｐ- 型ウェル領域１９より高い不純物濃度を有
しているので、ラッチアップ現象を防止できる。即ち、
前記ｎ+ 型ソース接合領域２５の下にはラッチアップ制
御用不純物拡散領域２４が形成されているので、前記ソ
ース接合領域２５の下の抵抗値が小さくなって、前記ｐ
型不純物拡散領域２４と、ｎ+ 型ソース接合領域２５と
の電圧差が小さくなって寄生ｎｐｎｐサイリスタが作動
されることを防止することができる。
【００３０】次に、前記ゲートポリシリコン膜１６をマ
スクとして使用して高濃度のｐ+ 型不純物イオンを注入
して前記ウェル領域１９の表面部のソース接合領域２５
間にｐ+ 型不純物注入層２６を図４（ｂ）に示すように
形成する。その後、熱処理工程によって前記不純物注入
層２６の不純物イオンを拡散させることにより、図４
（ｃ）に示すようにウェル領域１９の表面部のソース接
合領域２５間にカソードオーミック接触領域２７を設け
る。なお、このカソードオーミック接触領域２７は上述
の通り他の熱処理工程によって形成されるが、後のＰＳ
Ｇ膜の形布工程でＰＳＧ膜の形成と同時に形成すること
もできる。また、前記ゲートポリシリコン膜１６をマス
クとして使用して前記領域２７を前記ｎ+ 型ソース接合
領域２５間に形成できるのは、前記ｎ+ 型ソース接合領
域２５の不純物濃度が前記ｐ+ 型カソードオーミック接
触領域２７の不純物濃度より相対的に高く形成されてい
るからである。
スクとして使用して高濃度のｐ+ 型不純物イオンを注入
して前記ウェル領域１９の表面部のソース接合領域２５
間にｐ+ 型不純物注入層２６を図４（ｂ）に示すように
形成する。その後、熱処理工程によって前記不純物注入
層２６の不純物イオンを拡散させることにより、図４
（ｃ）に示すようにウェル領域１９の表面部のソース接
合領域２５間にカソードオーミック接触領域２７を設け
る。なお、このカソードオーミック接触領域２７は上述
の通り他の熱処理工程によって形成されるが、後のＰＳ
Ｇ膜の形布工程でＰＳＧ膜の形成と同時に形成すること
もできる。また、前記ゲートポリシリコン膜１６をマス
クとして使用して前記領域２７を前記ｎ+ 型ソース接合
領域２５間に形成できるのは、前記ｎ+ 型ソース接合領
域２５の不純物濃度が前記ｐ+ 型カソードオーミック接
触領域２７の不純物濃度より相対的に高く形成されてい
るからである。
【００３１】その後、前記ゲートポリシリコン膜１６上
を含んで全表面にＰＳＧ膜２８を形成し図４（ｃ）のよ
うにパターニングして、前記カソードオーミック接触領
域２７は勿論のこと、前記ソース接合領域２５の一部表
面が露出されるコンタクトホールを形成し、続いてコン
タクトホールで前記両領域２７，２５に接続される金属
電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳ
Ｇ膜２８は、前記ゲートポリシリコン膜１６と前記金属
電極２９との電気的な接触を防ぐために形成されるもの
である。また、前記ＰＧＳ膜２８の形成後、リフロー工
程を実行することによって、前記ｐ- 型不純物注入層１
８を形成する時に半導体層１４の表面に発生した損傷を
補償することができる。すなわち、前記リフロー工程を
高温で約２０〜３０分間実行すると、イオン注入時に損
傷された前記半導体層１４の表面が再び均等になる。
を含んで全表面にＰＳＧ膜２８を形成し図４（ｃ）のよ
うにパターニングして、前記カソードオーミック接触領
域２７は勿論のこと、前記ソース接合領域２５の一部表
面が露出されるコンタクトホールを形成し、続いてコン
タクトホールで前記両領域２７，２５に接続される金属
電極２９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳ
Ｇ膜２８は、前記ゲートポリシリコン膜１６と前記金属
電極２９との電気的な接触を防ぐために形成されるもの
である。また、前記ＰＧＳ膜２８の形成後、リフロー工
程を実行することによって、前記ｐ- 型不純物注入層１
８を形成する時に半導体層１４の表面に発生した損傷を
補償することができる。すなわち、前記リフロー工程を
高温で約２０〜３０分間実行すると、イオン注入時に損
傷された前記半導体層１４の表面が再び均等になる。
【００３２】図５（ａ）は上述の方法によって製造され
た電力半導体装置の一部の断面図であり、図５（ｂ）は
図５（ａ）の矢印で示すように電気電力半導体状態のｎ
- 型半導体層１４の表面で水平方向に見た不純物濃度分
布図である。上記電力半導体装置によれば、チャンネル
層の表面のｐ型不純物濃度が増加していないことが図５
（ｂ）から分かる。即ち、ラッチアップ制御用ｐ型不純
物拡散領域２４がソース接合領域２５の側面に沿ってチ
ャンネル層まで形成されていないというのを示してい
る。
た電力半導体装置の一部の断面図であり、図５（ｂ）は
図５（ａ）の矢印で示すように電気電力半導体状態のｎ
- 型半導体層１４の表面で水平方向に見た不純物濃度分
布図である。上記電力半導体装置によれば、チャンネル
層の表面のｐ型不純物濃度が増加していないことが図５
（ｂ）から分かる。即ち、ラッチアップ制御用ｐ型不純
物拡散領域２４がソース接合領域２５の側面に沿ってチ
ャンネル層まで形成されていないというのを示してい
る。
【００３３】図６（ａ）は前記電力半導体装置の一部の
断面図であり、図６（ｂ）は図６（ａ）の矢印で示すよ
うに前記電力半導体装置のソース接合領域２５の表面か
ら垂直方向に見た不純物濃度分布図である。図６（ｂ）
は、前記ソース接合領域２５の真下にｐ型ドープ剤が拡
散されている領域２４があることを示している。すなわ
ち、ソース接合領域２５の下にｐ- 型ウェル領域１９よ
り高い濃度を有するｐ型トープ剤が拡散されていて、こ
の領域を通して流れるホール電流を減らすことができる
ことを表わしている。
断面図であり、図６（ｂ）は図６（ａ）の矢印で示すよ
うに前記電力半導体装置のソース接合領域２５の表面か
ら垂直方向に見た不純物濃度分布図である。図６（ｂ）
は、前記ソース接合領域２５の真下にｐ型ドープ剤が拡
散されている領域２４があることを示している。すなわ
ち、ソース接合領域２５の下にｐ- 型ウェル領域１９よ
り高い濃度を有するｐ型トープ剤が拡散されていて、こ
の領域を通して流れるホール電流を減らすことができる
ことを表わしている。
【００３４】図７（ａ）は前記電力半導体装置の一部の
断面図であり、図７（ｂ）は図７（ａ）の矢印で示すよ
うに前記電力半導体装置のｐ+ 型カソードオーミック接
触領域２７の表面から垂直方向に見た不純物濃度分布図
である。図７（ｂ）は、カソードコンタクト表面に金属
電極２９との接触特性を良くするための高濃度のｐ+型
ドープ剤が拡散されていることを表わしている。
断面図であり、図７（ｂ）は図７（ａ）の矢印で示すよ
うに前記電力半導体装置のｐ+ 型カソードオーミック接
触領域２７の表面から垂直方向に見た不純物濃度分布図
である。図７（ｂ）は、カソードコンタクト表面に金属
電極２９との接触特性を良くするための高濃度のｐ+型
ドープ剤が拡散されていることを表わしている。
【００３５】上述の方法によって製造された電力半導体
装置において、ｐ+ 型カソードオーミック接触領域２７
はラッチアップ制御用ｐ型不純物拡散領域２４より高濃
度にドープされているので、金属電極２９のコンタクト
特性が良くなる。また、ｐ型不純物拡散領域２４はソー
ス接合領域２５の真下に形成されていながらウェル領域
１９より不純物濃度が高いもののカソードオーミック接
触領域２７より低い不純物濃度を有しているので、ソー
ス接合領域２５の下方に流れるホール電流の増加を防ぐ
ことができる。
装置において、ｐ+ 型カソードオーミック接触領域２７
はラッチアップ制御用ｐ型不純物拡散領域２４より高濃
度にドープされているので、金属電極２９のコンタクト
特性が良くなる。また、ｐ型不純物拡散領域２４はソー
ス接合領域２５の真下に形成されていながらウェル領域
１９より不純物濃度が高いもののカソードオーミック接
触領域２７より低い不純物濃度を有しているので、ソー
ス接合領域２５の下方に流れるホール電流の増加を防ぐ
ことができる。
【００３６】そのうえ、上述の本発明の方法によると、
ｐ- 型ウェル領域１９を通して半導体層１４までラッチ
アップ制御用のｐ+ 型ウェル領域を形成する必要がな
く、ｐ+ 型ウェル領域を省略してラッチアップの発生を
防止することができる。
ｐ- 型ウェル領域１９を通して半導体層１４までラッチ
アップ制御用のｐ+ 型ウェル領域を形成する必要がな
く、ｐ+ 型ウェル領域を省略してラッチアップの発生を
防止することができる。
【００３７】さらに、本発明の方法では、ｐ+ 型ウェル
領域を設ける場合に必要なイオン注入が不要となって、
それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン
注入窓を開口する必要がなくなるので、そのイオン注入
窓形成用マスクを製作するこが不要となる。その結果、
製造工程が簡素化されることは勿論のこと、チップサイ
ズを縮小させることもできる。
領域を設ける場合に必要なイオン注入が不要となって、
それぞれのセル毎にほぼ２〜３μｍの幅を有するイオン
注入窓を開口する必要がなくなるので、そのイオン注入
窓形成用マスクを製作するこが不要となる。その結果、
製造工程が簡素化されることは勿論のこと、チップサイ
ズを縮小させることもできる。
【００３８】図８ないし図１０は本発明の電力半導体装
置の製造方法の第２の実施の形態を示す断面図である。
この方法では、酸化膜パターンを用いて、ラッチアップ
制御用のｐ型不純物注入層とカソードオーミック接触用
のｐ+ 型不純物注入層を１回のイオン注入工程によって
同時に形成することができ、高価な装備を使用するイオ
ン注入工程の回数を減らすことができる。以下、製造方
法を詳述する。
置の製造方法の第２の実施の形態を示す断面図である。
この方法では、酸化膜パターンを用いて、ラッチアップ
制御用のｐ型不純物注入層とカソードオーミック接触用
のｐ+ 型不純物注入層を１回のイオン注入工程によって
同時に形成することができ、高価な装備を使用するイオ
ン注入工程の回数を減らすことができる。以下、製造方
法を詳述する。
【００３９】まず図８（ａ）に示すように、高濃度のｐ
+ 型半導体基板１２上に燐（Ｐ）をドーパントとして高
濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキ
シャル成長によって形成する。次に、前記ｎ+ 型バッフ
ァ層１３上に燐（Ｐ）をドーパントとする低濃度のｎ-
型半導体層１４をエピタキシャル成長によって形成す
る。
+ 型半導体基板１２上に燐（Ｐ）をドーパントとして高
濃度ながら厚さが薄いｎ+ 型バッファ層１３をエピタキ
シャル成長によって形成する。次に、前記ｎ+ 型バッフ
ァ層１３上に燐（Ｐ）をドーパントとする低濃度のｎ-
型半導体層１４をエピタキシャル成長によって形成す
る。
【００４０】つづいて、前記ｎ- 型半導体層１４上に酸
化膜１５′とポリシリコン膜及び感光膜を順次に形成
し、ゲート形成用マスクを使用するよく知られている写
真工程によって前記感光膜をパターニングしてウェル形
成領域を区切る。次に、前記感光膜のパターニングによ
って形成された感光膜パターン１７をゲート形成用マス
クとして使用する食刻工程によって、図８（ｂ）に示す
ように前記ポリシリコン膜を選択的に除去して前記酸化
膜１５′上にゲートポリシリコン膜１６を形成する。
化膜１５′とポリシリコン膜及び感光膜を順次に形成
し、ゲート形成用マスクを使用するよく知られている写
真工程によって前記感光膜をパターニングしてウェル形
成領域を区切る。次に、前記感光膜のパターニングによ
って形成された感光膜パターン１７をゲート形成用マス
クとして使用する食刻工程によって、図８（ｂ）に示す
ように前記ポリシリコン膜を選択的に除去して前記酸化
膜１５′上にゲートポリシリコン膜１６を形成する。
【００４１】ここで、ゲートポリシリコン膜１６はゲー
ト電極として機能するためには導電性を持たなければな
らないが、この技術分野でよく知られている不純物注入
技術によって導電性を与えることができる。不純物注入
は、ポリシリコン膜を基板上の全面に形成した段階で行
うことができる。
ト電極として機能するためには導電性を持たなければな
らないが、この技術分野でよく知られている不純物注入
技術によって導電性を与えることができる。不純物注入
は、ポリシリコン膜を基板上の全面に形成した段階で行
うことができる。
【００４２】次に、感光膜パターン１７の除去後、前記
ゲートポリシリコン膜１６をウェル領域形成用マスクと
して使用して低濃度のｐ- 型不純物イオンを半導体層１
４に注入する。その結果、図８（ｃ）に示されるよう
に、前記半導体層１４内にｐ-型不純物注入層１８が形
成される。つづいて熱拡散工程を実行することにより、
前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル
領域１９が図９（ａ）に示されるように半導体層１４内
に形成される。
ゲートポリシリコン膜１６をウェル領域形成用マスクと
して使用して低濃度のｐ- 型不純物イオンを半導体層１
４に注入する。その結果、図８（ｃ）に示されるよう
に、前記半導体層１４内にｐ-型不純物注入層１８が形
成される。つづいて熱拡散工程を実行することにより、
前記ｐ- 型不純物注入層１８が拡散されてｐ- 型ウェル
領域１９が図９（ａ）に示されるように半導体層１４内
に形成される。
【００４３】次に、ソース接合領域及びラッチアップ制
御用不純物領域を形成するためのマスクを使用する選択
的なエッチング工程によって前記酸化膜１５′を選択的
に除去することにより、この酸化膜１５′を図９（ｂ）
に示すようにゲート酸化膜１５と酸化膜パターン１５ａ
とする。酸化膜パターン１５ａは、ｐ- 型ウェル領域１
９の表面上に形成される。
御用不純物領域を形成するためのマスクを使用する選択
的なエッチング工程によって前記酸化膜１５′を選択的
に除去することにより、この酸化膜１５′を図９（ｂ）
に示すようにゲート酸化膜１５と酸化膜パターン１５ａ
とする。酸化膜パターン１５ａは、ｐ- 型ウェル領域１
９の表面上に形成される。
【００４４】次に、酸化膜パターン１５ａをマスクとし
て高濃度ｎ+ 型不純物の注入工程を実行することによ
り、図９（ｃ）に示すように、ソース接合領域形成用の
ｎ+ 型不純物注入層（第１不純物注入層）２２をウェル
領域１９内の所定の深さに形成する。
て高濃度ｎ+ 型不純物の注入工程を実行することによ
り、図９（ｃ）に示すように、ソース接合領域形成用の
ｎ+ 型不純物注入層（第１不純物注入層）２２をウェル
領域１９内の所定の深さに形成する。
【００４５】つづいて、ゲートポリシリコン膜１６をマ
スクとして、ｐ- 型ウェル領域１９の不純物濃度より高
い高濃度のｐ型不純物のイオン注入を実施することによ
り、図１０（ａ）に示すように、ウェル領域１９内にラ
ッチアップ制御用のｐ型不純物注入層（第２不純物注入
層）２０とカソードオーミック接触用のｐ+ 型不純物注
入層（第３不純物注入層）２６を同時に形成する。この
とき、不純物注入工程は、図９（ｃ）に示された不純物
注入工程より高いエネルギを持って実行され、酸化膜の
除去部を通して形成される、ラッチアップ制御用のｐ型
不純物注入層２０は、前記ソース接合領域形成用ｎ+ 型
不純物注入層２２より深く形成される。また、酸化膜パ
ターン１５ａを通して形成されるカソードオーミック接
触用のｐ+ 型不純物注入層２６は、前記ソース接合領域
形成用ｎ+ 型不純物注入層２２より深く、そして前記ラ
ッチアップ制御用ｐ型不純物注入層２０よりは浅く形成
される。
スクとして、ｐ- 型ウェル領域１９の不純物濃度より高
い高濃度のｐ型不純物のイオン注入を実施することによ
り、図１０（ａ）に示すように、ウェル領域１９内にラ
ッチアップ制御用のｐ型不純物注入層（第２不純物注入
層）２０とカソードオーミック接触用のｐ+ 型不純物注
入層（第３不純物注入層）２６を同時に形成する。この
とき、不純物注入工程は、図９（ｃ）に示された不純物
注入工程より高いエネルギを持って実行され、酸化膜の
除去部を通して形成される、ラッチアップ制御用のｐ型
不純物注入層２０は、前記ソース接合領域形成用ｎ+ 型
不純物注入層２２より深く形成される。また、酸化膜パ
ターン１５ａを通して形成されるカソードオーミック接
触用のｐ+ 型不純物注入層２６は、前記ソース接合領域
形成用ｎ+ 型不純物注入層２２より深く、そして前記ラ
ッチアップ制御用ｐ型不純物注入層２０よりは浅く形成
される。
【００４６】なお、この例ではソース接合領域形成用ｎ
+ 型不純物注入層２２の形成後、ラッチアップ制御用ｐ
型不純物注入層２０とカソードオーミック接触用ｐ+ 型
不純物注入層２６を形成したが、前記不純物注入層２
０，２６をまず形成した後、前記不純物注入層２２を形
成するようにしてもよい。
+ 型不純物注入層２２の形成後、ラッチアップ制御用ｐ
型不純物注入層２０とカソードオーミック接触用ｐ+ 型
不純物注入層２６を形成したが、前記不純物注入層２
０，２６をまず形成した後、前記不純物注入層２２を形
成するようにしてもよい。
【００４７】その後、熱拡散工程を実行する。すると、
不純物注入層２２，２０，２６の不純物イオンが同時に
拡散されて、図１０（ｂ）に示すようにウェル領域１９
内にｎ+ 型ソース接合領域２５とラッチ制御用のｐ型不
純物拡散領域２４とカソードオーミック接触領域２７が
形成される。このとき、前記不純物拡散領域２４は、熱
拡散時間と温度を適切に設定することにより、前記ｐ-
型ウェル領域１９内で前記ｎ+ 型ソース接合領域２５の
底部を覆い、しかし前記ゲート酸化膜１５の下部にある
チャンネルまでは延長されないように形成される。
不純物注入層２２，２０，２６の不純物イオンが同時に
拡散されて、図１０（ｂ）に示すようにウェル領域１９
内にｎ+ 型ソース接合領域２５とラッチ制御用のｐ型不
純物拡散領域２４とカソードオーミック接触領域２７が
形成される。このとき、前記不純物拡散領域２４は、熱
拡散時間と温度を適切に設定することにより、前記ｐ-
型ウェル領域１９内で前記ｎ+ 型ソース接合領域２５の
底部を覆い、しかし前記ゲート酸化膜１５の下部にある
チャンネルまでは延長されないように形成される。
【００４８】そして、このｐ型不純物拡散領域２４は前
記ｐ- 型ウェル領域１９より高い不純物濃度を持ってい
るので、ラッチアップ現象を防止することができる。す
なわち、前記ｎ+ 型ソース接合領域２５の下にラッチア
ップ制御用の不純物拡散領域２４が形成されていると、
前記ソース接合領域２５の下の抵抗値が少なくなり、前
記ｐ型不純物拡散領域２４と前記ｎ+ 型ソース接合領域
２５との電圧差が小さくなって、寄生ｎｐｎｐダイリス
タが作動することを防止することができる。なお、上記
の熱拡散工程は後続のＰＳＧ膜の形成工程と同時に実行
することもできる。
記ｐ- 型ウェル領域１９より高い不純物濃度を持ってい
るので、ラッチアップ現象を防止することができる。す
なわち、前記ｎ+ 型ソース接合領域２５の下にラッチア
ップ制御用の不純物拡散領域２４が形成されていると、
前記ソース接合領域２５の下の抵抗値が少なくなり、前
記ｐ型不純物拡散領域２４と前記ｎ+ 型ソース接合領域
２５との電圧差が小さくなって、寄生ｎｐｎｐダイリス
タが作動することを防止することができる。なお、上記
の熱拡散工程は後続のＰＳＧ膜の形成工程と同時に実行
することもできる。
【００４９】つづいて、前記酸化膜パターン１５ａを除
去した後、前記ゲートポリシリコン膜１６上を含んで全
表面にＰＳＧ膜２８を形成し図１０（ｂ）のようにパタ
ーニングして、前記カソードオーミック接触領域２７は
勿論のこと、前記ソース接合領域２５の一部表面が露出
されるコンタクトホールを形成し、つづいてコンタクト
ホールで前記両領域２７，２５に接続される金属電極２
９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２
８は、前記ゲートポリシリコン膜１６と前記金属電極２
９との電気的な接触を防止するために形成されるもので
ある。また前記ＰＳＧ膜２８の形成後、リフロー工程を
実行することによって、前記不純物注入層２２，２０形
成時に半導体層１４の表面に発生した損傷を補償するこ
とができる。すなわち、前記リフロー工程を高温で約２
０〜３０分間実行すると、イオン注入時に損傷された前
記半導体層１４の表面が再び均等になる。
去した後、前記ゲートポリシリコン膜１６上を含んで全
表面にＰＳＧ膜２８を形成し図１０（ｂ）のようにパタ
ーニングして、前記カソードオーミック接触領域２７は
勿論のこと、前記ソース接合領域２５の一部表面が露出
されるコンタクトホールを形成し、つづいてコンタクト
ホールで前記両領域２７，２５に接続される金属電極２
９を前記ＰＳＧ膜２８上に形成する。なお、ＰＳＧ膜２
８は、前記ゲートポリシリコン膜１６と前記金属電極２
９との電気的な接触を防止するために形成されるもので
ある。また前記ＰＳＧ膜２８の形成後、リフロー工程を
実行することによって、前記不純物注入層２２，２０形
成時に半導体層１４の表面に発生した損傷を補償するこ
とができる。すなわち、前記リフロー工程を高温で約２
０〜３０分間実行すると、イオン注入時に損傷された前
記半導体層１４の表面が再び均等になる。
【００５０】そして、上記のような第２の実施の形態に
よると、ラッチアップ制御用ｐ型不純物注入層２０とカ
ソードオーミック接触用ｎ+ 型不純物注入層２６を１回
のイオン注入工程によって同時に形成できるので、第１
の実施の形態の製造方法に比較してイオン注入工程の回
数を減すことができる効果を持っている。
よると、ラッチアップ制御用ｐ型不純物注入層２０とカ
ソードオーミック接触用ｎ+ 型不純物注入層２６を１回
のイオン注入工程によって同時に形成できるので、第１
の実施の形態の製造方法に比較してイオン注入工程の回
数を減すことができる効果を持っている。
【００５１】
【発明の効果】以上詳細に説明したように、本発明の電
力半導体装置及びその製造方法によれば、ｐ+ ウェル領
域を使用しないでラッチアップを改善でき、製造工程が
簡単になるとともに、チップサイズを縮小できる。
力半導体装置及びその製造方法によれば、ｐ+ ウェル領
域を使用しないでラッチアップを改善でき、製造工程が
簡単になるとともに、チップサイズを縮小できる。
【図１】本発明による電力半導体装置の実施の形態を示
す断面図。
す断面図。
【図２】本発明による電力半導体装置の製造方法の第１
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図３】本発明による電力半導体装置の製造方法の第１
の実施の形態を示し、図２に続く工程を示す断面図。
の実施の形態を示し、図２に続く工程を示す断面図。
【図４】本発明による電力半導体装置の製造方法の第１
の実施の形態を示し、図３に続く工程を示す断面図。
の実施の形態を示し、図３に続く工程を示す断面図。
【図５】本発明の製造方法の第１の実施の形態により製
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
【図６】本発明の製造方法の第１の実施の形態により製
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
【図７】本発明の製造方法の第１の実施の形態により製
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
造された電力半導体装置の一部の断面図および不純物濃
度分布図。
【図８】本発明による電力半導体装置の製造方法の第２
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図９】本発明による電力半導体装置の製造方法の第２
の実施の形態を示し、図８に続く工程を示す断面図。
の実施の形態を示し、図８に続く工程を示す断面図。
【図１０】本発明による電力半導体装置の製造方法の第
２の実施の形態を示し、図９に続く工程を示す断面図。
２の実施の形態を示し、図９に続く工程を示す断面図。
【図１１】従来の電力半導体装置を示す断面図。
１２ ｐ+ 型半導体基板 １３ ｎ+ 型バッファ層 １４ ｎ- 型半導体層 １５ ゲート酸化膜 １６ ゲートポリシリコン膜 １９ ｐ- 型ウェル領域 ２４ ｐ型不純物拡散領域 ２５ ｎ+ 型ソース接合領域 ２７ ｐ+ 型カソードオーミック接触領域 ２８ ＰＳＧ膜 ２９ 金属電極 １８ ｐ- 型不純物注入層 ２０ ｐ型不純物注入層 ２１ 窒化膜パターン ２２ ｎ+ 型不純物注入層 ２６ ｐ+ 型不純物注入層 １５′ 酸化膜 １５ａ 酸化膜パターン
Claims (6)
- 【請求項１】 高濃度の不純物がドープされた第１導電
型の半導体基板と、 前記第１導電型の半導体基板上に設けられた高濃度の不
純物がドープされた第２導電型のバッファ層と、 前記バッファ層上にエピタキシャル成長によって設けら
れた低濃度の第２導電型の半導体層と、 前記半導体層上にゲート酸化膜を介して設けられたゲー
トポリシリコン膜と、 前記ゲートポリシリコン膜間の前記半導体層表面部内に
設けられた低濃度の不純物がドープされた第１導電型の
ウェル領域と、 前記ウェル領域の表面部内に、前記ゲートポリシリコン
膜の下方部を部分的に含んで設けられた高濃度の不純物
ドープの第２導電型のソース接合領域と、 前記ウェル領域の表面部内に、前記ソース接合領域間で
形成された高濃度の不純物ドープの第１導電型のカソー
ドオーミック接触領域と、 前記ウェル領域内に、前記ソース接合領域の真下で前記
ソース接合領域の底部を覆って形成され、前記カソード
オーミック接触領域の不純物濃度より低いが、前記ウェ
ル領域の不純物濃度よりは濃度が高い不純物がドープさ
れた第１導電型の不純物拡散領域とを含む電力半導体装
置。 - 【請求項２】 高濃度の不純物がドープされた第１導電
型の半導体基板上に高濃度の不純物がドープされた第２
導電型のバッファ層を設ける工程と、 前記バッファ層上にエピタキシャル成長によって低濃度
の第２導電型の半導体層を設ける工程と、 前記半導体層上に酸化膜を介してポリシリコン膜を設け
る工程と、 前記ポリシリコン膜上に感光膜パターンを形成してウェ
ル形成領域を区切る工程と、 前記感光膜パターンをマスクとして使用して前記ポリシ
リコン膜と前記酸化膜を選択的に除去してゲート酸化膜
およびゲートポリシリコン膜を形成する工程と、 前記ゲートポリシリコン膜をマスクとして使用して不純
物イオンを前記半導体層に注入し、そして拡散により前
記半導体層内に第１導電型のウェル領域を設ける工程
と、 前記ウェル領域の表面上に窒化膜パターンを形成してラ
ッチアップ制御用不純物注入領域とソース接合領域形成
領域を画定する工程と、 前記ゲートポリシリコン膜と前記窒化膜パターンをマス
クとして、前記ウェル領域の不純物濃度より高い濃度の
第１導電型の不純物を前記ウェル領域内に注入して第１
不純物注入層を形成する工程と、 前記ゲートポリシリコン膜と前記窒化膜パターンをマス
クとして高濃度の第２導電型の不純物を前記ウェル領域
内に注入して第２不純物注入層を形成する工程と、 前記第１、第２不純物注入層を拡散させて前記ウェル領
域の不純物濃度より高い不純物濃度を有する第１導電型
の不純物拡散領域と第２導電型のソース接合領域を前記
ウェル領域内に設け、前記不純物拡散領域が前記ソース
接合領域の底部を覆うようにする工程と、 前記窒化膜パターンを除去した後、第１導電型の不純物
イオン注入により前記不純物拡散領域の不純物濃度より
高い不純物濃度を有する第１導電型のカソードオーミッ
ク接触領域を前記ウェル領域内に設ける工程と、 前記ゲートポリシリコン膜との電気的接触を防止する絶
縁膜を介して前記カソードオーミック接触領域上に金属
電極を設ける工程とを含む電力半導体装置の製造方法。 - 【請求項３】 請求項２記載の電力半導体装置の製造方
法において、前記第１導電型はｐ型であり、第２導電型
はｎ型であることを特徴とする電力半導体装置の製造方
法。 - 【請求項４】 半導体基板上に設けられた低濃度不純物
ドープの第１導電型ウェル領域と、このウェル領域内に
設けられた高濃度不純物ドープの第２導電型ソース接合
領域と、前記ウェル領域上にゲート酸化膜を介して設け
られたゲートポリシリコン膜とを有する電力半導体装置
において、 前記ウェル領域内に、前記ソース接合領域間で形成さ
れ、高濃度の不純物がドープされた第１導電型のカソー
ドオーミック接触領域と、 前記ウェル領域内に、前記ソース接合領域の底部を覆っ
て形成され、前記カソードオーミック接触領域の不純物
濃度より低いが、前記ウェル領域の不純物濃度よりは濃
度が高い不純物がドープされた第１導電型の不純物拡散
領域とを含むことを特徴とする電力半導体装置。 - 【請求項５】 半導体基板上に設けられた低濃度不純物
ドープの第１導電型ウェル領域と、このウェル領域内に
設けられた高濃度不純物ドープの第２導電型ソース接合
領域と、前記ウェル領域上にゲート酸化膜を介して設け
られたゲートポリシリコン膜とを有する電力半導体装置
の製造方法において、 前記ウェル領域内に、前記ソース接合領域間で、高濃度
不純物ドープの第１導電型カソードオーミック接触領域
を設ける工程と、 前記カソードオーミック接触領域の不純物濃度よりは低
く、前記ウェル領域の不純物濃度よりは高い不純物濃度
の第１導電型不純物拡散領域を前記ウェル領域内に前記
ソース接合領域の底部を覆って形成する工程とを含むこ
とを特徴とする電力半導体装置の製造方法。 - 【請求項６】 高濃度の不純物がドープされた第１導電
型の半導体基板上に高濃度の不純物がドープされた第２
導電型のバッファ層を形成する工程と、 前記バッファ層上にエピタキシャル成長によって低濃度
の第２導電型の半導体層を形成する工程と、 前記半導体層上に酸化膜を介してポリシリコン膜を形成
する工程と、 前記ポリシリコン膜上に感光膜パターンを形成してウェ
ル形成領域を画定する工程と、 前記感光膜パターンをマスクとして前記ポリシリコン膜
を選択的に除去してゲートポリシリコン膜を形成する工
程と、 前記感光膜パターンの除去後、前記ゲートポリシリコン
膜をマスクとして不純物イオンを注入して前記半導体層
内に第１導電型のウェル領域を形成する工程と、 前記ウェル領域表面上の前記酸化膜を選択的に除去し
て、ウェル領域表面上に酸化膜パターンを形成する工程
と、 前記ゲートポリシリコン膜と前記酸化膜パターンをマス
クとして高濃度の不純物イオンを注入して前記ウェル領
域内に第２導電型の第１不純物注入層を形成する工程
と、 前記ゲートポリシリコン膜をマスクとして不純物のイオ
ン注入を行って、前記酸化膜の除去部を通して形成され
る第１導電型の第２不純物注入層と前記酸化膜パターン
を通して形成される第１導電型の第３不純物注入層を前
記ウェル領域内に同時に形成し、しかも前記第２不純物
注入層は前記第１不純物注入層により下に形成し、前記
第３不純物注入層は前記第１不純物注入層よりは下、前
記第２不純物注入層よりは上に形成する工程と、 続いて熱処理をして前記第１、第２、第３不純物注入層
の不純物を拡散させて、前記ウェル領域内にソース接合
領域、ラッチアップ制御用不純物拡散領域およびカソー
ドオーミック接触領域を形成し、ラッチアップ制御用不
純物拡散領域はソース接合領域の底部を覆って形成する
工程と、 前記ゲートポリシリコン膜との電気的接触を防止する絶
縁膜を介して前記カソードオーミック接触領域上に金属
電極を形成する工程とを含む電力半導体装置の製造方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960006994A KR100206193B1 (ko) | 1996-03-15 | 1996-03-15 | 전력반도체장치 및 그의 제조방법 |
| KR1996P-6994 | 1996-04-10 | ||
| KR1996P-10830 | 1996-04-10 | ||
| KR1019960010830A KR0173964B1 (ko) | 1996-04-10 | 1996-04-10 | 래치업 제어구조를 갖는 전력반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=26631679
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06363997A Expired - Fee Related JP4030148B2 (ja) | 1996-03-15 | 1997-03-17 | 電力半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
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| CN (1) | CN1094658C (ja) |
| DE (1) | DE19710731B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271040B2 (en) | 2000-05-15 | 2007-09-18 | Kabushiki Kaisha Toshiba | Electrode contact section of semiconductor device |
| JP2010027719A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 電力用半導体装置 |
Families Citing this family (7)
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|---|---|---|---|---|
| DE19750413A1 (de) * | 1997-11-14 | 1999-05-20 | Asea Brown Boveri | Bipolartransistor mit isolierter Steuerelektrode (IGBT) |
| DE19945639A1 (de) * | 1999-09-23 | 2001-04-05 | Abb Semiconductors Ag | Bipolartransistor mit isolierter Gateelektrode (IGBT) |
| GB0126215D0 (en) * | 2001-11-01 | 2002-01-02 | Koninkl Philips Electronics Nv | Field effect transistor on insulating layer and manufacturing method |
| KR100964400B1 (ko) * | 2003-10-01 | 2010-06-17 | 삼성전자주식회사 | 반도체 소자의 콘택 구조체 |
| CN101901830B (zh) * | 2009-11-09 | 2012-02-22 | 苏州博创集成电路设计有限公司 | 绝缘体上硅的正反导通横向绝缘栅双极晶体管 |
| CN102842502B (zh) * | 2011-06-22 | 2015-05-13 | 中国科学院微电子研究所 | 绝缘栅双极晶体管及其制作方法 |
| CN102856353B (zh) * | 2011-06-27 | 2015-08-26 | 中国科学院微电子研究所 | 微穿通型igbt器件及其制作方法 |
-
1997
- 1997-03-14 DE DE19710731A patent/DE19710731B4/de not_active Expired - Fee Related
- 1997-03-15 CN CN97111663.6A patent/CN1094658C/zh not_active Expired - Fee Related
- 1997-03-17 JP JP06363997A patent/JP4030148B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271040B2 (en) | 2000-05-15 | 2007-09-18 | Kabushiki Kaisha Toshiba | Electrode contact section of semiconductor device |
| JP2010027719A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 電力用半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19710731A1 (de) | 1997-10-30 |
| JP4030148B2 (ja) | 2008-01-09 |
| DE19710731B4 (de) | 2006-02-16 |
| CN1164766A (zh) | 1997-11-12 |
| CN1094658C (zh) | 2002-11-20 |
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