JPH08340103A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JPH08340103A JPH08340103A JP8049033A JP4903396A JPH08340103A JP H08340103 A JPH08340103 A JP H08340103A JP 8049033 A JP8049033 A JP 8049033A JP 4903396 A JP4903396 A JP 4903396A JP H08340103 A JPH08340103 A JP H08340103A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ＩＧＢＴを有する電力用半導体装置のオン電
圧、安全動作領域及びラッチアップ耐量を改善する。 【解決手段】電力用半導体装置は複数のＩＧＢＴを具備
し、ゲート電極６及びソース電極８が交互に配設され
る。隣り合う２つのＩＧＢＴ１０１、１０２において
は、ゲート電極６がソース電極８、８間に位置し、次に
隣り合う２つのＩＧＢＴ１０２、１０３においては、ソ
ース電極８がゲート電極６、６間に位置する。ゲート電
極６の幅をＬG 、Ｐ型ベース層３の深さをＤB 、Ｐ型ベ
ース層３とＰ型エミッタ層１とで挟まれた部分のＮ型ベ
ース層１の厚さをＷB 、隣接するゲート電極６間の距離
をＬS とした時、６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及
び１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件が満される。
圧、安全動作領域及びラッチアップ耐量を改善する。 【解決手段】電力用半導体装置は複数のＩＧＢＴを具備
し、ゲート電極６及びソース電極８が交互に配設され
る。隣り合う２つのＩＧＢＴ１０１、１０２において
は、ゲート電極６がソース電極８、８間に位置し、次に
隣り合う２つのＩＧＢＴ１０２、１０３においては、ソ
ース電極８がゲート電極６、６間に位置する。ゲート電
極６の幅をＬG 、Ｐ型ベース層３の深さをＤB 、Ｐ型ベ
ース層３とＰ型エミッタ層１とで挟まれた部分のＮ型ベ
ース層１の厚さをＷB 、隣接するゲート電極６間の距離
をＬS とした時、６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及
び１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件が満される。
Description
【０００１】
【発明の属する技術分野】本発明は大電力を制御するた
めの電力用半導体装置に関する。
めの電力用半導体装置に関する。
【０００２】
【従来の技術】電力制御用の半導体回路素子としてＩＧ
ＢＴ（Insulated Gate Bipolar Transistor ）がある。
ＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特
性とバイポーラトランジスタの高出力特性とを兼ね備え
た新しい高耐圧回路素子であり、近年、インバータやス
イッチング電源等のパワーエレクトロニクスの分野で多
く利用されている。
ＢＴ（Insulated Gate Bipolar Transistor ）がある。
ＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特
性とバイポーラトランジスタの高出力特性とを兼ね備え
た新しい高耐圧回路素子であり、近年、インバータやス
イッチング電源等のパワーエレクトロニクスの分野で多
く利用されている。
【０００３】図１８は、従来のＩＧＢＴを示す断面図で
ある。図１８において、高抵抗のＮ型ベース層８１の表
面内にＰ型ベース層８３が選択的に形成される。Ｐ型ベ
ース層８３の表面内には、低抵抗のＮ型ソース層８４が
選択的に形成される。Ｎ型ソース層８４とＮ型ベース層
８１とで挟まれたＰ型ベース層８３上には、ゲート絶縁
膜８５を介して、ゲート電極８６が配設される。ゲート
電極８６は隣接する２つのＩＧＢＴのゲート電極が一体
化されたものである。また、Ｎ型ソース層８４及びＰ型
ベース層８３の両方にコンタクトするようにソース電極
８８が配設される。一方、Ｎ型ベース層８１の裏面には
Ｐ型エミッタ層８２が形成される。Ｐ型エミッタ層８２
上にはドレイン電極８７が配設される。
ある。図１８において、高抵抗のＮ型ベース層８１の表
面内にＰ型ベース層８３が選択的に形成される。Ｐ型ベ
ース層８３の表面内には、低抵抗のＮ型ソース層８４が
選択的に形成される。Ｎ型ソース層８４とＮ型ベース層
８１とで挟まれたＰ型ベース層８３上には、ゲート絶縁
膜８５を介して、ゲート電極８６が配設される。ゲート
電極８６は隣接する２つのＩＧＢＴのゲート電極が一体
化されたものである。また、Ｎ型ソース層８４及びＰ型
ベース層８３の両方にコンタクトするようにソース電極
８８が配設される。一方、Ｎ型ベース層８１の裏面には
Ｐ型エミッタ層８２が形成される。Ｐ型エミッタ層８２
上にはドレイン電極８７が配設される。
【０００４】このように構成されたＩＧＢＴの動作は、
以下の通りである。即ち、ターンオン時には、ゲート電
極８６にソース電極８８に対して正の電圧（正バイアス
電圧）を印加する。ゲート電極８６に正バイアス電圧が
印加されると、ゲート電極８６の下部のＰ型ベース層８
３の表面内にＮ型チャネルが形成される。これにより、
Ｎ型ソース層８４とＮ型ベース層８１とが短絡する。
以下の通りである。即ち、ターンオン時には、ゲート電
極８６にソース電極８８に対して正の電圧（正バイアス
電圧）を印加する。ゲート電極８６に正バイアス電圧が
印加されると、ゲート電極８６の下部のＰ型ベース層８
３の表面内にＮ型チャネルが形成される。これにより、
Ｎ型ソース層８４とＮ型ベース層８１とが短絡する。
【０００５】この結果、Ｎ型ソース層８４からＮ型ベー
ス層８１に電子が注入され、電子電流が流れるようにな
り、電子電流に応じた量の正孔がＰ型エミッタ層８２か
らＮ型ベース層８１に注入される。これにより、Ｎ型ベ
ース層８１は導電変調を起こして低抵抗になり、ソース
・ドレイン間に主電流が流れるようになる。
ス層８１に電子が注入され、電子電流が流れるようにな
り、電子電流に応じた量の正孔がＰ型エミッタ層８２か
らＮ型ベース層８１に注入される。これにより、Ｎ型ベ
ース層８１は導電変調を起こして低抵抗になり、ソース
・ドレイン間に主電流が流れるようになる。
【０００６】一方、ターンオフ時には、ゲート電極８５
にソース電極８８に対してゼロまたは負の電圧（負バイ
アス電圧）を印加する。これにより、上記Ｎ型チャネル
が消滅し、Ｎ型エミッタ層８４からＮ型ベース層８１に
電子が注入されなくなる。この結果、Ｎ型ベース層８１
は導電変調を起こさなくなり、やがてＩＧＢＴは非導通
状態になる。
にソース電極８８に対してゼロまたは負の電圧（負バイ
アス電圧）を印加する。これにより、上記Ｎ型チャネル
が消滅し、Ｎ型エミッタ層８４からＮ型ベース層８１に
電子が注入されなくなる。この結果、Ｎ型ベース層８１
は導電変調を起こさなくなり、やがてＩＧＢＴは非導通
状態になる。
【０００７】ところで、この種のＩＧＢＴには以下のよ
うな問題がある。即ち、ＩＧＢＴはサイリスタなどと比
較すると、カソード（ソース）側からのキャリア（電
子）の注入が少ないため、オン電圧が高くなる。耐圧が
高いものほど基板は厚くなるのでオン電圧は高くなる。
そして、ある程度以上の厚さになると極端にオン電圧が
高くなり、電力損失が大きくなる。このため、従来のＩ
ＧＢＴの耐圧は高々２ｋＶ程度である。更に、ゲート電
極間の距離はゲート電極幅と同程度であり、飽和電流が
大きいため、ＩＧＢＴがラッチアップして制御不能にな
りやすいという問題がある。
うな問題がある。即ち、ＩＧＢＴはサイリスタなどと比
較すると、カソード（ソース）側からのキャリア（電
子）の注入が少ないため、オン電圧が高くなる。耐圧が
高いものほど基板は厚くなるのでオン電圧は高くなる。
そして、ある程度以上の厚さになると極端にオン電圧が
高くなり、電力損失が大きくなる。このため、従来のＩ
ＧＢＴの耐圧は高々２ｋＶ程度である。更に、ゲート電
極間の距離はゲート電極幅と同程度であり、飽和電流が
大きいため、ＩＧＢＴがラッチアップして制御不能にな
りやすいという問題がある。
【０００８】
【発明が解決しようとする課題】上述の如く、従来のＩ
ＧＢＴにあっては、ソース側からのキャリアの注入が少
ないため、オン電圧が高い。また、ゲート電極間の距離
がゲート電極幅と同程度であるため、ラッチアップ耐量
（ラッチアップが開始する電流）が低下する。
ＧＢＴにあっては、ソース側からのキャリアの注入が少
ないため、オン電圧が高い。また、ゲート電極間の距離
がゲート電極幅と同程度であるため、ラッチアップ耐量
（ラッチアップが開始する電流）が低下する。
【０００９】従って、本発明は、従来よりもオン電圧の
低い電力用半導体装置を提供することを目的する。本発
明はまた、従来よりもオン電圧、安全動作領域及びラッ
チアップ耐量が改善された電力用半導体装置を提供する
ことを目的とする。本発明はまた、高耐圧、特に３ｋＶ
以上の耐圧仕様で利用可能な電力用半導体装置を提供す
ることを目的とする。
低い電力用半導体装置を提供することを目的する。本発
明はまた、従来よりもオン電圧、安全動作領域及びラッ
チアップ耐量が改善された電力用半導体装置を提供する
ことを目的とする。本発明はまた、高耐圧、特に３ｋＶ
以上の耐圧仕様で利用可能な電力用半導体装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の視点は、
並設された複数の回路素子を有する電力用半導体装置で
あって、前記回路素子の夫々が、第１導電型エミッタ層
と、前記第１導電型エミッタ層上に配設された第２導電
型ベース層と、前記第２導電型ベース層の表面内に形成
された第１導電型ベース層と、前記第１導電型ベース層
の表面内に形成された第２導電型ソース層と、前記第２
導電型ソース層と前記第２導電型ベース層とで挟まれた
前記第１導電型ベース層上にゲート絶縁膜を介して配設
されたゲート電極部分と、前記第２導電型ソース層及び
前記第１導電型ベース層にコンタクトするソース電極部
分と、前記第１導電型エミッタ層にコンタクトするドレ
イン電極部分と、を具備し、前記ゲート電極部分は、前
記回路素子の２つの回路素子ごとに一体化されてゲート
電極を構成し、前記ゲート電極の幅をＬG 、前記第１導
電型ベース層の深さをＤB 、前記第１導電型ベース層と
前記第１導電型エミッタ層とで挟まれた部分の前記第２
導電型ベース層の厚さをＷB 、前記ゲート電極間の距離
をＬS とした時、６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及
び１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件を満たすこと
を特徴とする。
並設された複数の回路素子を有する電力用半導体装置で
あって、前記回路素子の夫々が、第１導電型エミッタ層
と、前記第１導電型エミッタ層上に配設された第２導電
型ベース層と、前記第２導電型ベース層の表面内に形成
された第１導電型ベース層と、前記第１導電型ベース層
の表面内に形成された第２導電型ソース層と、前記第２
導電型ソース層と前記第２導電型ベース層とで挟まれた
前記第１導電型ベース層上にゲート絶縁膜を介して配設
されたゲート電極部分と、前記第２導電型ソース層及び
前記第１導電型ベース層にコンタクトするソース電極部
分と、前記第１導電型エミッタ層にコンタクトするドレ
イン電極部分と、を具備し、前記ゲート電極部分は、前
記回路素子の２つの回路素子ごとに一体化されてゲート
電極を構成し、前記ゲート電極の幅をＬG 、前記第１導
電型ベース層の深さをＤB 、前記第１導電型ベース層と
前記第１導電型エミッタ層とで挟まれた部分の前記第２
導電型ベース層の厚さをＷB 、前記ゲート電極間の距離
をＬS とした時、６０μｍ≦ＬG 、５≦ＬG ／ＬS 、及
び１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件を満たすこと
を特徴とする。
【００１１】本発明の第２の視点は、第１の視点に係る
電力用半導体装置において、前記第２導電型ベース層の
表面内で且つ前記ゲート電極の下に形成された低抵抗の
第２導電型半導体層を更に具備することを特徴とする。
電力用半導体装置において、前記第２導電型ベース層の
表面内で且つ前記ゲート電極の下に形成された低抵抗の
第２導電型半導体層を更に具備することを特徴とする。
【００１２】本発明の第３の視点は、並設された複数の
回路素子を有する電力用半導体装置であって、前記回路
素子の夫々が、第１導電型エミッタ層と、前記第１導電
型エミッタ層上に配設された第２導電型ベース層と、前
記第２導電型ベース層の表面内に形成された第１導電型
ベース層と、前記第１導電型ベース層の表面内に形成さ
れた第２導電型ソース層と、前記第２導電型ソース層と
前記第２導電型ベース層とで挟まれた前記第１導電型ベ
ース層上にゲート絶縁膜を介して配設されたゲート電極
部分と、前記第２導電型ソース層及び前記第１導電型ベ
ース層にコンタクトするソース電極部分と、前記第１導
電型エミッタ層にコンタクトするドレイン電極部分と、
前記第２導電型ベース層と前記第２導電型ソース層とで
挟まれた前記第１導電型ベース層の表面内に形成された
高移動度半導体層と、を具備することを特徴とする。
回路素子を有する電力用半導体装置であって、前記回路
素子の夫々が、第１導電型エミッタ層と、前記第１導電
型エミッタ層上に配設された第２導電型ベース層と、前
記第２導電型ベース層の表面内に形成された第１導電型
ベース層と、前記第１導電型ベース層の表面内に形成さ
れた第２導電型ソース層と、前記第２導電型ソース層と
前記第２導電型ベース層とで挟まれた前記第１導電型ベ
ース層上にゲート絶縁膜を介して配設されたゲート電極
部分と、前記第２導電型ソース層及び前記第１導電型ベ
ース層にコンタクトするソース電極部分と、前記第１導
電型エミッタ層にコンタクトするドレイン電極部分と、
前記第２導電型ベース層と前記第２導電型ソース層とで
挟まれた前記第１導電型ベース層の表面内に形成された
高移動度半導体層と、を具備することを特徴とする。
【００１３】本発明の第４の視点は、第３の視点に係る
電力用半導体装置において、前記ゲート電極部分は、前
記回路素子の２つの回路素子ごとに一体化されてゲート
電極を構成し、前記ゲート電極の幅をＬG 、前記ゲート
電極間の距離をＬS とした時、６０μｍ≦ＬG 、及び５
≦ＬG ／ＬS の条件を満たすことを特徴とする。
電力用半導体装置において、前記ゲート電極部分は、前
記回路素子の２つの回路素子ごとに一体化されてゲート
電極を構成し、前記ゲート電極の幅をＬG 、前記ゲート
電極間の距離をＬS とした時、６０μｍ≦ＬG 、及び５
≦ＬG ／ＬS の条件を満たすことを特徴とする。
【００１４】本発明の第５の視点は、第４の視点に係る
電力用半導体装置において、前記第１導電型ベース層の
深さをＤB 、前記第１導電型ベース層と前記第１導電型
エミッタ層とで挟まれた部分の前記第２導電型ベース層
の厚さをＷB とした時、１≦ＬG 2 ／（ＤB ・ＷB ）≦
９の条件を満たすことを特徴とする。
電力用半導体装置において、前記第１導電型ベース層の
深さをＤB 、前記第１導電型ベース層と前記第１導電型
エミッタ層とで挟まれた部分の前記第２導電型ベース層
の厚さをＷB とした時、１≦ＬG 2 ／（ＤB ・ＷB ）≦
９の条件を満たすことを特徴とする。
【００１５】前記低抵抗の第２導電型半導体層の不純物
濃度のピーク値は、３×１０14ｃｍ-3以上であればよい
が、１×１０15ｃｍ-3以上であることがより好ましい。
また、前記低抵抗の第２導電型半導体層の深さ（厚さ）
は、前記第１導電型ベース層の深さ（厚さ）の１／２以
上であればよいが、前記第１導電型ベース層の深さ（厚
さ）と同じであることがより好ましい。
濃度のピーク値は、３×１０14ｃｍ-3以上であればよい
が、１×１０15ｃｍ-3以上であることがより好ましい。
また、前記低抵抗の第２導電型半導体層の深さ（厚さ）
は、前記第１導電型ベース層の深さ（厚さ）の１／２以
上であればよいが、前記第１導電型ベース層の深さ（厚
さ）と同じであることがより好ましい。
【００１６】本発明者の研究によれば、６０μｍ≦Ｌ
G 、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定することに
より、オン電圧の低下を図れることが判明した。また、
近年の微細加工技術を用いることにより、ＬG に対して
ＬS を十分に小さくでき（５≦ＬG ／ＬS ）、これによ
り、オン電圧の上昇を招くことなく、飽和電流をラッチ
アップ電流以下に抑えることができ、安全動作領域の拡
大を図れることが判明した。従って、上記知見に基づい
た本発明の第１及び第２の視点によれば、従来よりも、
オン電圧は下がり、安全動作領域は拡大する。
G 、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定することに
より、オン電圧の低下を図れることが判明した。また、
近年の微細加工技術を用いることにより、ＬG に対して
ＬS を十分に小さくでき（５≦ＬG ／ＬS ）、これによ
り、オン電圧の上昇を招くことなく、飽和電流をラッチ
アップ電流以下に抑えることができ、安全動作領域の拡
大を図れることが判明した。従って、上記知見に基づい
た本発明の第１及び第２の視点によれば、従来よりも、
オン電圧は下がり、安全動作領域は拡大する。
【００１７】また、本発明の第３乃至第５の視点によれ
ば、ソース側のキャリアは前記高移動度半導体層を介し
て前記第１導電型ベース層に注入されるので、キャリア
は従来よりも高速に前記第１導電型ベース層に注入され
る。このため、単位時間当たりに前記第１導電型ベース
層に注入されるキャリアの量が多くなり、キャリアの注
入効率が高くなるので、従来よりもオン電圧を下げるこ
とができる。
ば、ソース側のキャリアは前記高移動度半導体層を介し
て前記第１導電型ベース層に注入されるので、キャリア
は従来よりも高速に前記第１導電型ベース層に注入され
る。このため、単位時間当たりに前記第１導電型ベース
層に注入されるキャリアの量が多くなり、キャリアの注
入効率が高くなるので、従来よりもオン電圧を下げるこ
とができる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。なお、以下の実施の形態で
は、第１導電型をＰ型、第２導電型をＮ型とする。図１
は本発明の実施の形態に係る電力用半導体装置の要部
（ＩＧＢＴ部）を示す断面図である。本実施の形態の電
力用半導体装置は横並び配列された複数のＩＧＢＴ（回
路素子）を具備する。これらのＩＧＢＴのゲート電極６
及びソース電極８は交互に配設される。図１図示の如
く、ある１つのＩＧＢＴ１０２に注目すると、そのゲー
ト電極部分６ｂは一方側に隣接する別のＩＧＢＴ１０１
のゲート電極部分６ａと一体となってゲート電極６を構
成し、またソース電極部分８ｂは他方側に隣接する別の
ＩＧＢＴの１０３のソース電極部分８ｃと一体となって
ソース電極８を構成する。従って、隣り合う２つのＩＧ
ＢＴ１０１、１０２においては、ゲート電極６がＩＧＢ
Ｔ１０１、１０２のソース電極８、８間に位置し、次に
隣り合う２つのＩＧＢＴ１０２、１０３においては、ソ
ース電極８がＩＧＢＴ１０２、１０３のゲート電極６、
６間に位置することとなる。
の実施の形態を説明する。なお、以下の実施の形態で
は、第１導電型をＰ型、第２導電型をＮ型とする。図１
は本発明の実施の形態に係る電力用半導体装置の要部
（ＩＧＢＴ部）を示す断面図である。本実施の形態の電
力用半導体装置は横並び配列された複数のＩＧＢＴ（回
路素子）を具備する。これらのＩＧＢＴのゲート電極６
及びソース電極８は交互に配設される。図１図示の如
く、ある１つのＩＧＢＴ１０２に注目すると、そのゲー
ト電極部分６ｂは一方側に隣接する別のＩＧＢＴ１０１
のゲート電極部分６ａと一体となってゲート電極６を構
成し、またソース電極部分８ｂは他方側に隣接する別の
ＩＧＢＴの１０３のソース電極部分８ｃと一体となって
ソース電極８を構成する。従って、隣り合う２つのＩＧ
ＢＴ１０１、１０２においては、ゲート電極６がＩＧＢ
Ｔ１０１、１０２のソース電極８、８間に位置し、次に
隣り合う２つのＩＧＢＴ１０２、１０３においては、ソ
ース電極８がＩＧＢＴ１０２、１０３のゲート電極６、
６間に位置することとなる。
【００１９】図１において、高抵抗のＮ型ベース層１の
裏面内にＰ型エミッタ層２が選択的に形成される。Ｎ型
ベース層１の表面内には、低抵抗のＮ型拡散層９が形成
される。Ｎ型拡散層９の表面内には、Ｐ型ベース層３が
選択的に形成される。換言すれば、隣接するＰ型ベース
層３の間のゲート電極６の直下のＮ型ベース層１の表面
内には、低抵抗のＮ型拡散層９が形成される。
裏面内にＰ型エミッタ層２が選択的に形成される。Ｎ型
ベース層１の表面内には、低抵抗のＮ型拡散層９が形成
される。Ｎ型拡散層９の表面内には、Ｐ型ベース層３が
選択的に形成される。換言すれば、隣接するＰ型ベース
層３の間のゲート電極６の直下のＮ型ベース層１の表面
内には、低抵抗のＮ型拡散層９が形成される。
【００２０】低抵抗のＮ型拡散層９の深さは、図１図示
の如く、Ｐ型ベース層３のそれと同じであることが適切
である。しかし、これは、少なくともＰ型ベース層３の
深さの１／２より深ければよい。
の如く、Ｐ型ベース層３のそれと同じであることが適切
である。しかし、これは、少なくともＰ型ベース層３の
深さの１／２より深ければよい。
【００２１】Ｐ型ベース層３の表面内には、低抵抗のＮ
型ソース層４が選択的に形成される。Ｎ型ソース層４と
Ｎ型ベース層１（Ｎ型拡散層９）とで挟まれたＰ型ベー
ス層３上には、ゲート絶縁膜５を介して、ゲート電極６
が配設される。また、Ｎ型ソース層４及びＰ型ベース層
３の両方にコンタクトするようにソース電極８が配設さ
れる。
型ソース層４が選択的に形成される。Ｎ型ソース層４と
Ｎ型ベース層１（Ｎ型拡散層９）とで挟まれたＰ型ベー
ス層３上には、ゲート絶縁膜５を介して、ゲート電極６
が配設される。また、Ｎ型ソース層４及びＰ型ベース層
３の両方にコンタクトするようにソース電極８が配設さ
れる。
【００２２】ここで、図１の中央に示される１つのゲー
ト電極６は、隣り合う２つのＩＧＢＴ１０１、１０２の
ゲート電極として機能する。即ち、ＩＧＢＴ１０１、１
０２のゲート電極６ａ、６ｂはＰ型ベース層３からＮ型
ベース層１（Ｎ型拡散層９）にまで延在して一体化され
る。
ト電極６は、隣り合う２つのＩＧＢＴ１０１、１０２の
ゲート電極として機能する。即ち、ＩＧＢＴ１０１、１
０２のゲート電極６ａ、６ｂはＰ型ベース層３からＮ型
ベース層１（Ｎ型拡散層９）にまで延在して一体化され
る。
【００２３】一方、Ｐ型エミッタ層２にコンタクトする
ようにドレイン電極７が配設される。このように構成さ
れた電力用半導体装置によれば、Ｎ型拡散層９が電子の
注入を促進するので、オン電圧を下げることができる。
ようにドレイン電極７が配設される。このように構成さ
れた電力用半導体装置によれば、Ｎ型拡散層９が電子の
注入を促進するので、オン電圧を下げることができる。
【００２４】ここで、Ｎ型拡散層９の不純物濃度のピー
ク値は３×１０14ｃｍ-3以上が望ましい。特に、本実施
の形態のようにＮ型チャネルのＩＧＢＴの場合には、１
×１０15ｃｍ-3以上が望ましい。また、上記不純物濃度
はＮ型ソース層４直下のＰ型ベース層３の不純物濃度の
ピーク値を越えてはいけない。
ク値は３×１０14ｃｍ-3以上が望ましい。特に、本実施
の形態のようにＮ型チャネルのＩＧＢＴの場合には、１
×１０15ｃｍ-3以上が望ましい。また、上記不純物濃度
はＮ型ソース層４直下のＰ型ベース層３の不純物濃度の
ピーク値を越えてはいけない。
【００２５】上記値（１×１０15ｃｍ-3）は次式より得
られる。Ｎ型ベース層１内部の正孔密度ｎh は次式で表
せれる。 ｎh ＝Ｎp ・ｅｘｐ（ＷB ／（Ｄh ・τ）1/2 ） ここで、Ｎp はＰ型エミッタ層２の不純物濃度のピーク
値、ＷB はＰ型ベース層３とＰ型エミッタ層２とで挟ま
れた部分のＮ型ベース層１の厚さ、Ｄh は正孔の拡散係
数、τは高注入状態でのキャリアライフタイムを示す。
られる。Ｎ型ベース層１内部の正孔密度ｎh は次式で表
せれる。 ｎh ＝Ｎp ・ｅｘｐ（ＷB ／（Ｄh ・τ）1/2 ） ここで、Ｎp はＰ型エミッタ層２の不純物濃度のピーク
値、ＷB はＰ型ベース層３とＰ型エミッタ層２とで挟ま
れた部分のＮ型ベース層１の厚さ、Ｄh は正孔の拡散係
数、τは高注入状態でのキャリアライフタイムを示す。
【００２６】正孔密度ｎh よりもＮ型拡散層９の不純物
濃度のピーク値が高くないと、Ｎ型拡散層９は正孔に埋
め尽くされてしまう。従って、Ｎ型拡散層９の不純物濃
度のピーク値が正孔密度ｎh よりも小さい場合には、キ
ャリアの注入を十分に行なえず、ＩＧＢＴの導通特性を
改善できなくなる。
濃度のピーク値が高くないと、Ｎ型拡散層９は正孔に埋
め尽くされてしまう。従って、Ｎ型拡散層９の不純物濃
度のピーク値が正孔密度ｎh よりも小さい場合には、キ
ャリアの注入を十分に行なえず、ＩＧＢＴの導通特性を
改善できなくなる。
【００２７】これに対して、Ｎ型拡散層９の不純物濃度
のピーク値が正孔密度ｎh よりも高い場合には、Ｎ型拡
散層９は正孔に対してエミッタとして働き、電子注入効
率が増大する。各パラメータは装置構造や利用条件によ
りほぼ一意的に決まるが、その値は約１×１０15ｃｍ-3
になり、上記値が得られる。
のピーク値が正孔密度ｎh よりも高い場合には、Ｎ型拡
散層９は正孔に対してエミッタとして働き、電子注入効
率が増大する。各パラメータは装置構造や利用条件によ
りほぼ一意的に決まるが、その値は約１×１０15ｃｍ-3
になり、上記値が得られる。
【００２８】なお、Ｐ型チャネルのＩＧＢＴの場合に
は、低抵抗のＮ型拡散層９は低抵抗のＰ型拡散層とな
り、その不純物濃度のピーク値は３×１０14ｃｍ-3以上
が望ましい。
は、低抵抗のＮ型拡散層９は低抵抗のＰ型拡散層とな
り、その不純物濃度のピーク値は３×１０14ｃｍ-3以上
が望ましい。
【００２９】また、ゲート電極６の幅ＬG はＩＧＢＴの
導通特性を決める上で重要なパラメータである。ゲート
電極６の幅ＬG が長すぎると、ＩＧＢＴのチャネル密度
が低下して導通特性が悪化するばかりか、ゲート容量の
増加、コストの上昇、制御性の劣化等の問題も発生する
可能性がある。
導通特性を決める上で重要なパラメータである。ゲート
電極６の幅ＬG が長すぎると、ＩＧＢＴのチャネル密度
が低下して導通特性が悪化するばかりか、ゲート容量の
増加、コストの上昇、制御性の劣化等の問題も発生する
可能性がある。
【００３０】一方、ゲート電極６の幅ＬG が短すぎる
と、Ｐ型ドレイン層２から注入された正孔がＰ型ベース
層３にバイパスされ、高抵抗のＮ型ベース層１に蓄積さ
れず、導通特性が悪化する。
と、Ｐ型ドレイン層２から注入された正孔がＰ型ベース
層３にバイパスされ、高抵抗のＮ型ベース層１に蓄積さ
れず、導通特性が悪化する。
【００３１】本発明者の研究によれば、チャネル密度及
びキャリア蓄積を改善し、オン電圧を下げるためには、
Ｎ型拡散層９の有無に関係なく、ゲート電極６の幅ＬG
を下記の不等式を満たすように設計すればよいことが判
明した。
びキャリア蓄積を改善し、オン電圧を下げるためには、
Ｎ型拡散層９の有無に関係なく、ゲート電極６の幅ＬG
を下記の不等式を満たすように設計すればよいことが判
明した。
【００３２】１≦ＬG 2 ／（ＤB ・ＷB ） ここで、ＤB はＰ型ベース層３の深さを示している。こ
の不等式は以下のようにして得られる。
の不等式は以下のようにして得られる。
【００３３】導電変調が起こった状態におけるＩＧＢＴ
の電流密度ｉは、 ｉ＝ｑ・ｎ・ＶF ・（μe ＋μh ）／ＷB …（１） で表される。
の電流密度ｉは、 ｉ＝ｑ・ｎ・ＶF ・（μe ＋μh ）／ＷB …（１） で表される。
【００３４】ここで、ｑは素電荷量、ｎは電子及び正孔
のキャリア密度、ＶF はオン電圧、μe は電子の移動
度、μh は正孔の移動度を示している。また、導通時の
実効的なＰ型ベース層３のシート抵抗Ｒは、 Ｒ＝１／（ｑ・μh ・ｎ・ＤB ） …（２） で表される。
のキャリア密度、ＶF はオン電圧、μe は電子の移動
度、μh は正孔の移動度を示している。また、導通時の
実効的なＰ型ベース層３のシート抵抗Ｒは、 Ｒ＝１／（ｑ・μh ・ｎ・ＤB ） …（２） で表される。
【００３５】シート抵抗Ｒによる正孔電流の電圧降下が
接合電圧Ｖj 以上であればよいから、 ｉ・Ｒ・ＬG 2 ／３２≧Ｖj …（３） となる。
接合電圧Ｖj 以上であればよいから、 ｉ・Ｒ・ＬG 2 ／３２≧Ｖj …（３） となる。
【００３６】式（１）〜（３）を用いれば、 ＬG 2 ／（ＤB ・ＷB ）≧３２Ｖj ・μh ／（ＶF ・（μe ＋μh ）） と表される。 …（４） ここで、装置材料としてシリコンを用いた場合には、μ
h ／（μe ＋μh ）が約０．２５、Ｖj が約０．６Ｖで
あり、また、電力用半導体装置が通常利用される範囲で
はＶF が約４Ｖであることを考慮すると、式（４）は、 １≦ＬG 2 ／（ＤB ・ＷB ） となる。
h ／（μe ＋μh ）が約０．２５、Ｖj が約０．６Ｖで
あり、また、電力用半導体装置が通常利用される範囲で
はＶF が約４Ｖであることを考慮すると、式（４）は、 １≦ＬG 2 ／（ＤB ・ＷB ） となる。
【００３７】また、ＬG 2 ／（ＤB ・ＷB ）の値が大き
すぎると、図１０図示の如く、チャネルが減少し、やは
り導通特性が劣化する。図１０による現在得られる知見
によると、チャネルの減少を防止するには、ＬG 2 ／
（ＤB ・ＷB ）の値が９を超えないように設定するとよ
い。従って、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定す
ることが好ましい。
すぎると、図１０図示の如く、チャネルが減少し、やは
り導通特性が劣化する。図１０による現在得られる知見
によると、チャネルの減少を防止するには、ＬG 2 ／
（ＤB ・ＷB ）の値が９を超えないように設定するとよ
い。従って、１≦ＬG 2 ／（ＤB ・ＷB ）≦９に設定す
ることが好ましい。
【００３８】また、ＬG があまり短いと、正孔がバイパ
スされやすくなり、キャリアの蓄積が起こりにくい。特
に、耐圧が３ｋＶを越えるような装置の場合、通電特性
にとってこのことは致命的な欠点となる。本発明者の実
験によれば、ＬG がおよそ６０μｍ以上の長さであれ
ば、上記条件と相俟ってキャリアの蓄積が起こることが
判明した。更に、本発明者の実験によれば、２≦ＬG ／
ＬS 、望ましくは５≦ＬG ／ＬS に設定すると、ラッチ
アップが生じにくいことが判明した。ここで、ＬS は隣
接するゲート電極６間の距離を表す。このことは、当該
半導体装置が破壊に強くなり、安全動作領域が拡大でき
るため、保護回路が簡略化できることを意味する。
スされやすくなり、キャリアの蓄積が起こりにくい。特
に、耐圧が３ｋＶを越えるような装置の場合、通電特性
にとってこのことは致命的な欠点となる。本発明者の実
験によれば、ＬG がおよそ６０μｍ以上の長さであれ
ば、上記条件と相俟ってキャリアの蓄積が起こることが
判明した。更に、本発明者の実験によれば、２≦ＬG ／
ＬS 、望ましくは５≦ＬG ／ＬS に設定すると、ラッチ
アップが生じにくいことが判明した。ここで、ＬS は隣
接するゲート電極６間の距離を表す。このことは、当該
半導体装置が破壊に強くなり、安全動作領域が拡大でき
るため、保護回路が簡略化できることを意味する。
【００３９】本実施の形態では、従来の場合とは異な
り、ＬG がＬS よりかなり大きいため、飽和電流をラッ
チアップ電流よりも容易に低く抑えることができる。こ
れは従来より多用されるＩＧＢＴ等の素子のプロセス技
術では無理であるが、近年開発の著しいステップ装置等
を用いた微細加工技術により、このような設計が可能と
なる。
り、ＬG がＬS よりかなり大きいため、飽和電流をラッ
チアップ電流よりも容易に低く抑えることができる。こ
れは従来より多用されるＩＧＢＴ等の素子のプロセス技
術では無理であるが、近年開発の著しいステップ装置等
を用いた微細加工技術により、このような設計が可能と
なる。
【００４０】また、本実施の形態では、パラメータの最
適化により、オン電圧や安全動作領域の改善を図ってい
るので、新たな構造を導入する必要はない。従って、工
程数の増加やプロセスの複雑化は起こらず、製造コスト
の上昇は生じない。
適化により、オン電圧や安全動作領域の改善を図ってい
るので、新たな構造を導入する必要はない。従って、工
程数の増加やプロセスの複雑化は起こらず、製造コスト
の上昇は生じない。
【００４１】図２は本発明の別の実施の形態に係る電力
用半導体装置の要部（ＩＧＢＴ部）を示す断面図であ
る。なお、以下の図において、図１と同一符号は同一部
分を示し、詳細な説明は省略する。
用半導体装置の要部（ＩＧＢＴ部）を示す断面図であ
る。なお、以下の図において、図１と同一符号は同一部
分を示し、詳細な説明は省略する。
【００４２】本実施の形態の特徴は、ゲート絶縁膜５の
中央部１０の膜厚が他の部分よりも厚くなっていること
にある。これにより、ゲート容量を低減でき、ゲート駆
動回路の簡略化及び高速動作化を図れるようになる。
中央部１０の膜厚が他の部分よりも厚くなっていること
にある。これにより、ゲート容量を低減でき、ゲート駆
動回路の簡略化及び高速動作化を図れるようになる。
【００４３】Ｎ型拡散層９は図１図示の実施の形態のよ
うにゲート電極６の下全体に一様に設けることが望まし
い。しかし、プロセスなどの制約によりこれが困難な場
合には、図２図示の実施の形態のように変更することが
できる。ここで、Ｎ型拡散層９は、Ｎ型チャネル領域か
ら離れた、ゲート電極６の中央の下には形成せず、Ｎ型
チャネル領域の近傍にだけに形成される。これでもオン
電圧を下げる効果は得られる。
うにゲート電極６の下全体に一様に設けることが望まし
い。しかし、プロセスなどの制約によりこれが困難な場
合には、図２図示の実施の形態のように変更することが
できる。ここで、Ｎ型拡散層９は、Ｎ型チャネル領域か
ら離れた、ゲート電極６の中央の下には形成せず、Ｎ型
チャネル領域の近傍にだけに形成される。これでもオン
電圧を下げる効果は得られる。
【００４４】図３は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図２図示の実施の形態と異なる点
は、Ｎ型拡散層９をゲート電極６の下全体に形成したこ
とにある。但し、Ｎ型拡散層９は図１図示の実施の形態
の場合とは異なり一様には配設されていない。即ち、Ｎ
型拡散層９の中央部の厚さは他の部分よりも薄い。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図２図示の実施の形態と異なる点
は、Ｎ型拡散層９をゲート電極６の下全体に形成したこ
とにある。但し、Ｎ型拡散層９は図１図示の実施の形態
の場合とは異なり一様には配設されていない。即ち、Ｎ
型拡散層９の中央部の厚さは他の部分よりも薄い。
【００４５】このような構造は例えば以下のようにして
得られる。即ち、ゲート絶縁膜５の中央部１０の幅を狭
くし、ゲート絶縁膜５をマスクにしてＮ型不純物をイオ
ン注入し、次に、熱処理（アニール処理）を行う。この
様にすれば、ゲート絶縁膜５の中央部１０の下にまで上
記Ｎ型不純物が拡散するので、ゲート電極６の下全体に
Ｎ型拡散層９を形成できる。
得られる。即ち、ゲート絶縁膜５の中央部１０の幅を狭
くし、ゲート絶縁膜５をマスクにしてＮ型不純物をイオ
ン注入し、次に、熱処理（アニール処理）を行う。この
様にすれば、ゲート絶縁膜５の中央部１０の下にまで上
記Ｎ型不純物が拡散するので、ゲート電極６の下全体に
Ｎ型拡散層９を形成できる。
【００４６】図３図示の実施の形態の場合、図２図示の
実施の形態に比べて、ゲート絶縁膜５の中央部１０の幅
が狭い分だけゲート容量が若干増加する。しかし、本発
明者の研究によれば、この場合でも、ゲート電極６の下
全体にＮ型拡散層９が配設されていれば、導通特性は改
善されることが判明した。
実施の形態に比べて、ゲート絶縁膜５の中央部１０の幅
が狭い分だけゲート容量が若干増加する。しかし、本発
明者の研究によれば、この場合でも、ゲート電極６の下
全体にＮ型拡散層９が配設されていれば、導通特性は改
善されることが判明した。
【００４７】図４は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。高耐圧、例えば、２ｋＶ以上の耐圧を確保する場
合には、ゲート電極６の幅ＬG は３０μｍ以上に、３ｋ
Ｖ以上の耐圧を確保する場合には、ゲート電極６の幅Ｌ
G は６０μｍ以上に設定される。この様に、ゲート電極
６の面積が大きくなると、図４図示の如く、ゲート電極
６上にＡｌ電極等の金属電極１２を形成することが容易
になる。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。高耐圧、例えば、２ｋＶ以上の耐圧を確保する場
合には、ゲート電極６の幅ＬG は３０μｍ以上に、３ｋ
Ｖ以上の耐圧を確保する場合には、ゲート電極６の幅Ｌ
G は６０μｍ以上に設定される。この様に、ゲート電極
６の面積が大きくなると、図４図示の如く、ゲート電極
６上にＡｌ電極等の金属電極１２を形成することが容易
になる。
【００４８】従って、通常、ゲート電極６はポリシリコ
ンのみで形成されるが、ゲート電極６上に金属電極１２
を設けることにより、ゲート抵抗が低減され、高速動作
が可能となる。また、ゲート駆動回路の簡略化も図れ
る。
ンのみで形成されるが、ゲート電極６上に金属電極１２
を設けることにより、ゲート抵抗が低減され、高速動作
が可能となる。また、ゲート駆動回路の簡略化も図れ
る。
【００４９】図５は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、Ｎ型ベース層１の一部をドレイン電極７に選択的に
接続したことにある。即ち、本実施の形態では、アノー
ドショート構造を採用している。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、Ｎ型ベース層１の一部をドレイン電極７に選択的に
接続したことにある。即ち、本実施の形態では、アノー
ドショート構造を採用している。
【００５０】本実施の形態によれば、アノードショート
構造により、ドレイン側からの正孔の注入を抑制できる
ので、特に、ターンオフ時のテール電流を小さくでき、
ターンオフ損失の低減を図れる。これにより、スイッチ
ング周波数を高くしても電力損失を小さく保つことがで
き、インバータ等の装置を効率良く動作させることがで
きるようになる。また、スイッチング周波数が高くなる
ことにより、騒音の低減も図れる。
構造により、ドレイン側からの正孔の注入を抑制できる
ので、特に、ターンオフ時のテール電流を小さくでき、
ターンオフ損失の低減を図れる。これにより、スイッチ
ング周波数を高くしても電力損失を小さく保つことがで
き、インバータ等の装置を効率良く動作させることがで
きるようになる。また、スイッチング周波数が高くなる
ことにより、騒音の低減も図れる。
【００５１】なお、アノードショート構造によりドレイ
ン側からのキャリアの注入効率が低くなっても、パラメ
ータの最適化やＮ型拡散層９によりソース側からのキャ
リアの注入効率が従来よりも高くなっているので、オン
電圧は低く保たれる。
ン側からのキャリアの注入効率が低くなっても、パラメ
ータの最適化やＮ型拡散層９によりソース側からのキャ
リアの注入効率が従来よりも高くなっているので、オン
電圧は低く保たれる。
【００５２】図６は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、ライフタイム低減層１３を形成したことにある。ラ
イフタイム低減層１３は、例えば、Ａｕ、Ｐｔ等の重金
属の拡散や、Ｈ、Ｈｅ等の放射線照射により形成でき
る。また、電子線照射を用いたライフタイム低減をこれ
と組み合わせて用いてもよい。図６図示の如く、特にＰ
型エミッタ層２とＮ型ベース層１との境界近傍で、Ｎ型
ベース層１内にライフタイム低減層１３に形成すれば、
ドレイン側からの正孔の注入を効果的に抑制でき、アノ
ードショート構造を採用した図５図示の実施の形態と同
様な効果が得られる。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、ライフタイム低減層１３を形成したことにある。ラ
イフタイム低減層１３は、例えば、Ａｕ、Ｐｔ等の重金
属の拡散や、Ｈ、Ｈｅ等の放射線照射により形成でき
る。また、電子線照射を用いたライフタイム低減をこれ
と組み合わせて用いてもよい。図６図示の如く、特にＰ
型エミッタ層２とＮ型ベース層１との境界近傍で、Ｎ型
ベース層１内にライフタイム低減層１３に形成すれば、
ドレイン側からの正孔の注入を効果的に抑制でき、アノ
ードショート構造を採用した図５図示の実施の形態と同
様な効果が得られる。
【００５３】図７は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図６図示の実施の形態と異なる点
は、Ｐ型エミッタ層２と高抵抗Ｎ型ベース層１との間に
低抵抗Ｎ型バッファ層１４を配設したことにある。Ｎ型
バッファ層１４を配設することにより、Ｎ型ベース層１
を薄くすることができる。これにより、スイッチング時
のキャリアの排出を速めることができ、高速にスイッチ
ングすることができる。Ｎ型バッファ層１４の不純物総
量は１×１０14ｃｍ-2以下であることが望ましい。これ
以上の不純物量があると、ドレインからの正孔の注入が
著しく押さえられ、通電特性が悪化する。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図６図示の実施の形態と異なる点
は、Ｐ型エミッタ層２と高抵抗Ｎ型ベース層１との間に
低抵抗Ｎ型バッファ層１４を配設したことにある。Ｎ型
バッファ層１４を配設することにより、Ｎ型ベース層１
を薄くすることができる。これにより、スイッチング時
のキャリアの排出を速めることができ、高速にスイッチ
ングすることができる。Ｎ型バッファ層１４の不純物総
量は１×１０14ｃｍ-2以下であることが望ましい。これ
以上の不純物量があると、ドレインからの正孔の注入が
著しく押さえられ、通電特性が悪化する。
【００５４】更に、Ｎ型バッファ層１４とＮ型ベース層
１との境界近傍で、Ｎ型ベース層１内にライフタイム低
減層１３が形成される。これにより、ドレイン側からの
正孔の注入を抑制し、通電特性をさほど悪化させること
なくスイッチング損失を減らし、高速にスイッチングす
ることができるようになる。
１との境界近傍で、Ｎ型ベース層１内にライフタイム低
減層１３が形成される。これにより、ドレイン側からの
正孔の注入を抑制し、通電特性をさほど悪化させること
なくスイッチング損失を減らし、高速にスイッチングす
ることができるようになる。
【００５５】図８は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、ゲート電極６の下に低抵抗Ｎ型拡散層９が形成され
ていないことにある。Ｎ型拡散層９がない場合も、前述
の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、２≦ＬG
／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満たすよう
に設計することにより、当該装置のオン電圧、安全動作
領域及びラッチアップ耐量を改善することができる。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１図示の実施の形態と異なる点
は、ゲート電極６の下に低抵抗Ｎ型拡散層９が形成され
ていないことにある。Ｎ型拡散層９がない場合も、前述
の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、２≦ＬG
／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満たすよう
に設計することにより、当該装置のオン電圧、安全動作
領域及びラッチアップ耐量を改善することができる。
【００５６】図９は本発明の更に別の実施の形態に係る
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１乃至図８図示の実施の形態と
異なる点は、パラメータの最適化や低抵抗Ｎ型拡散層９
の代わりに高移動度半導体層１１を用いて、ソース側の
電子の注入を増大させ、オン電圧を下げていることにあ
る。
電力用半導体装置の要部（ＩＧＢＴ部）を示す断面図で
ある。本実施の形態が図１乃至図８図示の実施の形態と
異なる点は、パラメータの最適化や低抵抗Ｎ型拡散層９
の代わりに高移動度半導体層１１を用いて、ソース側の
電子の注入を増大させ、オン電圧を下げていることにあ
る。
【００５７】高移動度半導体層１１は、Ｐ型ベース層
３、Ｎ型ソース層４などの層の形成する前に、エピタキ
シャル成長法などの成膜法により、Ｎ型ベース層１の表
面内にあらかじめ形成しておく。
３、Ｎ型ソース層４などの層の形成する前に、エピタキ
シャル成長法などの成膜法により、Ｎ型ベース層１の表
面内にあらかじめ形成しておく。
【００５８】高移動度半導体層１１の材料としては、例
えば、Ｎ型ベース層１の材料にＳｉを用いた場合には、
ＳｉＧｅ、アモルファスＳｉ、ＳｉＣなどがある。本実
施の形態によれば、Ｎ型チャネル領域に高移動度半導体
層１１が存在することになるので、ソース側の電子は高
移動度半導体層１１を介してＮ型ベース層１に注入され
る。
えば、Ｎ型ベース層１の材料にＳｉを用いた場合には、
ＳｉＧｅ、アモルファスＳｉ、ＳｉＣなどがある。本実
施の形態によれば、Ｎ型チャネル領域に高移動度半導体
層１１が存在することになるので、ソース側の電子は高
移動度半導体層１１を介してＮ型ベース層１に注入され
る。
【００５９】従って、電子は従来よりも高速にＮ型ベー
ス層１に注入され、単位時間当たりにＮ型ベース層１に
注入される電子の量が多くなるので、電子の注入効率が
高くなり、オン電圧は下がる。
ス層１に注入され、単位時間当たりにＮ型ベース層１に
注入される電子の量が多くなるので、電子の注入効率が
高くなり、オン電圧は下がる。
【００６０】なお、本実施の形態では、Ｎ型ベース層１
の表面内の全体に高移動度半導体層１１を形成したがそ
の必要はなく、高移動度半導体層１１は、少なくともＮ
型ソース層４とＮ型ベース層１とで挟まれたＰ型ベース
層３の表面内、つまり、Ｎ型チャネル領域に存在すれば
よい。また、このときの高移動度半導体層１１の不純物
濃度はチャネル形成のために１×１０18ｃｍ-3よりも小
さいことが好ましい。更に、高移動度半導体層１１の膜
厚は、格子不整合等の問題を考慮すると、０．０５μｍ
以下であることが好ましい。
の表面内の全体に高移動度半導体層１１を形成したがそ
の必要はなく、高移動度半導体層１１は、少なくともＮ
型ソース層４とＮ型ベース層１とで挟まれたＰ型ベース
層３の表面内、つまり、Ｎ型チャネル領域に存在すれば
よい。また、このときの高移動度半導体層１１の不純物
濃度はチャネル形成のために１×１０18ｃｍ-3よりも小
さいことが好ましい。更に、高移動度半導体層１１の膜
厚は、格子不整合等の問題を考慮すると、０．０５μｍ
以下であることが好ましい。
【００６１】なお、高移動度半導体層１１を用いた上
で、前述の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、
２≦ＬG ／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満
たすように設計することにより、よりオン電圧を低くで
き、また、ＩＧＢＴがラッチアップせず、安全動作領域
を広げることができる。
で、前述の、１≦ＬG 2 ／（ＤB ・ＷB ）≦９並びに、
２≦ＬG ／ＬS 、望ましくは５≦ＬG ／ＬS の条件を満
たすように設計することにより、よりオン電圧を低くで
き、また、ＩＧＢＴがラッチアップせず、安全動作領域
を広げることができる。
【００６２】次に、図１１乃至図１６を参照して本発明
に係る電力用半導体装置の平面のレイアウトについての
説明する。図１１乃至図１６図示のレイアウトは、図１
乃至図９図示の断面のいずれとも組合わせることができ
る。従って、図８及び図９図示の実施の形態のように、
低抵抗Ｎ型拡散層９が存在しない場合は、図１１乃至図
１６中の符号９で示す部分は、高抵抗Ｎ型ベース層１と
して理解すべきである。
に係る電力用半導体装置の平面のレイアウトについての
説明する。図１１乃至図１６図示のレイアウトは、図１
乃至図９図示の断面のいずれとも組合わせることができ
る。従って、図８及び図９図示の実施の形態のように、
低抵抗Ｎ型拡散層９が存在しない場合は、図１１乃至図
１６中の符号９で示す部分は、高抵抗Ｎ型ベース層１と
して理解すべきである。
【００６３】図１１は本発明の更に別の実施の形態に係
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、Ｎ型ソース層４を櫛状
に形成したことにある。Ｎ型ソース層４のうち櫛の歯に
相当する細い部分はソース電極８にコンタクトし、櫛の
背に相当する部分はゲート電極６と伴にＭＯＳＦＥＴ領
域を形成する。
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、Ｎ型ソース層４を櫛状
に形成したことにある。Ｎ型ソース層４のうち櫛の歯に
相当する細い部分はソース電極８にコンタクトし、櫛の
背に相当する部分はゲート電極６と伴にＭＯＳＦＥＴ領
域を形成する。
【００６４】本実施の形態によれば、Ｎ型ソース層４の
うち櫛の歯に相当する部分が抵抗として働くので、ソー
ス電極８とＭＯＳＦＥＴとの間に抵抗が配設されている
ことになり、ＭＯＳＦＥＴの動作が安定する。
うち櫛の歯に相当する部分が抵抗として働くので、ソー
ス電極８とＭＯＳＦＥＴとの間に抵抗が配設されている
ことになり、ＭＯＳＦＥＴの動作が安定する。
【００６５】更に、Ｎ型ソース層４のパターンとして櫛
状を用いたことにより、通常サイズのストライプ状のパ
ターンを用いた場合に比べて、Ｎ型ソース層４の面積を
小さくでき、ラッチアップ耐量を高くできる。
状を用いたことにより、通常サイズのストライプ状のパ
ターンを用いた場合に比べて、Ｎ型ソース層４の面積を
小さくでき、ラッチアップ耐量を高くできる。
【００６６】図１２は本発明の更に別の実施の形態に係
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態が図１１図示の実施の形態と異な
る点は、Ｎ型ソース層４を梯子状に形成したことにあ
る。このようにＮ型ソース層４のパターンを梯子状にし
ても、図１１図示の実施の形態と同様にラッチアップ耐
量を高くできる。また、Ｎ型ソース層４はソース電極８
を横切るので、図１１図示の実施の形態に比べて、Ｎ型
ソース層４とソース電極８とのコンタクトが確実なもの
となる。
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態が図１１図示の実施の形態と異な
る点は、Ｎ型ソース層４を梯子状に形成したことにあ
る。このようにＮ型ソース層４のパターンを梯子状にし
ても、図１１図示の実施の形態と同様にラッチアップ耐
量を高くできる。また、Ｎ型ソース層４はソース電極８
を横切るので、図１１図示の実施の形態に比べて、Ｎ型
ソース層４とソース電極８とのコンタクトが確実なもの
となる。
【００６７】更に、本実施の形態では、ソース電極８の
幅を狭くし、ゲート電極間の距離ＬS を短くしているの
で、素子領域を有効に利用できる。図１３は本発明の更
に別の実施の形態に係る電力用半導体装置の要部（ＩＧ
ＢＴ部）を示す平面図である。
幅を狭くし、ゲート電極間の距離ＬS を短くしているの
で、素子領域を有効に利用できる。図１３は本発明の更
に別の実施の形態に係る電力用半導体装置の要部（ＩＧ
ＢＴ部）を示す平面図である。
【００６８】本実施の形態が図１２図示の実施の形態と
異なる点は、独立した島として形成したＮ型ソース層４
を複数個、梯子の各ステップに対応するように配置した
ことにある。このようにＮ型ソース層４を形成しても、
図１２図示の実施の形態と同様にラッチアップ耐量を高
くできる。また、隣接するゲート電極６間の距離ＬSを
小さくすることができるため、素子領域を有効に利用で
きる。
異なる点は、独立した島として形成したＮ型ソース層４
を複数個、梯子の各ステップに対応するように配置した
ことにある。このようにＮ型ソース層４を形成しても、
図１２図示の実施の形態と同様にラッチアップ耐量を高
くできる。また、隣接するゲート電極６間の距離ＬSを
小さくすることができるため、素子領域を有効に利用で
きる。
【００６９】図１４は本発明の更に別の実施の形態に係
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態が図１１図示の実施の形態と異な
る点は、最近の微細加工技術（微細ドライエッチング技
術）を用いて、Ｎ型ソース層４を幅が極めて狭いストラ
イプ状に形成したことにある。本実施の形態によれば、
Ｎ型ソース層４の幅は狭いので、ストライプ状であって
も、高いラッチアップ耐量を実現できる。
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態が図１１図示の実施の形態と異な
る点は、最近の微細加工技術（微細ドライエッチング技
術）を用いて、Ｎ型ソース層４を幅が極めて狭いストラ
イプ状に形成したことにある。本実施の形態によれば、
Ｎ型ソース層４の幅は狭いので、ストライプ状であって
も、高いラッチアップ耐量を実現できる。
【００７０】図１５は本発明の更に別の実施の形態に係
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、独立した矩形の島とし
て形成したＰ型ベース層３を複数個、周期的に且つマト
リックス状に配列したことにある。Ｎ型ソース層４はラ
ッチアップを容易に起こさないように十字状に形成さ
れ、その中央部には開口部が配設され、この開口部を介
してソース電極８はＰ型ベース層３にコンタクトしてい
る。このようなレイアウトにより、装置を高集積化する
ことができ、通電特性を改善することができる。
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、独立した矩形の島とし
て形成したＰ型ベース層３を複数個、周期的に且つマト
リックス状に配列したことにある。Ｎ型ソース層４はラ
ッチアップを容易に起こさないように十字状に形成さ
れ、その中央部には開口部が配設され、この開口部を介
してソース電極８はＰ型ベース層３にコンタクトしてい
る。このようなレイアウトにより、装置を高集積化する
ことができ、通電特性を改善することができる。
【００７１】図１６は本発明の更に別の実施の形態に係
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、独立した６角形の島と
して形成したＰ型ベース層３を複数個、周期的に且つマ
トリックス状に配列したことにある。Ｎ型ソース層４は
ラッチアップを容易に起こさないように星状に形成さ
れ、その中央部には開口部が配設され、この開口部を介
してソース電極８はＰ型ベース層３にコンタクトしてい
る。このようなレイアウトにより、装置を高集積化する
ことができ、通電特性を改善することができる。
る電力用半導体装置の要部（ＩＧＢＴ部）を示す平面図
である。本実施の形態の特徴は、独立した６角形の島と
して形成したＰ型ベース層３を複数個、周期的に且つマ
トリックス状に配列したことにある。Ｎ型ソース層４は
ラッチアップを容易に起こさないように星状に形成さ
れ、その中央部には開口部が配設され、この開口部を介
してソース電極８はＰ型ベース層３にコンタクトしてい
る。このようなレイアウトにより、装置を高集積化する
ことができ、通電特性を改善することができる。
【００７２】図１７は本発明の更に別の実施の形態に係
る電力用半導体装置の要部を示す平面図である。本実施
の形態は、本発明に係るＩＧＢＴ１０５と、これに隣接
して配設されたフリーホイールダイオード１０６及び接
合終端部１０７を有する。スイッチング素子１０５とダ
イオード１０６を同じ基板に同時に形成することによ
り、配線によるインダクタンスやキャパシタンスを低減
し、スイッチングを高速且つ安定的に行うことができ
る。
る電力用半導体装置の要部を示す平面図である。本実施
の形態は、本発明に係るＩＧＢＴ１０５と、これに隣接
して配設されたフリーホイールダイオード１０６及び接
合終端部１０７を有する。スイッチング素子１０５とダ
イオード１０６を同じ基板に同時に形成することによ
り、配線によるインダクタンスやキャパシタンスを低減
し、スイッチングを高速且つ安定的に行うことができ
る。
【００７３】ダイオード１０６はＩＧＢＴ１０５のソー
ス電極８及びドレイン電極７に夫々接続されたＰ型アノ
ード層１６及びＮ型カソード層１８を有する。Ｐ型アノ
ード層１６及びＮ型カソード層１８は、高抵抗のＮ型層
１及び低抵抗のＮ型バッファ層１４を介して接続され
る。
ス電極８及びドレイン電極７に夫々接続されたＰ型アノ
ード層１６及びＮ型カソード層１８を有する。Ｐ型アノ
ード層１６及びＮ型カソード層１８は、高抵抗のＮ型層
１及び低抵抗のＮ型バッファ層１４を介して接続され
る。
【００７４】接合終端部１０７の端部において、Ｎ型層
１の表面内にＮ型ストッパ層１９が拡散形成される。Ｐ
型アノード層１６からＮ型ストッパ層１９に亘って接合
終端部１０７の表面には絶縁膜２０が形成される。
１の表面内にＮ型ストッパ層１９が拡散形成される。Ｐ
型アノード層１６からＮ型ストッパ層１９に亘って接合
終端部１０７の表面には絶縁膜２０が形成される。
【００７５】ＩＧＢＴ１０５とダイオード１０６とは十
分な距離（キャリアの拡散長以上の長さ）をとる必要が
ある。このため、ＩＧＢＴ１０５とダイオード１０６と
の間の領域の表面には電界が集中し、耐圧が劣化する可
能性がある。この問題に対応するため、ＩＧＢＴ１０５
のＰ型ベース層３とダイオード１０６のＰ型アノード層
１６との間に高抵抗のＰ型拡散層１７が配設される。Ｐ
型拡散層１７は接合終端部１０７のＰ型拡散層１７と同
時に形成可能で、従って、余分な形成工程を追加する必
要がない。
分な距離（キャリアの拡散長以上の長さ）をとる必要が
ある。このため、ＩＧＢＴ１０５とダイオード１０６と
の間の領域の表面には電界が集中し、耐圧が劣化する可
能性がある。この問題に対応するため、ＩＧＢＴ１０５
のＰ型ベース層３とダイオード１０６のＰ型アノード層
１６との間に高抵抗のＰ型拡散層１７が配設される。Ｐ
型拡散層１７は接合終端部１０７のＰ型拡散層１７と同
時に形成可能で、従って、余分な形成工程を追加する必
要がない。
【００７６】Ｐ型拡散層１７の不純物総量は１×１０14
ｃｍ-2以下であることが望ましい。これにより接合終端
部１０７における耐圧を良好に維持すると共に、ＩＧＢ
Ｔ１０５とダイオード１０６との分離を十分に行うこと
ができる。
ｃｍ-2以下であることが望ましい。これにより接合終端
部１０７における耐圧を良好に維持すると共に、ＩＧＢ
Ｔ１０５とダイオード１０６との分離を十分に行うこと
ができる。
【００７７】上述の如く、本発明においては、構造、濃
度の最適設計により優れた通電特性を有する電力用半導
体装置を提供することができる。特に、現在ＧＴＯ（Ga
te Turn-off Thyristor ）が利用されている耐圧３ｋＶ
以上において、ＭＯＳ駆動により制御可能な装置を提供
することができる。
度の最適設計により優れた通電特性を有する電力用半導
体装置を提供することができる。特に、現在ＧＴＯ（Ga
te Turn-off Thyristor ）が利用されている耐圧３ｋＶ
以上において、ＭＯＳ駆動により制御可能な装置を提供
することができる。
【００７８】本装置は寄生サイリスタ構造を有するが、
ラッチアップすることはなく、破壊に強いため、ＧＴＯ
と比較して保護回路を簡略化することができる。ゲート
回路及び保護回路がＧＴＯと比較して簡略化できるた
め、システムサイズも小さくなり、例えば、インバータ
装置を作成したときには従来の半分の大きさにすること
が可能となる。更に、装置構造がプレーナ（平面）型で
あるため、電流の取出し部の形成が容易となり、様々な
パッケージに組込むことができる。
ラッチアップすることはなく、破壊に強いため、ＧＴＯ
と比較して保護回路を簡略化することができる。ゲート
回路及び保護回路がＧＴＯと比較して簡略化できるた
め、システムサイズも小さくなり、例えば、インバータ
装置を作成したときには従来の半分の大きさにすること
が可能となる。更に、装置構造がプレーナ（平面）型で
あるため、電流の取出し部の形成が容易となり、様々な
パッケージに組込むことができる。
【００７９】
【発明の効果】本発明によれば、６０μｍ≦ＬG 、５≦
ＬG ／ＬS 、及び１≦ＬG 2 ／（ＤB・ＷB ）≦９の条
件を満たすように設計することにより、装置のオン電圧
の低減、安全動作領域の拡大及びラッチアップ耐量の増
大を図ることができる。
ＬG ／ＬS 、及び１≦ＬG 2 ／（ＤB・ＷB ）≦９の条
件を満たすように設計することにより、装置のオン電圧
の低減、安全動作領域の拡大及びラッチアップ耐量の増
大を図ることができる。
【００８０】また、本発明によれば、第２導電型ベース
層と第２導電型ソース層とで挟まれた第１導電型ベース
層の表面内に高移動度半導体層を形成することにより、
単位時間当たりに第１導電型ベース層に注入されるキャ
リアの量を多くしてキャリアの注入効率を高め、装置の
オン電圧の低減を図ることができる。
層と第２導電型ソース層とで挟まれた第１導電型ベース
層の表面内に高移動度半導体層を形成することにより、
単位時間当たりに第１導電型ベース層に注入されるキャ
リアの量を多くしてキャリアの注入効率を高め、装置の
オン電圧の低減を図ることができる。
【図１】本発明の実施の形態に係る電力用半導体装置の
要部を示す断面図。
要部を示す断面図。
【図２】本発明の別の実施の形態に係る電力用半導体装
置の要部を示す断面図。
置の要部を示す断面図。
【図３】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図５】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図６】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図７】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図８】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図９】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図１０】｛ＬG 2 ／（ＤB ・ＷB ）｝1/2 とオン電圧
ＶF との関係を示す特性図。
ＶF との関係を示す特性図。
【図１１】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１２】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１３】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１４】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１５】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１６】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。
導体装置の要部を示す平面図。
【図１７】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す断面図。
導体装置の要部を示す断面図。
【図１８】従来のＩＧＢＴを示す断面図。
１…Ｎ型ベース層（第２導電型のベース層） ２…Ｐ型エミッタ層（第１導電型のエミッタ層） ３…Ｐ型ベース層（第１導電型のベース層） ４…Ｎ型ソース層（第２導電型のソース層） ５…ゲート絶縁膜 ６…ゲート電極 ７…ドレイン電極 ８…ソース電極 ９…Ｎ型拡散層（第２導電型の半導体層） １０…厚膜部分 １１…高移動度半導体層
Claims (5)
- 【請求項１】並設された複数の回路素子を有する電力用
半導体装置であって、 前記回路素子の夫々が、 第１導電型エミッタ層と、 前記第１導電型エミッタ層上に配設された第２導電型ベ
ース層と、 前記第２導電型ベース層の表面内に形成された第１導電
型ベース層と、 前記第１導電型ベース層の表面内に形成された第２導電
型ソース層と、 前記第２導電型ソース層と前記第２導電型ベース層とで
挟まれた前記第１導電型ベース層上にゲート絶縁膜を介
して配設されたゲート電極部分と、 前記第２導電型ソース層及び前記第１導電型ベース層に
コンタクトするソース電極部分と、 前記第１導電型エミッタ層にコンタクトするドレイン電
極部分と、を具備し、 前記ゲート電極部分は、前記回路素子の２つの回路素子
ごとに一体化されてゲート電極を構成し、前記ゲート電
極の幅をＬG 、前記第１導電型ベース層の深さをＤB 、
前記第１導電型ベース層と前記第１導電型エミッタ層と
で挟まれた部分の前記第２導電型ベース層の厚さをＷ
B 、前記ゲート電極間の距離をＬS とした時、６０μｍ
≦ＬG 、５≦ＬG ／ＬS 、及び１≦ＬG 2 ／（ＤB ・Ｗ
B ）≦９の条件を満たすことを特徴とする電力用半導体
装置。 - 【請求項２】前記第２導電型ベース層の表面内で且つ前
記ゲート電極の下に形成された低抵抗の第２導電型半導
体層を更に具備することを特徴とする請求項１に記載の
電力用半導体装置。 - 【請求項３】並設された複数の回路素子を有する電力用
半導体装置であって、 前記回路素子の夫々が、 第１導電型エミッタ層と、 前記第１導電型エミッタ層上に配設された第２導電型ベ
ース層と、 前記第２導電型ベース層の表面内に形成された第１導電
型ベース層と、 前記第１導電型ベース層の表面内に形成された第２導電
型ソース層と、 前記第２導電型ソース層と前記第２導電型ベース層とで
挟まれた前記第１導電型ベース層上にゲート絶縁膜を介
して配設されたゲート電極部分と、 前記第２導電型ソース層及び前記第１導電型ベース層に
コンタクトするソース電極部分と、 前記第１導電型エミッタ層にコンタクトするドレイン電
極部分と、 前記第２導電型ベース層と前記第２導電型ソース層とで
挟まれた前記第１導電型ベース層の表面内に形成された
高移動度半導体層と、を具備することを特徴とする電力
用半導体装置。 - 【請求項４】前記ゲート電極部分は、前記回路素子の２
つの回路素子ごとに一体化されてゲート電極を構成し、
前記ゲート電極の幅をＬG 、前記ゲート電極間の距離を
ＬSとした時、６０μｍ≦ＬG 、及び５≦ＬG ／ＬS の
条件を満たすことを特徴とする請求項３に記載の電力用
半導体装置。 - 【請求項５】前記第１導電型ベース層の深さをＤB 、前
記第１導電型ベース層と前記第１導電型エミッタ層とで
挟まれた部分の前記第２導電型ベース層の厚さをＷB と
した時、１≦ＬG 2 ／（ＤB ・ＷB ）≦９の条件を満た
すことを特徴とする請求項４に記載の電力用半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04903396A JP3338276B2 (ja) | 1995-04-11 | 1996-03-06 | 電力用半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8550695 | 1995-04-11 | ||
| JP7-85506 | 1995-04-11 | ||
| JP04903396A JP3338276B2 (ja) | 1995-04-11 | 1996-03-06 | 電力用半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089974A Division JP4488668B2 (ja) | 1995-04-11 | 2002-03-27 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340103A true JPH08340103A (ja) | 1996-12-24 |
| JP3338276B2 JP3338276B2 (ja) | 2002-10-28 |
Family
ID=26389389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04903396A Expired - Fee Related JP3338276B2 (ja) | 1995-04-11 | 1996-03-06 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338276B2 (ja) |
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| JP2000200909A (ja) * | 1998-12-31 | 2000-07-18 | Stmicroelectronics Sa | 制御されたｄｉ／ｄｔを有するパワ―・スイッチ |
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