JP2000208617A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 デザインルールの縮小に従い、配線幅やビア
孔径が縮小されても、製造精度を向上させることなく、
ビア部における接続の抵抗増大を抑え、電流密度の局所
的な上昇を抑える。 【解決手段】 プラグＢで接続する配線の内で最上層の
配線Ａを、ビア孔が貫通する構造とする。ビア孔に対す
る上層配線Ａのアライメントがずれても、プラグＢの側
面で配線Ａに接触している面積は低下し難いので、ビア
部における抵抗の増大を抑え、電流密度の局所的な上昇
を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、層間絶縁膜を介し
て積層される異なる層の配線をビア孔内に埋め込んだ導
電性のプラグで接続するようにした半導体集積回路及び
その製造方法に係り、多層配線構造をもつ半導体集積回
路の配線間接続に関するものである。特に、デザインル
ールの縮小に従い、配線幅やビア孔の径が縮小されて
も、製造精度を向上させることなく、ビア部における接
続の抵抗増大を抑え、又ビア部における電流密度の局所
的な上昇を抑えることができる半導体集積回路及びその
製造方法に関する。

【０００２】

【従来の技術】層間絶縁膜を介して積層される異なる層
の配線を電気的に接続するようにした半導体集積回路に
おいて、半導体集積回路の微細化に伴い、層間絶縁膜に
設けたビアに埋め込んだ金属プラグを介して、上層配線
と下層配線とを接続する方法が採用されてきた。又、半
導体集積回路が微細化更に進み、配線を微細化すると共
に、配線とビア孔との間のアライメント・マージンが小
さくなった。そして更には、マージンがない、即ち、ビ
ア孔径と配線幅が同一寸法の、いわゆるボーダレス配線
の要求が強くなってきている。

【０００３】図１には、アライメント・マージンを有す
る通常の配線が、図２には、ボーダレス配線の一例が示
される。これらの図は上層配線の上方から見た平面図で
ある。実線で示されるのは上層配線である。破線及び一
点鎖線の○印で示されるのは、それぞれ、アライメント
ずれがない場合、及びある場合のビア孔である。

【０００４】図３〜図１０は、従来における半導体集積
回路の製造方法の一例を示す一連の断面図である。この
図３〜図１０の順が、半導体集積回路の製造工程順とな
っている。

【０００５】まず、シリコン基板上に形成した最下層の
層間絶縁膜５０上に、最下層の配線１を形成する。更
に、この上に、層間絶縁膜２を堆積する。すると、図３
のようになる。この後、上記の層間絶縁膜２の上面を、
化学的機械的研磨法（ChemicalMechanical Polish−Ｃ
ＭＰ法）などで図４の符号３のように平坦化する。

【０００６】そうしてから、後述する後工程で形成する
上層配線１０’と下層配線１とを接続するためのビア孔
を開口する。このため、まず、フォトレジスト膜５を塗
布してパターニングを行い、ビア孔に対応するマスクを
形成する。すると、図５に示すようになる。この後は、
該マスクを利用して、上面が平坦化された層間絶縁膜２
を異方性エッチングしてビア孔７を開口する。すると、
図６のようになる。

【０００７】この後は、まず、フォトレジスト膜５を除
去してから、スパッタ法で密着層８を形成する。次にＷ
（タングステン）膜をＣＶＤ（chemical vapor depos
ition）法で形成してから、エッチバックする。する
と、図６のビア孔７の内部のみタングステンが残り、図
７のようになって、タングステン・プラグ９を形成する
ことができる。

【０００８】タングステン・プラグ９が形成されてか
ら、上層配線を形成するための金属膜１０堆積すると、
図８のようになる。この後は、フォトレジスト膜１１を
塗布してからパターニングを行うと、図９のようにフォ
トレジスト膜１１によるマスクが形成される。そうして
から、該マスクを用いた異方性エッチングによって、上
層配線１０’を形成すると、図１０のようになる。

【０００９】

【発明が解決しようとする課題】この場合、ビア孔径に
対して、接続する上層配線の配線幅が太い場合や、図１
のようにビア孔近傍の配線を太くする場合は、フォト工
程でアライメントのずれが発生しても問題がない。しか
しながら、デザインルールの縮小に従い、アライメント
・マージンが縮小され、前述の図２のようなボーダレス
配線では、ビア孔に対する上層配線のアライメントがず
れると、プラグと上層配線との接触面積が小さくなる。

【００１０】例えば図１のようにアライメント・マージ
ンが大きい場合、一点鎖線のようにアライメントがずれ
ても、プラグの上面が上層配線の下面からははみ出るこ
とはない。従って、プラグの上面と上層配線の下面との
接触面積が小さくなることはない。このため、ビア近傍
において電流密度が局所的に高くなることもない。

【００１１】ところが、図２のボーダレス配線では、ア
ライメントがずれて上層配線に対してビア孔が一点鎖線
のようになると、プラグの上面は上層配線の下面からは
はみ出し、プラグの上面と上層配線の下面との接触面積
が小さくなる。すると、ビア部の接続抵抗が増大する。
更に、電流密度が局所的に高くなり、信頼性が劣化す
る。

【００１２】又、接触面積が小さくなり、電流密度が局
所的に高くなると、特にプラグを形成する埋め込み材と
配線材料が異なる場合、エレクトロ・マイグレーション
の問題が顕著になる。例えば、配線のＡｌ（アルミニウ
ム）原子がエレクトロ・マイグレーションにより移動
し、ビアの周りにＡｌ原子がなくなり、ビア近傍でボイ
ドが発生して断線し易くなる。このような不具合を低減
するには、アライメントの精度を向上させていく必要が
ある。しかしながら、アライメントの精度など、製造精
度を向上しようとすると、生産性の低下を招き、製造コ
ストの上昇や、歩留まりの悪化という問題が生じる。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、デザインルールの縮小に従い、配線
幅が縮小されてビア近傍のマージンがなくなっても、製
造精度を向上させることなく、ビア部における接続の抵
抗（以下ビア抵抗と称する）の増大を抑え、電流密度の
局所的な上昇を抑えることができる半導体集積回路及び
その製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】まず、本願の第１発明の
半導体集積回路は、層間絶縁膜を介して積層される異な
る層の配線をビア孔内に埋め込んだプラグで接続するよ
うにした半導体集積回路において、前記プラグで接続す
る配線の内で最上層の配線を、該ビア孔が貫通するよう
にしたことにより、前記課題を解決したものである。

【００１５】又、前記第１発明に記載の半導体集積回路
において、前記プラグで接続する配線の内で最下層の配
線に、該プラグが侵入することにより、製造精度を向上
させることなく、更に、ビア抵抗の増大を抑え、電流密
度の局所的な上昇を抑えることができる。

【００１６】次に、本願の第２発明の半導体集積回路の
製造方法は、層間絶縁膜を介して積層される異なる層の
配線をビア孔内に埋め込んだプラグで接続するようにし
た半導体集積回路の製造方法において、下層配線を形成
した半導体基板上に層間絶縁膜を形成する工程と、該層
間絶縁膜上に、上層配線を形成するための金属膜を形成
する工程と、該金属膜及び層間絶縁膜を選択的にエッチ
ングして、下層配線に到達するビア孔を形成する工程
と、該ビア孔内に、前記下層配線と金属膜とを接続する
プラグを形成する工程とを有するようにしたことによ
り、前記課題を解決したものである。

【００１７】又、前記第２発明に記載の半導体集積回路
の製造方法において、前記プラグ形成の工程の後に、前
記金属膜をパターンニングして、前記上層配線を形成す
るようにしたものである。

【００１８】更に、前記第２発明に記載の半導体集積回
路の製造方法において、前記層間絶縁膜を形成する工程
から前記ビア孔を形成する工程までの過程で、前記金属
膜による前記上層配線を形成するようにしたものであ
る。

【００１９】又、前記第２発明に記載の半導体集積回路
の製造方法において、前記ビア孔を形成する工程から前
記プラグ形成の工程までの過程で、前記ビア孔の底部に
露出した下層配線をエッチングするようにしたことによ
り、製造精度を向上させることなく、更に、ビア抵抗の
増大を抑え、電流密度の局所的な上昇を抑えることがで
きる。

【００２０】以下、本発明の作用について、簡単に説明
する。

【００２１】図１１は、従来のボーダレス配線でのプラ
グと上層配線との接続部分の斜視図である。符号Ａは上
層配線であり、符号Ｂはプラグである。

【００２２】これに対して、図１２は、本発明の基本的
な構造を示すための斜視図であり、同様にボーダレス配
線でのプラグと上層配線との接続部分の斜視図となって
いる。

【００２３】本発明では、プラグＢで接続する配線の内
で最上層の配線Ａを、該プラグＢが埋め込まれたビア孔
が貫通する構造を有している。このため、ビア孔に対す
る上層配線Ａのアライメントがずれても、ビア抵抗の増
大を抑え、電流密度の局所的な上昇を抑えることができ
る。

【００２４】ここで、アライメントのずれがない場合の
上面図である図１３と、ずれがある場合の図１４を比較
する。

【００２５】図１１に示された従来の構造では、図１３
及び図１４に斜線で示されたプラグの上面と上層配線の
下面とが重なった部分でのみ接続が行われる。このた
め、ずれのある図１４では接触面積は斜線のように顕著
に減少している。

【００２６】これに対して、図１２に示された本発明の
構造では、図１３及び図１４に破線で示された、上面に
対して垂直な面積、即ちビア孔の側面において、プラグ
と上層配線が接している。このため、図１３及び図１４
において破線の長さを比較して明らかなように、アライ
メントのずれが発生した場合にも接触面積の低下は小さ
い。

【００２７】このように本発明によれば、ビア孔に対す
る上層配線のアライメントがずれても、ビア抵抗の増大
を抑え、電流密度の局所的な上昇を抑えることができ
る。従って、デザインルールの縮小に従い、配線幅やビ
ア孔径が縮小されても、製造精度を向上させることな
く、ビア抵抗の増大を抑え、電流密度の局所的な上昇を
抑えることができる。

【００２８】このように本発明では、ビア孔に埋め込ま
れたプラグで接続する配線の内で最上層の配線を、ビア
孔が貫通する構造としている。この構造を得る半導体集
積回路の製造方法については、種々あるが特に限定しな
い。

【００２９】このような構造では、配線の厚さ方向で、
プラグと配線が接触している。一般的に、配線幅、ビア
孔径などの横方向の寸法は、デザインルールの縮小に伴
って縮小されるが、配線厚さなどの縦方向の寸法は、デ
ザインルールの縮小に比較して小さな割合でしか縮小さ
れない。従って、デザインルールが縮小された場合に従
来に比べて、プラグと配線の接触面積が大きくなる。定
量的には、ビア半径が配線厚さより小さくなった場合で
本発明を適用すると接触面積が増加する。

【００３０】即ち、ビア半径をｒとし、配線厚さをｔと
する。すると、半円周長の接触の際における側面接触面
積は、（πｒ・ｔ）となる。これに基づいて、（πｒ²
≦πｒ・ｔ）の関係が成り立つ場合、即ち、（ｒ≦ｔ）
の関係が成り立つ場合、本発明を適用すると接触面積が
増加する。

【００３１】例えば、配線厚さが０．５マイクロメート
ルの場合、接触面積は図１５に示すようになる。図１５
に様々なビア孔径（直径）における、図１１に示したよ
うな従来法のものと、図１２に示したような本発明を適
用したものとの接触面積が示される。

【００３２】図１５から明らかなように、１．０マイク
ロメートル未満のビア孔径では、配線側壁とプラグとを
接触させる本発明の構造の方が、接触面積を大きく取れ
ることが判る。このような場合、アライメントずれがな
い場合においても、本発明を採用すれば、ビア抵抗を抑
え、ビアの信頼性を向上できる。

【００３３】図１６は、ボーダレス配線における、プラ
グと上層配線との間の、接触抵抗とアライメント・シフ
ト量との関係を示すグラフである。

【００３４】アライメント・シフト量とは、上層配線の
配線方向に直交する方向へのアライメントずれの量であ
る。ビア孔径は０．４マイクロメートルで、配線の厚さ
は０．５マイクロメートルである。

【００３５】この図では、実線で本発明を適用した場合
が、一方破線で図１１に示したような従来法の場合が示
される。この図から判るように、本発明を適用した場合
の方がアライメント・シフト量増大に伴う接触抵抗の増
大が小さい。例えば、０．２マイクロメートルのアライ
メント・シフト量では、シフト量がゼロの場合に比べ
て、本発明を適用した場合には約１０パーセントの上昇
である。これに対して、従来法では約２倍の上昇となっ
ている。

【００３６】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３７】図１７〜図２６は、本発明が適用された第
１実施形態の半導体集積回路の製造方法を示す一連の断
面図である。この図１７〜図２６の順が、半導体集積回
路の製造工程順となっている。

【００３８】まず、シリコン基板に形成する最下層の層
間絶縁膜５０に、スパッタ法で最下層の配線１を形成す
る。この下層配線１は、スパッタ法で厚さ２０ナノメー
トルのＴｉ（チタン）膜、厚さ６０ナノメートルのＴｉ
Ｎ（窒化チタン）膜、厚さ５００ナノメートルのＡｌ
（アルミニウム）系合金膜、更に厚さ３０ナノメートル
の反射防止膜のＴｉＮ膜を、この順に積層した金属膜を
パターンニングすることによって形成している。更に、
この下層配線１を含む表面全体に、プラズマＴＥＯＳ膜
の層間絶縁膜２を、約２マイクロメートルの厚さに堆積
する。すると、図１７のようになる。

【００３９】この後、上記の層間絶縁膜２の上面を、Ｃ
ＭＰ法にて、図１８の符号３のように平坦化する。平坦
化後には、下層配線１上に層間絶縁膜２が、８００ナノ
メートル程度残るようにする。

【００４０】次に、厚さ２０ナノメートルのＴｉ膜、厚
さ６０ナノメートルのＴｉＮ膜、厚さ５００ナノメート
ルのＡｌ系合金膜、更に厚さ３０ナノメートルの反射防
止膜のＴｉＮ膜を、この順に積層して、金属膜４を形成
する。すると、図１９のようになる。

【００４１】このようにして形成した金属膜４の上面
に、フォトレジスト膜５を塗布し、下層配線と上層配線
を接続するためのビアを形成するために、該フォトレジ
スト膜５を円形状にパターニングする。すると、図２０
のようになる。

【００４２】次に、このフォトレジスト膜５をマスクと
して用い、金属膜４を異方性エッチングする。すると、
図２１の符号６のように、層間絶縁膜２の上面まで開口
する。更にこのまま、今度は層間絶縁膜２を異方性エッ
チングする。そうして、下層配線１に達するように、ビ
ア孔７を開口すると、図２２に示すようになる。このよ
うに開口してから、フォトレジスト膜５を除去する。

【００４３】本発明においては、層間絶縁膜２に開口さ
れた部分だけではなく、上層配線を形成するための金属
膜４を貫通するように開口された部分も含めて「ビア
孔」と呼ぶ。金属膜４のエッチングと層間絶縁膜２のエ
ッチングとには、ぞれぞれに適したガス系でのエッチン
グを使用する。必要ならば、両者のエッチングの間に適
切な処理を行う。例えば、金属膜４のエッチングの後
に、金属膜４に開口されたビア孔の壁面に付着した堆積
物を除去するために、酸素プラズマ処理を行ってから、
層間絶縁膜２のエッチングを行ってもよい。金属膜４の
エッチングの後に、レジストを除去し、ビア孔が開口さ
れた金属膜４をマスクにして、層間絶縁膜のエッチング
を行うことも可能である。

【００４４】続いて、スパッタ法にて、厚さが１０ナノ
メートルのＴｉ膜、及び厚さが６０ナノメートルのＴｉ
Ｎ膜を堆積して、密着層８を形成する。該密着層８が形
成されると、図２３のようになる。

【００４５】続いて、Ｗ膜をＣＶＤで形成してから、エ
ッチバックする。すると、図２２や図２３のビア孔７の
内部のみタングステンが残り、図２４のようになって、
タングステン・プラグ９を形成することができる。

【００４６】この後は、フォトレジスト膜１１を塗布し
てからパターニングを行うと、図２５のようにフォトレ
ジスト膜１１によるマスクが形成される。

【００４７】そうしてから、このマスクを用いて金属膜
４を異方性エッチングする。これによって、図１０のよ
うに上層配線１０’を形成することができる。上層配線
１０’は、ビア孔内に埋め込まれたのタングステン・プ
ラグ９と側面において接続されている。この段階におい
て、下層配線１、タングステン・プラグ９、及び上層配
線１０’の形状に注目すると、図２７のとおりである。

【００４８】図に示されたように、上層配線１０’を貫
通するように形成されたビア孔内にタングステン・プラ
グ９が埋め込まれており、プラグ９と上層配線１０’と
が、ビア孔の側面において接続されている。

【００４９】なお、図２７において、一点鎖線は後述す
る第３実施形態に関するものであり、本第１実施形態で
は関係ない。

【００５０】図２８及び図２９は、それぞれ従来法ある
いは本実施形態における、プラグと上層配線１０’との
アライメントの関係を示す平面図である。これらの図に
おいて、Δｔはアライメントのずれ量を示すアライメン
ト・シフト量である。

【００５１】従来法の図２８では、タングステン・プラ
グ９の上面が上層配線１０’の下面に面接触しているだ
けである。従って、アライメント・シフト量Δｔだけず
れて、プラグの上面が図示されるように上層配線１０’
からはみ出ると、接触面積が大きく減少し、この分ビア
抵抗が大きく変化する。このように、アライメント・シ
フト量Δｔに対するビア抵抗の変化量が大きい。

【００５２】これに対して、本発明が適用される本実施
形態の図２９では、プラグ９上部が上層配線１０’に食
い込み、プラグ上部の側面部分が上層配線１０’に接触
している。従って、アライメント・シフト量Δｔがある
程度の範囲であれば、接触面積はほとんど減少せず、従
って接触抵抗もほとんど増加しない。

【００５３】例えば前述した図１６の条件で考える。即
ち、ビア径が０．４マイクロメートルで、配線の厚さが
０．５マイクロメートルの条件である。

【００５４】この場合、図１６から明らかなように、ま
ず従来法では、アライメント・シフト量Δｔが０．１マ
イクロメートル程度でも顕著なビア抵抗値の増加がみら
れ、０．２マイクロメートル程度でビア抵抗値の相対値
は２倍にもなっている。

【００５５】これに対して、本発明を適用する場合、ア
ライメント・シフト量Δｔが０．２マイクロメートル程
度ではビア抵抗の増加は１０パーセント程度にすぎな
い。０．２５マイクロメートルから抵抗値の増加がみら
れるものの、０．４０マイクロメートルに接近するまで
は抵抗値は緩やかに増加しているだけである。

【００５６】従って、例えば０．３マイクロメートルを
許容されるアライメント・マージンと見なすことができ
る。これは、サブミクロン用露光装置であれば、十分対
応することができる値である。

【００５７】以上のように本第１実施形態によれば、本
発明を効果的に適用することができる。従って、デザイ
ンルールの縮小に従い、配線幅やビア孔の径が縮小され
ても、製造精度を向上させることなく、ビア抵抗の増大
を抑え、電流密度の局所的な上昇を抑えることができ
る。

【００５８】図３０〜図３７は、本発明が適用された第
２実施形態の半導体集積回路の製造方法を示す一連の断
面図である。この図３０〜図３７の順が、半導体集積回
路の製造工程順となっている。

【００５９】まず、第１実施形態と同様の工程で、最下
層の配線１を形成する。そして、この下層配線１を含む
表面全体に、プラズマＴＥＯＳ膜の層間絶縁膜２を、約
２．５マイクロメートルの膜厚に堆積する。すると、図
３０のようになる。

【００６０】この後、上記の層間絶縁膜２の上面を、Ｃ
ＭＰ法にて、図３１の符号３のように平坦化する。平坦
化後には、下層配線１上に層間絶縁膜２が、１．２マイ
クロメートル程度残るようにする。

【００６１】次に、上記の層間絶縁膜２の上面に、フォ
トレジスト膜１１’を塗布しパターニングする。この
後、フォトレジスト膜１１’をマスクとして用いて、異
方性エッチングする。これによって、上層配線１０’を
形成するための溝１２が層間絶縁膜２に形成される。す
ると、図３２のようになる。

【００６２】この後、この溝１２の中に、配線となる金
属膜１０を埋め込む。埋め込む方法としては、例えば
（１９９５，ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ ｐ．５
９６）に記載されている方法を採用することもできる。
このような金属膜１０が形成されると、図３３のように
なる。更に、金属膜１０の上面をＣＭＰ法によって研磨
し、溝１２に埋め込まれた上層配線１０’を形成するこ
とができる。図３４は、上層配線１０’が形成された状
態を示す。

【００６３】次に、この後にビア孔を形成するためのフ
ォトレジスト膜５を塗布し、パターニングする。次に、
ビア孔７を開口するために、フォトレジスト膜５をマス
クとして用い、上層配線１０’を異方性エッチングす
る。すると、層間絶縁膜２の上面まで開口する。更にエ
ッチングガスのガス種を変更して、今度は層間絶縁膜２
を異方性エッチングする。そうして、下層配線１に達す
るように、ビア孔７を開口すると、図３５に示すように
なる。

【００６４】このように開口してから、フォトレジスト
膜５を除去する。次に、スパッタ法にて、厚さが１０ナ
ノメートルのＴｉ膜、及び厚さが６０ナノメートルのＴ
ｉＮ膜を堆積して、密着層８を形成する。密着層８が形
成されると、図３６のようになる。

【００６５】続いて、Ｗ膜をＣＶＤで形成してから、全
面エッチバックする。この時、密着層８も同時にエッチ
バックする。すると、図３５や図３６のビア孔７の内部
のみタングステンが残り、図３７のようになって、タン
グステン・プラグ９を形成することができる。

【００６６】以上のような本第２実施形態でも、本発明
を効果的に適用することができる。従って、デザインル
ールの縮小に従い、配線幅やビア孔の径が縮小されて
も、製造精度を向上させることなく、ビア抵抗の増大を
抑え、電流密度の局所的な上昇を抑えることができる。

【００６７】次に、前述の第１実施形態の変形である第
３実施形態について説明する。

【００６８】本第３実施形態では、第１実施形態の図２
２のようにビア孔７が下層配線１の上面まで開口された
後、更にエッチングのガス種を変更して、今度は下層配
線１を異方性エッチングする。すると、図２２の段階で
は、例えば図３８のような形状であった下層配線１は、
図３９のようになり、更にエッチングが進むと図４０の
ようになる。

【００６９】この後は、前述の第１実施形態と同様の工
程を行う。即ち、第１実施形態と同様の工程で密着層８
を形成し、図２３に類似した形状になる。第１実施形態
と同様の工程でタングステン・プラグ９を形成し、図２
４に類似した形状になる。これ以降の工程も第１実施形
態と同様である。

【００７０】図３９のような程度まで下層配線１をエッ
チングするようにした場合は、最終的には、図２７の下
層配線、タングステン・プラグ、及び上層配線の形状を
示す斜視図において、タングステン・プラグ９は、一点
鎖線のように下層配線１に食い込んだ形状になる。

【００７１】従来タングステン・プラグ９は、その下面
のみが下層配線１と接触していた。これに対して、本実
施形態では、タングステン・プラグ９の側面でも下層配
線１と接触している。従って、特に、デザインルールが
縮小された時に従来に比べて、プラグと下層配線１との
接触面積が大きくなる。

【００７２】例えば、図４０のように、ビア孔７の底部
の下層配線１を完全に除去し、プラグの側面でのみ接触
が行われる場合においても、ビア孔の半径が下層配線１
の厚さより小さい場合には、従来に比較して接触面積が
大きくなる。更に、ビア孔と上層配線との関係と同様
に、下層配線とビア孔との間のアライメントがずれた場
合の、接触面積の減少量が、従来の場合に比較して小さ
い。

【００７３】ビア孔底部の下層配線のエッチング深さ
は、特に限定されるものではない。しかしながら、ビア
孔半径と同程度以上の深さに下層配線をエッチングすれ
ば、側壁での接触面積をプラグ下面での接触面積と同程
度以上にでき、従来に比較して顕著に接触面積を低くす
ることができる。

【００７４】以上のように本第３実施形態では、タング
ステン・プラグ９と下層配線１との接触面積を増加させ
て、これらタングステン・プラグ９と下層配線１との間
の接続の抵抗を低減することができる。これによって、
ビア抵抗を低減することができる。従って、デザインル
ールの縮小に従い、配線幅やビア孔径が縮小されても、
製造精度を向上させることなく、ビア抵抗の増大を抑
え、電流密度の局所的な上昇を抑えることができる。

【００７５】なお、本第３実施形態は以上に説明したよ
うに第１実施形態で適用できるだけでなく、同様に第２
実施形態でも適用できる。即ち、第２実施形態の図３５
において、ビア孔７が下層配線１の上面まで開口された
後、更にエッチングのガス種を変更して、今度は下層配
線１を異方性エッチングする。すると、図３５の段階で
は、例えば図３８のような形状であった下層配線１は、
図３９のようになり、更にエッチングが進むと図４０の
ようになる。

【００７６】上記の実施形態では、いずれも、下層配線
及び上層配線をＡｌ系合金膜で形成し、プラグをタング
ステンで形成した。しかしながら、本発明はこれに限定
されるものではなく、他の材料で配線及びプラグを形成
することも可能である。又、下層配線と上層配線とを異
なった材料で形成することも可能である。例えば、上層
配線はＡｌ系合金膜で形成し、下層配線を多結晶シリコ
ンやタングステン・シリサイド、タングステン膜などで
形成することも可能である。

【００７７】

【発明の効果】本発明によれば、デザインルールの縮小
に従い、配線幅やビア孔径が縮小されても、製造精度を
向上させることなく、ビア抵抗の増大を抑え、ビア近傍
での電流密度の局所的な上昇を抑えることができる。

【図面の簡単な説明】

【図１】アライメント・マージンを有する配線のビア孔
付近の上面図

【図２】ボーダレス配線のビア孔付近の上面図

【図３】従来の半導体集積回路の製造方法の一例を示す
第１の断面図

【図４】上記第１の断面図に続く第２の断面図

【図５】上記第２の断面図に続く第３の断面図

【図６】上記第３の断面図に続く第４の断面図

【図７】上記第４の断面図に続く第５の断面図

【図８】上記第５の断面図に続く第６の断面図

【図９】上記第６の断面図に続く第７の断面図

【図１０】上記第７の断面図に続く第８の断面図

【図１１】従来のボーダレス配線でのプラグと上層配線
との接続部分の斜視図

【図１２】本発明の基本的な構造を示すためのプラグと
上層配線との接続部分の斜視図

【図１３】ボーダレス配線でのビア孔と上層配線とのず
れがない場合の上層配線の上面図

【図１４】ボーダレス配線でのビア孔と上層配線とのず
れがある場合の上層配線の上面図

【図１５】従来と本発明とのプラグと上層配線との間の
接触面積を比較する表

【図１６】従来と本発明とのボーダレス配線のビア抵抗
を比較するグラフ

【図１７】本発明が適用された第１実施形態の半導体集
積回路の製造方法を示す第１の断面図

【図１８】上記第１の断面図に続く第２の断面図

【図１９】上記第２の断面図に続く第３の断面図

【図２０】上記第３の断面図に続く第４の断面図

【図２１】上記第４の断面図に続く第５の断面図

【図２２】上記第５の断面図に続く第６の断面図

【図２３】上記第６の断面図に続く第７の断面図

【図２４】上記第７の断面図に続く第８の断面図

【図２５】上記第８の断面図に続く第９の断面図

【図２６】上記第９の断面図に続く第１０の断面図

【図２７】前記第１実施形態における下層配線、タング
ステン・プラグ、及び上層配線の形状を示す斜視図

【図２８】従来法におけるプラグと上層配線とのアライ
メントのずれを示す平面図

【図２９】前記第１実施形態におけるプラグと上層配線
とのアライメントのずれを示す平面図

【図３０】本発明が適用された第２実施形態の半導体集
積回路の製造方法を示す第１の断面図

【図３１】上記第１の断面図に続く第２の断面図

【図３２】上記第２の断面図に続く第３の断面図

【図３３】上記第３の断面図に続く第４の断面図

【図３４】上記第４の断面図に続く第５の断面図

【図３５】上記第５の断面図に続く第６の断面図

【図３６】上記第６の断面図に続く第７の断面図

【図３７】上記第７の断面図に続く第８の断面図

【図３８】本発明が適用された第３実施形態における下
層配線１のエッチングの進行を示す第１の斜視図

【図３９】上記第１の斜視図に続く第２の斜視図

【図４０】上記第２の斜視図に続く第３の斜視図

【符号の説明】

１…下層配線 ２…層間絶縁膜 ４…金属膜 ５、１１、１１…フォトレジスト膜’ ７…ビア孔 ８…密着層 ９…タングステン・プラグ １０…上層配線膜 １０’…上層配線 ５０…層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK33 MM08 NN06 NN07 NN16 NN30 NN33 PP06 PP15 QQ03 QQ08 QQ09 QQ16 QQ21 QQ31 QQ37 QQ48 RR04 SS04 SS15 XX03 XX07 XX15

Claims (6)

【特許請求の範囲】
1. 【請求項１】層間絶縁膜を介して積層される異なる層の
   配線をビア孔内に埋め込んだプラグで接続するようにし
   た半導体集積回路において、 前記プラグで接続する配線の内で最上層の配線を、該ビ
   ア孔が貫通することを特徴とする半導体集積回路。
2. 【請求項２】請求項１に記載の半導体集積回路におい
   て、 前記プラグで接続する配線の内で最下層の配線に、該プ
   ラグが侵入していることを特徴とする半導体集積回路。
3. 【請求項３】層間絶縁膜を介して積層される異なる層の
   配線をビア孔内に埋め込んだプラグで接続するようにし
   た半導体集積回路の製造方法において、 下層配線を形成した半導体基板上に層間絶縁膜を形成す
   る工程と、 該層間絶縁膜上に、上層配線を形成するための金属膜を
   形成する工程と、 該金属膜及び層間絶縁膜を選択的にエッチングして、下
   層配線に到達するビア孔を形成する工程と、 該ビア孔内に、前記下層配線と金属膜とを接続するプラ
   グを形成する工程とを有することを特徴とする半導体集
   積回路の製造方法。
4. 【請求項４】請求項３に記載の半導体集積回路の製造方
   法において、 前記プラグ形成の工程の後に、前記金属膜をパターンニ
   ングして、前記上層配線を形成するようにしたことを特
   徴とする半導体集積回路の製造方法。
5. 【請求項５】請求項３に記載の半導体集積回路の製造方
   法において、 前記層間絶縁膜を形成する工程から前記ビア孔を形成す
   る工程までの過程で、前記金属膜による前記上層配線を
   形成するようにしたことを特徴とする半導体集積回路の
   製造方法。
6. 【請求項６】請求項３〜５に記載の半導体集積回路の製
   造方法において、 前記ビア孔を形成する工程から前記プラグ形成の工程ま
   での過程で、前記ビア孔の底部に露出した下層配線をエ
   ッチングするようにしたことを特徴とする半導体集積回
   路の製造方法。